KR100231593B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 전하보존 전극 폴리실리콘 상부에 고온 산화공정을 실시하여 전하보존 전극 폴리실리콘의 상부에 폴리실리콘의 그래인(Grain)을 따라 울퉁불퉁한 모양을 형성하고, 고온 산화공정시에 형성된 타원형의 고온산화 희생 산화막을 습식 식각하여 평면보다 표면적을 증대시킴으로써, 소자의 신뢰성을 향상시킨 반도체 소자의 캐패시터 제조방법에 관한 기술이다.
Description
제1도는 종래 기술에 의한 캐패시터의 한예를 도시한 제조 단면도.
제2도는 본 발명에 의한 캐패시터의 일실시예의 마스크 상태도.
제3a도 내지 제3e도는 본 발명에 의한 캐패시터의 일실시예를 도시한 제조 공정도.
제4도는 본 발명에 의한 캐패시터의 다른 실시예를 도시한 제조 단면도.
*도면의 주요부분에 대한 부호설명
1 : 반도체 기판 2 : 필드 산화막
2 : 게이트 산화막 4 : 게이트전극 및 워드선
5 : 스페이서 산화막 6, 6' : 모스펫 활성영역
7 : 절연 산화막 8 : 장벽 실리콘 질화막
9 : 제1전하보존 전극 10 : 제2전하보존 전극
11 : 제3전하보존 전극 12 : 패드 산화막
13 : 실리콘 질화막 14 : 고온산화 희생 산화막
15 : 제4전하보존 전극 16 : 감광막
17 : 유전막 18 : 플레이트 전극
a : 활성영역 마스크 b : 게이트전극 및 워드선 마스크
c : 콘택홀 마스크 d : 희생 산화막 마스크
e : 전하보존 전극 마스크 20 : 버즈빅
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 전하보존 전극 폴리실리콘 상부에 고온 산화공정을 실시하여 전하보존 전극 폴리실리콘의 상부에 플리실리콘의 그랜인(Grain)을 따라 울퉁불퉁한 모양을 형성하고, 고온 산화공정시에 형성된 타원형의 고온산화 희생 산화막을 습식 식각하여 평면보다 표면적을 증대시킴으로써, 소자의 신뢰성을 향상시 캐패시터 제조방법에 관한 것이다.
일번적인 반도체 기억소자인 디램(DRAM)의 집적화와 관련해서 중요한 요인으로는 셀(cell)의 면적 감소와 이에 따른 캐패시터의 용량 확보의 한계를 들 수 있다. 그러나 반도체 집적회로의 고집적화를 달성하기 위헤서 칩(chip)과 셀의 단위 면적의 감소는 필연적이며, 이에 따라 고도의 공정 기술의 개발과 함께 소자의 신뢰성 확보와 셀의 전하보존 용량 확보는 절실항 과제가 되고 있다.
제1도는 종래의 캐패시터의 한예를 도시한 제조 단면도이며, 제조방법을 간략하게 설망하면 아래와 같다.
우선, 반도체 기판(1)에 필드 산화막(2)을 형성하고 그 상부에 게이트 산화막(3)을 성장시킨 다음, 바로 폴리실리콘을 증착해 불순물 주입공정을 실시하고, 게이트전극 및 워드선(4) 패턴을 형성한 다음, 고집적화에 따른 모스펫(MOSFET)의 전기적 특성을 개선하기 위해 스페이서 산화막(5)을 이용하여 LDD(Lightly Doped Drain) 구조의 활성영역(6, 6')을 갖는 모스펫 형성공정을 실시한다.
이어서 전채 상부에 일정두께의 절연 산화막(7)을 형성한 다음, 선택적식각 공정으로 활성영역(6)이 노출된 콘택홀을 형성하고, 이 콘택홀 위에 불순물이 주입되 전하보존 전극 폴리실리콘(11)을 증착해 활성영역(6)과 접속시킨 다음에 마스크를 이용해 소정의크기로 전하보존 전극을 형성한다. 이어서 전하보존 전극의 노출된 상부 표면과 측면에 ONO(Oxide-Nitride-Oxide) 또는 NO (Nitride-Oxide) 복합구조의 유전막(17)을 성장시키고, 그 상부에 불순물이 주입된 폴리실리콘을 소정의 크기로 패턴화해 플레이트(plate) 전극(18)을 형성함으로써 통상의 캐패시터 제조공정을 완료하게 된다.
상기와 같은 구조로 제조되는 반도체 집적회로는 현재의 공정 능력을 감안할 때, 고집적화될 수록 개패시터가 차지하는 면적이 감소하므로 충분한 전하보존 용량을 확보라기가 어렵고, 제품이 생산되더라도 저품질의 제품을 생산하게 되어 가격 경쟁에서 뒤지게 되는 문제점이 있다.
따라서, 본 발명에서는 종래기술의 문제점을 제거할 수 있도록 충분한 전하보존 용량을 갖는 캐패시터를 제조하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에서는 p-웰(well)(또는 N-웰)이 형성된 반도체 기판 상부에 LDD구조의 활성영역을 갖는 모스펫을 구비하는 단계와, 일정 두께의 절연 산화막과 장벽 실리콘 질화막을 증착하고, 제1전하보존 전극 폴리실리콘을 증착한 다음,콘택홀 마스크를 이용해 상기의 제1전하보존 전극 폴리실리콘, 장벽 실리콘 질화막과 절연 산화막의 일부분을 차례로 선택 식각한 다음, 이어서 제2전하보존 전극 폴리실리콘을 증착하고, 이를 비등방성으로 전면 식각해 스페이서 형태의 제2전하보존 전극 폴리실리콘을 형성한 다음, 이들 제1전하보존 전극 폴리실리콘과 제2전하보존 전극 스페이서 폴리실리콘을 식각 장벽으로 하여 남아 있는 절연 산화막을 선택 식각해 모스펫의 소오스 영역에 콘택홀을 형성하고, 제3 전하보존 전극 폴리실리콘을 증착하는 단계와, 일정두께의 산화막과 실리콘 질화막을 차례로 증착하고, 희생 산화막 마스크를 이용해 이들 실리콘 질화막과 산화막을 건택 식각한 다음,고온 산화방식으로 희생 산화막을 형성하는 단계와, 남아있는 실리콘 질화막과 산화막을 제거하고, 그 상부에 제4전하보존 전극 폴리실리콘을 증착한 다음, 상부 표면에 감광막을 도포하고, 전하보존 전극 마스크를 이용해 감광막을 노광 및 현상하고, 감광막 패턴을 식각 장벽으로 하여 제4, 제3 , 제1전하보존 전극 폴리실리콘을 차례로 선택 식각하는 단계와, 감광막을 제거한 후에 장벽 실리콘 질화막을 식각 장벽으로 하여 고온산화 희생 산화막을 습식 식각함으로써 최종적인 전하보존 전극을 형성하고, 이러한 결과로 인해 노출된 제1, 제3, 제4전하보존 전극 폴리실리콘 표면을 따라 NO 또는 ONO 복합구조의 유전막을 성장시킨 다음, 그 상부에 불순물이 주입되 폴리실리콘을 증착하고 이를 소정의 크기로 패턴화해 플레이트 전극을 형성하는 단계의 공정을 통하여 더욱 많은 전하보존 용량을 갖는 캐패시터를 형성한다.
이하 첨부된 도면을 참조하여 본 발명의 캐패시터 제조방법에 괸해 상세히 설명하기로 한다.
제2도는 본 발명의 캐패시터를 형성하기 위해 사용된 마스크 도면으로, 각각 활성영역 마스크(a), 게이트전극 및 워드선 마스크 (b)콘택홀 마스크(c),희생 산화막 마스크(d) 및 전하보존 전극 마스크(e)로 이루어져있다.
제3a도 내지 제3e도는 본 발며에 의한 캐패시터의 일실시예를 도시한 제조 공정도이다.
제3a도는 p-웰(또는 n-웰)이 형성된 반도체 기판(1)위에 활성영역 마스크 (a)를 이용해 (LOCOS(Local Ocidation of Silicon)방식으로 필드 산화막(2)을 성장시키고, 이어서 게이트 산화막(3)과 게이트전극 및 워드선용 폴리실리콘을 시간 지연없이 증착한 다음, 상기 폴리실리콘에 불순물 주입공정을 실시하고, 게이트전극 및 워드선 마스크(b)를 이용해 폴리실리콘을 소정의 크기로 식각해 게이트전극 및 워드선(4) 패턴을 형성하고, 상대적으로 저농도인 N형(또는 P형) 불순물 이온 주입을 행하고, 스패이서 산화막(5)을 형성한 다음, 상대적으로 고농도인 N형(또는 P형) 불순물 이온주입을 행하여 LDD구조의 활성영역(6, 6')을 갖는 모스펫을 형성한 단면도이다.
제3b도는 일정두께의 절연 산화막(7)을 증착하고,전면 식각으로 평탄화 공정을 실사한 다음, 그 상부에 일정 두께의 장버 실리콘 질화막 (8)과 제1전하보존전극 폴리실리콘(9)을 증착한 다음, 콘택홀 마스크(c)를 이용해 상기의 제1전하보존 전극 폴리실리콘(9), 장벽 실리콘 질화막(8) 및 절연산화막(7)의 일부분을 차례로 선택 식각하고, 이어서 제2전하보존 전극 폴리실리콘을 증착하고, 이를 비등방성으로 전면 식각해 스페이서 형태의 제2전하보존 전극 폴리실리콘(10)을 형성한 다음, 제1전하보존 전극 폴리실리콘(9)과 제2전하보존 전극 스페이서 폴리실리콘(10)을 식각 장벽으로하여 남아 있는 절연 산화막(7)을 선택 식각해 상기 모스펫의 소오스(6)영역에 콘택홀을 형성하고, 불순물이 주입된 제3전하보존 전극 폴리실리콘(11)을 증착한 단면도이다.
제3c도는 일정두께의 패드(Pad) 산화막(12)과 실리콘 질화막(13)을 차례로 증착하고, 희생 산화막 마스크(d)를 이용해 이들 실리콘 질화막(13)과 패드 산화막 (12)을 선택 식각한 다음, 고온 산화방식으로 일정두께의 희생산화막(14)을 형성한 단면도이다.
제3d도는 남아있는 실리콘 질화막(13)과 패드 산화막(12)을 제거한 다음, 불순물이 주입된 제4전하보존 전극 폴리실리콘(15)을 증착하고, 감광막을 도포한 다음, 전하보존 전극 마스크(e)를 이용해 감광막(16)을 노광, 현상하고 이를 장애물로 이용해 제4, 제3 및 제1전하보존 전극 폴리실리콘(15, 11, 9)을 차례로 선택 식각한 단면도이다.
상기 과정 중에서 제1 및 제3전하보존 전극(9, 11)이 식각될 때는 고온산화 희생 산화막(14)의 버즈빅(bird's beak)(20)이 장애물 역할을 하므로써 제1 및 제 3전하보존 전극 폴리실리콘(9,11)은 전하보존 전극 마스크보다 넓게 형성된다.
제3e도는 감광막(16)을 제거하고, 장벽 실리콘 질화막(8)을 식각장벽으로 하여 고온산화 희생 산화막(14)을 습식 식각해 최종적인 전하보존 전극 을 형성하고, 이러한 결과로 인해 노출된, 제1, 제3 및 제4전하보존 전극 폴리실리콘(9, 11, 15)의 표면을 따라 NO 또는 ONO 복합구조의 유전막(17)을 성장시킨 다음, 불순물이 주입된 폴리실리콘을 증착하고, 마스크를 이용해 상기 폴리실리콘을 소정의 크기로 패턴화해 플레이트 전극(18)을 형성함으로써 본 발명에 의한 새로운 구조의 캐패시터를 완성한 단면도이다.
상기 유전막(17)을 성장시키는 등의 후속 열공정을 통해 제1 및 제2전하보존 폴리실리콘(9, 10)으로 불순물이 확산되어 제3 및 제4전하보존 전극 폴리실리콘 (11, 15)과 함께 전하보존 전극 역할을 하게 된다.
제4도는 상기 제3a도 내지 제3e도의 제조과정 중에서 제3c도 상태에서 실리콘 질화막(13)과 패드 산화막(12)을 제거한 다음, 고온산화 희생 산화막(14)을 식각 장벽으로 하여 제3 및 제1전하보존 전극 폴리실리콘(11, 9)을 차례로 선택 식각하고, 장벽 실리콘 질화막(8)을 식각 장벽으로 하여 고온 산화 희생 산화막(14)을 습식 식각한 상태에서 NO 또는 ONO복합구조의 유전막(17)을 선장시킨 후에 불순물이 주입되 폴리실리콘을 증착하고,플레이트 전극 마스크(f)를 이용해 상기 폴리실리콘을 소정의 크기로 팬턴화해 플레이트 전극(18)을 형성함으로써 본 발명에 의한 또 다른 구조의 캐패시터를 형성한 단명도이다.
상기 제3a도 내지 제4도의 공정에서 상기 고온산화 희생 산화막(14)을 습식 식각할 때에 절연 산화막(7)의 일부분 까지 식각될 수 있도록 하기 위하여, 자역 실리콘 질화막(8)을 사용하지 않고 절연막 간의 식각 선택비를 이용하여 제1전하보존 전극(9)의 아래 부분까지 식각하기도 한다.
상기 제3전하보존 전극 (11)으로 불순물이 주입되지 않은 폴리실리콘을 사용하거나, 상기 플레이트전극(18) 형성시에 폴리실리콘 대신에 폴리사이드 (polycide)를 증착하기도 한다.
또한, 상기 고온산화 희생 산화막(14)의 두께를 조정하여 버즈빅의 크기를 조정함으로써, 이웃하는 전하보존 전극 간의 분리 간격을 최소화할 수 있다.
이상 본 발명과 같은 구조와 방법으로 디램 셀(DRAM Cell) 등의 캐패시터를 제조하는 경우에는 캐패시터의 전하보존 전극의 유효면적을 증가시키는 효과를 얻을 수 있으며,특히 전하보존 전극 폴리실리콘 상부에 고온 산화공정을 실시하면 폴리실리콘의 그래인(Grain)을 따라 산화가 진해되기 때문에 상기 희생 산화막 습식 식각을 실시하고 나면, 제 3 전하보존 전극 폴리실리콘의 윗 부분은 그래인 모양을 따라 울퉁불퉁하게 되고, 또한 고온산화 희생 산화막은 타원형으로 형성되기 때문에 평면보다 표면적을 증대시키는 효과가 생긴다.
또한, 캐패시터의 전하보존 용량의 증가로 인해 소자의 신뢰성을 향상시킬 수 있으므로 고가의 제품생산이 용이하게 된다.
Claims (8)
- p-웰(또는 n-웰) 이 형성된 반도체 기판에 LDD(lightly doped drain) 구조의 활성영역을 갖는 모스펫(mosfet)을 형성하는 제1단계와, 일정두께의 절연 산화막을 증착하고 전면 식각으로 평탄화 공정을 실시하고 일정두께의 자역 실리콘 질화막과 제1전하보존 전극 폴리실리콘을 증착한 다음, 콘택홀 마스크를 이용하여 상기 제 전하보존 전극 폴리실리콘과 장벽 실리콘 질화막과 절연 산화막의 일부분을 차례로 선택 식각한 후에 제2전하보존 전극 폴리실리콘을 형성하고 이를 비등방성으로 전면 식각하여 스페이서 형태의 제2전하보존 전극 폴리실리콘을 형성한 다음, 제1전하보존 전극 폴리실리콘과 제2전하보존 전극 폴리실리콘을 식각 장벽으로 하여 남아있는 절연 산화막을 선택 식각해 상기 모스펫의 소오스 영역에 콘택홀을 형성하고, 불순물이 주입된 제3전하보존 전극 폴리실리콘을 증착하는 제2단계와, 일정두께의 패드 산화막과 실리콘 질화막을 차례로 증착하고, 희생 산화막 마스크를 이용하여 상기 실리콘 질화막과 패드 산화막을 선택 식각한 다음, 그 상부에 고온 산화방식으로 일정두께의 희생 산화막을 형성하는 제3단계와, 남아있는 상기 실리콘 질화막과 패드 산화막을 제거한 다음, 불순물이 주입된 제4전하보존 전극 폴리실리콘을 증착하고, 그 상부에 감광막을 도포한 다음에 전하보존 전극 마스크를 이용하여 상기 감광막을 노광, 현상하고, 감광막 패턴을 이용하여 상기 제4 , 제3 및 제1전하보존 전극 폴리실리콘을 차례로 선택 식각하는 제4단계와, 상기 감광막 패턴을 제거한 후에 상기 장벽 실리콘 질화막을 식각 장벽으로 하여 상기 고온 산화방식으로 형성된 희생 산화막을 습식 식각함으로써, 최종적인 전하보존 전극을 형성하고, 이러한 결과로 노출된 상기 제1 , 제3 및 제3전하보존 전극 폴리실리콘의 표면을 따라 유전막을 성장시킨 다음, 불순물이 주입된 폴리실리콘을 증착하고 마스크를 이용하여 상기 폴리실리콘을 소정의 크기로 패턴화해 플레이트 전극을 형성하는 제 5단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제4단계의 남아있는 실리콘 질화막과 패드 산화막을 제거하는 공정을 진행한 후에 고온 산화방식으로 형성한 희생 산화막을 식각 장벽으로 하여 상기 제3 및 제1전하보존 전극 폴리실리콘을 차례로 선택 식각하고, 장벽 실리콘 질화막을 식각 장벽으로 하여 상기 희생 산화막을 습식 식각한 다음, 복합구조의 유전막을 성장시키고, 상부 표면을 따라 불순물이 주입된 폴리실리콘을 증착한 후에 마스크를 이용하여 상기 폴리실리콘을 소정의 크기로 패터화해 플래이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항 및 제2항에 있어서, 상기 제1 및 제3전하보존 전극을 식각할 때에 고온산화 희생 산화막의 버즈빅(bird's beak)이 장애물 역할을 하므로써, 제1 및 제 3전하보존 전극 폴리실리콘은 전하보존 전극 마스크보다 넓게 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항 및 제2항에 있어서, 상기 희생 산하막을 습식 식각할 때에 절연 산화막의 일부분까지 식각될 수 있도록 하기 위하여, 실리콘 질화막을 사용하지 않고 절연막 간의 식각 선택비를 이용하여 전호보존 전극의 아래 부분까지 식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항 및 제2항에 있어서, 플레이트 전극 형성시에 폴리사이드(polycide)를 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항 및 제2항에 있어서, 상기 제 3 전하보존 전극으로 불순물이 주입되지 않은 폴리실리콘을 사용하는 것을 특징으로하는 반도체 소자의 캐패시터 제조방법.
- 제1항 및 제2항에 있어서, 상기 고온산화 희생 산화막의 두께를 조정하여 버즈빅의 크기를 조정함으로써,이웃하는 전하보존 전극 간의 분리 간격을 최소화하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항 및 제2항에 있어서, 상기 제1 및 제2전하보존 전극으로 불순물이 주입되지 않은 풀리 실리콘을 사용하는 경우에는 상기 유전막을 형성하는 등의 후속 열공정을 통해 제3전하보존 전극으로 부터 불순물이 확산된는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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