JPH0529563A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH0529563A JPH0529563A JP3178080A JP17808091A JPH0529563A JP H0529563 A JPH0529563 A JP H0529563A JP 3178080 A JP3178080 A JP 3178080A JP 17808091 A JP17808091 A JP 17808091A JP H0529563 A JPH0529563 A JP H0529563A
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Abstract
(57)【要約】
【目的】 本発明は工程数を増加させることなくメモリ
セルアレイのブロック領域とその周辺領域の段差を軽減
し、かつAl配線とワード線間のコンタクト孔の深さを
分割することにより軽減する構造を有した半導体集積回
路装置及びその製造方法を提供することを目的とする。 【構成】 周辺領域Aにおいてビット線のダミー部8
c、8dをメモリセルアレイのブロック領域Bにおける
ビット線8a、8bと同一層に同時に形成し、かつ周辺
領域Aにおいてプレート電極のダミー部12bをメモリ
セルアレイのブロック領域Bにおけるプレート電極12
aと同一層に同時に形成する。また周辺領域Aにおいて
ワード線4とビット線のダミー部8c,8dをコンタク
ト孔7bにより、またビット線のダミー部8c,8dと
Al配線15をコンタクト孔16により接続する。
セルアレイのブロック領域とその周辺領域の段差を軽減
し、かつAl配線とワード線間のコンタクト孔の深さを
分割することにより軽減する構造を有した半導体集積回
路装置及びその製造方法を提供することを目的とする。 【構成】 周辺領域Aにおいてビット線のダミー部8
c、8dをメモリセルアレイのブロック領域Bにおける
ビット線8a、8bと同一層に同時に形成し、かつ周辺
領域Aにおいてプレート電極のダミー部12bをメモリ
セルアレイのブロック領域Bにおけるプレート電極12
aと同一層に同時に形成する。また周辺領域Aにおいて
ワード線4とビット線のダミー部8c,8dをコンタク
ト孔7bにより、またビット線のダミー部8c,8dと
Al配線15をコンタクト孔16により接続する。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路装置及び
その製造方法に関するものである。
その製造方法に関するものである。
【0002】
【従来の技術】図5(a)は従来の半導体集積回路装置の
ダイナミック・ランダム・アクセス・メモリ(以下DR
AMと言う)のスタックト・キャパシタ・セル構造にお
けるメモリセルアレイのブロックとその周辺部分の断面
図、図5(b)は周辺部分のワード線を横切る断面図であ
る。図5(a),(b)において、1はp型Si基板、2はフ
ィールド酸化膜、3はゲート絶縁膜、4はゲート電極及
びワード線、5は上部絶縁膜、6は酸化膜のサイドウォ
ール、8aはビット線のPolySi層、8bはビット
線のシリサイド層、9、13、18は層間絶縁膜、10
は電荷蓄積電極、11は容量絶縁膜、12aはプレート
電極、14はWプラグ、15はAl配線、17はAl配
線とワード線のコンタクト孔である。
ダイナミック・ランダム・アクセス・メモリ(以下DR
AMと言う)のスタックト・キャパシタ・セル構造にお
けるメモリセルアレイのブロックとその周辺部分の断面
図、図5(b)は周辺部分のワード線を横切る断面図であ
る。図5(a),(b)において、1はp型Si基板、2はフ
ィールド酸化膜、3はゲート絶縁膜、4はゲート電極及
びワード線、5は上部絶縁膜、6は酸化膜のサイドウォ
ール、8aはビット線のPolySi層、8bはビット
線のシリサイド層、9、13、18は層間絶縁膜、10
は電荷蓄積電極、11は容量絶縁膜、12aはプレート
電極、14はWプラグ、15はAl配線、17はAl配
線とワード線のコンタクト孔である。
【0003】以上のように構成されたDRAMにおいて
は、近年高集積化及びチップサイズの大面積化が進むに
つれ、ワード線4が長くなり、その抵抗による遅延が無
視できなくなってきている。そのためワード線4の高抵
抗化を防ぐためにAl配線15をワード線4と並列に配
線し、コンタクト孔17で接続することにより低抵抗化
を計っている(以下このためのAl配線をワード線の裏
打ちと言う)。周辺領域Aはワード線の裏打ちとワード
線をつなげるための領域で、メモリセルアレイを数ブロ
ックに分割し、そのブロック間に周辺回路領域Aを設け
てある。メモリセル領域Bはその分割されたメモリセル
アレイのブロックの領域である。
は、近年高集積化及びチップサイズの大面積化が進むに
つれ、ワード線4が長くなり、その抵抗による遅延が無
視できなくなってきている。そのためワード線4の高抵
抗化を防ぐためにAl配線15をワード線4と並列に配
線し、コンタクト孔17で接続することにより低抵抗化
を計っている(以下このためのAl配線をワード線の裏
打ちと言う)。周辺領域Aはワード線の裏打ちとワード
線をつなげるための領域で、メモリセルアレイを数ブロ
ックに分割し、そのブロック間に周辺回路領域Aを設け
てある。メモリセル領域Bはその分割されたメモリセル
アレイのブロックの領域である。
【0004】ここでビット線8a、8b、電荷蓄積電極
10、容量絶縁膜11、プレート電極12aの膜は、メ
モリセルアレイのブロック領域Bには形成されている
が、前記ブロック領域間のワード線の裏打ちとワード線
をつなげるための周辺領域Aには形成されていない。
10、容量絶縁膜11、プレート電極12aの膜は、メ
モリセルアレイのブロック領域Bには形成されている
が、前記ブロック領域間のワード線の裏打ちとワード線
をつなげるための周辺領域Aには形成されていない。
【0005】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、メモリセル領域Bにおいてはビット線8
a、8b、電荷蓄積電極10、容量絶縁膜11、プレー
ト電極12aの膜厚分だけ周辺領域Aに比べ厚くなって
おり、非常に高段差を有している。そのためフォトリソ
グラフィ工程での焦点余裕、Al配線15等のドライエ
ッチング工程での段差部と平坦部でのエッチング膜厚の
違い、Al配線とワード線間のコンタクト孔17にブラ
ンケットW−CVD法によりプラグを、あるいはCVD
法によりPolySiプラグを形成する場合の高段差部
でのエッチバック残り、Al配線15の成膜時における
段差部のステップカバレージ悪化による膜厚の減少、A
l配線とワード線間のコンタクト孔17の高アスペクト
比化等、非常に多くの問題点があった。
うな構成では、メモリセル領域Bにおいてはビット線8
a、8b、電荷蓄積電極10、容量絶縁膜11、プレー
ト電極12aの膜厚分だけ周辺領域Aに比べ厚くなって
おり、非常に高段差を有している。そのためフォトリソ
グラフィ工程での焦点余裕、Al配線15等のドライエ
ッチング工程での段差部と平坦部でのエッチング膜厚の
違い、Al配線とワード線間のコンタクト孔17にブラ
ンケットW−CVD法によりプラグを、あるいはCVD
法によりPolySiプラグを形成する場合の高段差部
でのエッチバック残り、Al配線15の成膜時における
段差部のステップカバレージ悪化による膜厚の減少、A
l配線とワード線間のコンタクト孔17の高アスペクト
比化等、非常に多くの問題点があった。
【0006】本発明は上記問題点に鑑み、プロセスの工
程数を増やすことなくワード線の裏打ちとワード線をつ
なげるための周辺領域Aとメモリセルアレイのブロック
領域Bとの段差を軽減する構造をもった半導体集積回路
装置及びその製造方法を提供するものである。
程数を増やすことなくワード線の裏打ちとワード線をつ
なげるための周辺領域Aとメモリセルアレイのブロック
領域Bとの段差を軽減する構造をもった半導体集積回路
装置及びその製造方法を提供するものである。
【0007】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板上に形成されたゲート電極及びワー
ド線と、ビット線と、電荷蓄積電極、容量絶縁膜、及び
プレート電極と、前記ワード線と並列に配線した配線と
を備えた半導体記憶素子が並ぶメモリセル領域と、前記
メモリセル領域の周辺に前記ワード線と前記配線とを電
気的に接続する周辺領域とを備え、前記周辺領域内に、
前記ビット線と同一層に前記ビット線形成の膜を残置さ
せて前記ビット線と同時に形成されたビット線のダミー
部を有し、前記ワード線上の第1コンタクト孔により前
記ワード線と前記ビット線のダミー部を接続し、かつ前
記ビット線のダミー部上に形成された第2コンタクト孔
により前記配線と前記ビット線のダミー部を接続した構
造を有する。
装置は、半導体基板上に形成されたゲート電極及びワー
ド線と、ビット線と、電荷蓄積電極、容量絶縁膜、及び
プレート電極と、前記ワード線と並列に配線した配線と
を備えた半導体記憶素子が並ぶメモリセル領域と、前記
メモリセル領域の周辺に前記ワード線と前記配線とを電
気的に接続する周辺領域とを備え、前記周辺領域内に、
前記ビット線と同一層に前記ビット線形成の膜を残置さ
せて前記ビット線と同時に形成されたビット線のダミー
部を有し、前記ワード線上の第1コンタクト孔により前
記ワード線と前記ビット線のダミー部を接続し、かつ前
記ビット線のダミー部上に形成された第2コンタクト孔
により前記配線と前記ビット線のダミー部を接続した構
造を有する。
【0008】また前記周辺領域内に、前記プレート電極
と同一層に、前記プレート電極形成の膜を残置させてプ
レート電極のダミー部を形成し、かつ前記プレート電極
のダミー部は前記ワード線、前記ビット線のダミー部及
び前記配線と接触しないパターン形状を有する。
と同一層に、前記プレート電極形成の膜を残置させてプ
レート電極のダミー部を形成し、かつ前記プレート電極
のダミー部は前記ワード線、前記ビット線のダミー部及
び前記配線と接触しないパターン形状を有する。
【0009】また本発明の半導体集積回路装置の製造方
法は、半導体基板上に活性領域とゲート電極及びワード
線を形成する工程と、半導体記憶素子が並ぶメモリセル
領域の前記活性領域上に第3コンタクト孔と、前記メモ
リセル領域の周辺領域の前記ワード線上に第1コンタク
ト孔とを同時に形成し、その後前記メモリセル領域にビ
ット線と、前記周辺領域の前記第1コンタクト孔上にビ
ット線のダミー部とを同一層に同時に形成する工程と、
電荷蓄積電極と容量絶縁膜を形成し、その後前記メモリ
セル領域にプレート電極を形成する工程と、前記ビット
線のダミー部上に第2コンタクト孔を形成した後、第1
配線を前記ワード線と並列に形成する工程を備えたもの
である。
法は、半導体基板上に活性領域とゲート電極及びワード
線を形成する工程と、半導体記憶素子が並ぶメモリセル
領域の前記活性領域上に第3コンタクト孔と、前記メモ
リセル領域の周辺領域の前記ワード線上に第1コンタク
ト孔とを同時に形成し、その後前記メモリセル領域にビ
ット線と、前記周辺領域の前記第1コンタクト孔上にビ
ット線のダミー部とを同一層に同時に形成する工程と、
電荷蓄積電極と容量絶縁膜を形成し、その後前記メモリ
セル領域にプレート電極を形成する工程と、前記ビット
線のダミー部上に第2コンタクト孔を形成した後、第1
配線を前記ワード線と並列に形成する工程を備えたもの
である。
【0010】また前記メモリセル領域に前記プレート電
極と、前記周辺領域にプレート電極のダミー部とをそれ
ぞれ同一層に同時に形成し、かつ前記プレート電極のダ
ミー部は前記ワード線、前記ビット線のダミー部及び前
記第1配線と接触しないパターン形状で形成する。
極と、前記周辺領域にプレート電極のダミー部とをそれ
ぞれ同一層に同時に形成し、かつ前記プレート電極のダ
ミー部は前記ワード線、前記ビット線のダミー部及び前
記第1配線と接触しないパターン形状で形成する。
【0011】
【作用】本発明は上記した構成によって、ワード線の裏
打ちとワード線をつなげるための周辺領域にビット線の
ダミー部とプレート電極のダミー部を有しているので、
メモリセルアレイのブロック領域との段差がその膜厚分
軽減され、また前記ビット線のダミー部はワード線上の
第1コンタクト孔により前記ワード線と前記ビット線の
ダミー部を接続し、かつ前記ビット線のダミー部上に形
成された第2コンタクト孔によりワード線の裏打ちと前
記ビット線のダミー部を接続することにより、前記ワー
ド線の裏打ちとワード線間のコンタクト孔の深さを分割
することによりアスペクト比を小さくしている。
打ちとワード線をつなげるための周辺領域にビット線の
ダミー部とプレート電極のダミー部を有しているので、
メモリセルアレイのブロック領域との段差がその膜厚分
軽減され、また前記ビット線のダミー部はワード線上の
第1コンタクト孔により前記ワード線と前記ビット線の
ダミー部を接続し、かつ前記ビット線のダミー部上に形
成された第2コンタクト孔によりワード線の裏打ちと前
記ビット線のダミー部を接続することにより、前記ワー
ド線の裏打ちとワード線間のコンタクト孔の深さを分割
することによりアスペクト比を小さくしている。
【0012】また前記第1コンタクト孔はメモリセルア
レイのブロック領域内の前記ビット線と活性領域を接続
する第3コンタクト孔を、前記ビット線のダミー部は前
記ビット線を、前記プレート電極のダミー部は前記プレ
ート電極をそれぞれ同時に形成するため工程数は増加し
ない。
レイのブロック領域内の前記ビット線と活性領域を接続
する第3コンタクト孔を、前記ビット線のダミー部は前
記ビット線を、前記プレート電極のダミー部は前記プレ
ート電極をそれぞれ同時に形成するため工程数は増加し
ない。
【0013】
【実施例】以下本発明の一実施例の半導体集積回路装置
について、図面を参照しながら説明する。ここで本実施
例では半導体集積回路装置としてDRAMに適用した場
合を示す。図1は本発明の実施例における半導体集積回
路装置のDRAMのメモリセルアレイのブロック及びそ
の周辺部分の平面図を示すものであり、図4(a),(b)は
それぞれそのX−X断面図、Y−Y断面図である。
について、図面を参照しながら説明する。ここで本実施
例では半導体集積回路装置としてDRAMに適用した場
合を示す。図1は本発明の実施例における半導体集積回
路装置のDRAMのメモリセルアレイのブロック及びそ
の周辺部分の平面図を示すものであり、図4(a),(b)は
それぞれそのX−X断面図、Y−Y断面図である。
【0014】図1、図4において、1はp型Si基板、
2はフィールド酸化膜、3はゲート絶縁膜、4はゲート
電極及びワード線、5は上部絶縁膜、6は酸化膜のサイ
ドウォール、7aはビット線と活性領域間のコンタクト
孔、7bはビット線のダミー部とワード線間のコンタク
ト孔、8aはビット線のPolySi層、8bはビット
線のシリサイド層、8cはビット線のダミー部のPol
ySi層、8dはビット線のダミー部のシリサイド層、
9、13、18は層間絶縁膜、10は電荷蓄積電極、1
1は容量絶縁膜、12aはプレート電極、12bはプレ
ート電極のダミー部、14はWプラグ、15はAl配
線、16はAl配線とビット線のダミー部間のコンタク
ト孔である。
2はフィールド酸化膜、3はゲート絶縁膜、4はゲート
電極及びワード線、5は上部絶縁膜、6は酸化膜のサイ
ドウォール、7aはビット線と活性領域間のコンタクト
孔、7bはビット線のダミー部とワード線間のコンタク
ト孔、8aはビット線のPolySi層、8bはビット
線のシリサイド層、8cはビット線のダミー部のPol
ySi層、8dはビット線のダミー部のシリサイド層、
9、13、18は層間絶縁膜、10は電荷蓄積電極、1
1は容量絶縁膜、12aはプレート電極、12bはプレ
ート電極のダミー部、14はWプラグ、15はAl配
線、16はAl配線とビット線のダミー部間のコンタク
ト孔である。
【0015】但し、Al配線とビット線のダミー部間の
コンタクト孔16及びそれに対するフォトリソグラフィ
のアライメント余裕の領域以外の全面にプレート電極1
2a、及びプレート電極のダミー部12bを一体に形成
してあるが、図1には省略している。
コンタクト孔16及びそれに対するフォトリソグラフィ
のアライメント余裕の領域以外の全面にプレート電極1
2a、及びプレート電極のダミー部12bを一体に形成
してあるが、図1には省略している。
【0016】次に本実施例のDRAMの製造方法につい
て述べる。本実施例は0.4μmルールに基づいて作成
され、パターン形成にはエキシマレーザリソグラフィー
を用いている。この他電子線直描法またはi線位相シフ
ト法を用いてもよいことは言うまでもない。
て述べる。本実施例は0.4μmルールに基づいて作成
され、パターン形成にはエキシマレーザリソグラフィー
を用いている。この他電子線直描法またはi線位相シフ
ト法を用いてもよいことは言うまでもない。
【0017】まずp型Si基板1上にLOCOS法によ
りフィールド酸化膜2を形成する。その後ゲート絶縁膜
3、CVD法によるPolySiのゲート電極及びワー
ド線4、上部絶縁膜5、及び酸化膜のサイドウォール6
を周知の方法を用いて形成する。ここでゲート電極及び
ワード線4は高融点金属またはそのシリサイドの単層
膜、あるいはそれらの膜とPolySi膜の積層膜で形
成してもよい。また上部絶縁膜5及び前記酸化膜のサイ
ドウォール6はCVD法による酸化膜により形成してい
る。その後、イオン注入により活性領域にソース・ドレ
インを形成する。
りフィールド酸化膜2を形成する。その後ゲート絶縁膜
3、CVD法によるPolySiのゲート電極及びワー
ド線4、上部絶縁膜5、及び酸化膜のサイドウォール6
を周知の方法を用いて形成する。ここでゲート電極及び
ワード線4は高融点金属またはそのシリサイドの単層
膜、あるいはそれらの膜とPolySi膜の積層膜で形
成してもよい。また上部絶縁膜5及び前記酸化膜のサイ
ドウォール6はCVD法による酸化膜により形成してい
る。その後、イオン注入により活性領域にソース・ドレ
インを形成する。
【0018】次に図2(a),(b)に示す様に、CVD酸化
膜(ノンドープSiO2膜及びBPSG膜(BとPを数
%ずつ含有したSiO2膜)の積層膜)による層間絶縁
膜18形成後、層間絶縁膜18を熱処理またはエッチバ
ック法等を用いることにより平坦化を行い、メモリセル
アレイのブロック領域Bにはビット線と活性領域間のコ
ンタクト孔7aを、メモリセルアレイのブロック領域間
のワード線裏打ちとワード線をつなげるための周辺領域
Aにはビット線のダミー部とワード線間のコンタクト孔
7bを同時に形成する。その後メモリセルアレイのブロ
ック領域Bにはビット線8a、8b、及びメモリセルア
レイのブロック領域間のワード線裏打ちとワード線をつ
なげるための周辺領域Aにはビット線のダミー部8c,
8dを同時に形成する。これらはPolySi膜8a、
8cと高融点金属のシリサイド膜8b,8dの積層膜に
より構成されているが、PolySi膜、高融点金属膜
または高融点金属のシリサイド膜の単層膜、またはそれ
らの積層膜により形成してもよい。
膜(ノンドープSiO2膜及びBPSG膜(BとPを数
%ずつ含有したSiO2膜)の積層膜)による層間絶縁
膜18形成後、層間絶縁膜18を熱処理またはエッチバ
ック法等を用いることにより平坦化を行い、メモリセル
アレイのブロック領域Bにはビット線と活性領域間のコ
ンタクト孔7aを、メモリセルアレイのブロック領域間
のワード線裏打ちとワード線をつなげるための周辺領域
Aにはビット線のダミー部とワード線間のコンタクト孔
7bを同時に形成する。その後メモリセルアレイのブロ
ック領域Bにはビット線8a、8b、及びメモリセルア
レイのブロック領域間のワード線裏打ちとワード線をつ
なげるための周辺領域Aにはビット線のダミー部8c,
8dを同時に形成する。これらはPolySi膜8a、
8cと高融点金属のシリサイド膜8b,8dの積層膜に
より構成されているが、PolySi膜、高融点金属膜
または高融点金属のシリサイド膜の単層膜、またはそれ
らの積層膜により形成してもよい。
【0019】ここで前記ビット線のダミー部とワード線
間のコンタクト孔7bは1つの周辺領域Aにおいてそれ
ぞれのワード線1個1個に対応して形成されており、ま
たそれぞれの前記ビット線のダミー部8c,8dは前記
ビット線のダミー部とワード線間のコンタクト孔7b1
つずつに対応して前記ビット線のダミー部とワード線間
のコンタクト孔7b上及びその周辺に形成され、隣接す
る他のビット線のダミー部とのスペース間隔は最小ルー
ルの0.4μmである。
間のコンタクト孔7bは1つの周辺領域Aにおいてそれ
ぞれのワード線1個1個に対応して形成されており、ま
たそれぞれの前記ビット線のダミー部8c,8dは前記
ビット線のダミー部とワード線間のコンタクト孔7b1
つずつに対応して前記ビット線のダミー部とワード線間
のコンタクト孔7b上及びその周辺に形成され、隣接す
る他のビット線のダミー部とのスペース間隔は最小ルー
ルの0.4μmである。
【0020】次に、図3(a),(b)に示すように、CVD
法酸化膜(ノンドープSiO2膜及びBPSG膜の積層
膜)により層間絶縁膜9形成後、熱処理またはエッチバ
ック法により平坦化を行い、その後メモリセルアレイの
ブロック領域B内に電荷蓄積電極と活性領域間のコンタ
クト孔17を形成し、P(リン)を数%含有したPol
ySi膜による電荷蓄積電極10、及びSiO2/Si3
N4/Si02の3層膜(ONO膜)による容量絶縁膜1
1を形成する。ここで電荷蓄積電極10はタングステン
等の金属膜やシリサイド等の導電体膜で形成されてもよ
い。また前記容量絶縁膜11はSiO2またはTa2O5
などの誘電体膜などで形成してもよい。
法酸化膜(ノンドープSiO2膜及びBPSG膜の積層
膜)により層間絶縁膜9形成後、熱処理またはエッチバ
ック法により平坦化を行い、その後メモリセルアレイの
ブロック領域B内に電荷蓄積電極と活性領域間のコンタ
クト孔17を形成し、P(リン)を数%含有したPol
ySi膜による電荷蓄積電極10、及びSiO2/Si3
N4/Si02の3層膜(ONO膜)による容量絶縁膜1
1を形成する。ここで電荷蓄積電極10はタングステン
等の金属膜やシリサイド等の導電体膜で形成されてもよ
い。また前記容量絶縁膜11はSiO2またはTa2O5
などの誘電体膜などで形成してもよい。
【0021】次に、P(リン)を数%含有したPoly
Si膜をCVD法により堆積することによりプレート電
極12a,プレート電極のダミー部12bを同時に形成
する。ここで従来例ではメモリセルアレイのブロック領
域B内のみにプレート電極12aを形成したが、本発明
ではメモリセルアレイのブロック領域B内だけでなく、
前記B領域間のワード線の裏打ちとワード線をつなぐた
めの周辺領域A内にもプレート電極のダミー部12bを
形成している。また前記プレート電極のダミー部12b
において、後に形成するAl配線とビット線のダミー部
間のコンタクト孔16とそれに対するフォトリソグラフ
ィーのアライメント余裕の領域だけはプレート電極のダ
ミー部12bが存在しないようパターン形成してある。
なお、前記プレート電極12a、プレート電極のダミー
部12bはP(リン)を数%含有したPolySi膜で
形成したが、タングステン等の金属膜やシリサイド等の
導電体膜を用いてもよい。
Si膜をCVD法により堆積することによりプレート電
極12a,プレート電極のダミー部12bを同時に形成
する。ここで従来例ではメモリセルアレイのブロック領
域B内のみにプレート電極12aを形成したが、本発明
ではメモリセルアレイのブロック領域B内だけでなく、
前記B領域間のワード線の裏打ちとワード線をつなぐた
めの周辺領域A内にもプレート電極のダミー部12bを
形成している。また前記プレート電極のダミー部12b
において、後に形成するAl配線とビット線のダミー部
間のコンタクト孔16とそれに対するフォトリソグラフ
ィーのアライメント余裕の領域だけはプレート電極のダ
ミー部12bが存在しないようパターン形成してある。
なお、前記プレート電極12a、プレート電極のダミー
部12bはP(リン)を数%含有したPolySi膜で
形成したが、タングステン等の金属膜やシリサイド等の
導電体膜を用いてもよい。
【0022】その後CVD酸化膜(ノンドープSiO2
及びBPSG膜の積層膜)により層間絶縁膜13形成
後、熱処理、エッチバック等により平坦化を行う。ここ
で前記層間絶縁膜13形成にSOGを用いてもよい。
及びBPSG膜の積層膜)により層間絶縁膜13形成
後、熱処理、エッチバック等により平坦化を行う。ここ
で前記層間絶縁膜13形成にSOGを用いてもよい。
【0023】次に、図4(a),(b)に示すようにAl配線
とビット線のダミー部間のコンタクト孔16を前記ビッ
ト線のダミー部8c,8d上に形成後、選択W−CVD
法によりWプラグ14を形成し、Al配線15を形成す
る。ここで前記Al配線とビット線のダミー部間のコン
タクト孔16はAl配線15と他の領域とのコンタクト
孔、例えば前記ビット線8a、8bや、活性領域等とA
l配線15間のコンタクト孔と同時に形成している。な
おWプラグ14はTiN/Ti等のバリアメタル形成後
ブランケットW−CVD法及びエッチバック法により形
成してもよい。またPolySi等の他の導電膜による
プラグでもよく、またプラグは形成せずにAl配線15
を形成してもよい。
とビット線のダミー部間のコンタクト孔16を前記ビッ
ト線のダミー部8c,8d上に形成後、選択W−CVD
法によりWプラグ14を形成し、Al配線15を形成す
る。ここで前記Al配線とビット線のダミー部間のコン
タクト孔16はAl配線15と他の領域とのコンタクト
孔、例えば前記ビット線8a、8bや、活性領域等とA
l配線15間のコンタクト孔と同時に形成している。な
おWプラグ14はTiN/Ti等のバリアメタル形成後
ブランケットW−CVD法及びエッチバック法により形
成してもよい。またPolySi等の他の導電膜による
プラグでもよく、またプラグは形成せずにAl配線15
を形成してもよい。
【0024】以上のように構成されたこの実施例のDR
AMにおいては、図4(a)からわかるように、メモリセ
ルアレイのブロックB領域とワード線の裏打ちとワード
線をつなげるための周辺領域Aの段差は電荷蓄積電極1
0と容量絶縁膜11の膜厚分だけとなり、従来例(図
5)(a)と比較してビット線8a、8bとプレート電極
12aの膜厚分だけ段差が軽減される。
AMにおいては、図4(a)からわかるように、メモリセ
ルアレイのブロックB領域とワード線の裏打ちとワード
線をつなげるための周辺領域Aの段差は電荷蓄積電極1
0と容量絶縁膜11の膜厚分だけとなり、従来例(図
5)(a)と比較してビット線8a、8bとプレート電極
12aの膜厚分だけ段差が軽減される。
【0025】
【表1】
【0026】(表1)にメモリセルアレイのブロックB
領域とワード線の裏打ちとワード線をつなげるための周
辺領域Aの段差の本発明に基づく本実施例と従来例の比
較を示す。この表からわかるように、本発明では従来方
法よりも340nmも段差を軽減できる。また従来例での
Al配線とワード線間のコンタクト孔17は、本実施例
ではビット線のダミー部とワード線間のコンタクト孔7
bとAl配線とビット線のダミー部とのコンタクト孔1
6に分割することによりコンタクト孔の深さを軽減し、
アスペクト比を小さくしている。
領域とワード線の裏打ちとワード線をつなげるための周
辺領域Aの段差の本発明に基づく本実施例と従来例の比
較を示す。この表からわかるように、本発明では従来方
法よりも340nmも段差を軽減できる。また従来例での
Al配線とワード線間のコンタクト孔17は、本実施例
ではビット線のダミー部とワード線間のコンタクト孔7
bとAl配線とビット線のダミー部とのコンタクト孔1
6に分割することによりコンタクト孔の深さを軽減し、
アスペクト比を小さくしている。
【0027】なお本実施例では電荷蓄積電極10、容量
絶縁膜11、プレート電極12a、がビット線8a、8
bの上に形成されている場合を記載したが、電荷蓄積電
極10、容量絶縁膜11、プレート電極12aがビット
線8a、8bの下にある場合も同様に適用可能である。
絶縁膜11、プレート電極12a、がビット線8a、8
bの上に形成されている場合を記載したが、電荷蓄積電
極10、容量絶縁膜11、プレート電極12aがビット
線8a、8bの下にある場合も同様に適用可能である。
【0028】
【発明の効果】以上のように本発明によれば、ワード線
の裏打ちとワード線をつなげるための周辺領域にビット
線のダミー部とプレート電極のダミー部を有しているの
で、メモリセルアレイのブロック領域との段差がその膜
厚分軽減され、また前記ビット線のダミー部はワード線
上の第1コンタクト孔により前記ワード線と前記ビット
線のダミー部を接続し、かつ前記ビット線のダミー部上
に形成された第2コンタクト孔によりワード線の裏打ち
と前記ビット線のダミー部を接続することにより、前記
ワード線の裏打ちとワード線間のコンタクト孔の深さを
分割することによりアスペクト比を小さくすることがで
きる。
の裏打ちとワード線をつなげるための周辺領域にビット
線のダミー部とプレート電極のダミー部を有しているの
で、メモリセルアレイのブロック領域との段差がその膜
厚分軽減され、また前記ビット線のダミー部はワード線
上の第1コンタクト孔により前記ワード線と前記ビット
線のダミー部を接続し、かつ前記ビット線のダミー部上
に形成された第2コンタクト孔によりワード線の裏打ち
と前記ビット線のダミー部を接続することにより、前記
ワード線の裏打ちとワード線間のコンタクト孔の深さを
分割することによりアスペクト比を小さくすることがで
きる。
【0029】また前記第1コンタクト孔とメモリセルア
レイのブロック領域内の前記ビットと活性領域間の第3
コンタクト孔を、前記ビット線のダミー部はメモリセル
アレイのブロック領域内のビット線を、前記プレート電
極のダミー部はメモリセルアレイのブロック内のプレー
ト電極をそれぞれ同時に形成できるので、工程数も増加
せず、適用は容易であり、効果も大きい。
レイのブロック領域内の前記ビットと活性領域間の第3
コンタクト孔を、前記ビット線のダミー部はメモリセル
アレイのブロック領域内のビット線を、前記プレート電
極のダミー部はメモリセルアレイのブロック内のプレー
ト電極をそれぞれ同時に形成できるので、工程数も増加
せず、適用は容易であり、効果も大きい。
【図1】本発明の第1の実施例における半導体集積回路
装置のDRAMのメモリセルアレイのブロックとその周
辺部分の平面図
装置のDRAMのメモリセルアレイのブロックとその周
辺部分の平面図
【図2】(a)は第1の工程におけるX−X断面図
(b)は第1の工程におけるY−Y断面図
【図3】(a)は第2の工程におけるX−X断面図
(b)は第2の工程におけるY−Y断面図
【図4】(a)は第3の工程におけるX−X断面図
(b)は第3の工程におけるY−Y断面図
【図5】(a)は図4(a)に対応する従来の半導体集積
回路装置のDRAMにおけるX−X断面図 (b)は図4(b)に対応する従来の半導体集積回路装置
のDRAMにおけるY−Y断面図
回路装置のDRAMにおけるX−X断面図 (b)は図4(b)に対応する従来の半導体集積回路装置
のDRAMにおけるY−Y断面図
1 p型Si基板
3 ゲート絶縁膜
4 ゲート電極及びワード線
7a ビット線と活性領域間のコンタクト孔
7b ビット線のダミー部とワード線間のコンタクト孔
8a ビット線のPolySi層
8b ビット線のシリサイド層
8c ビット線のダミー部のPolySi層
8d ビット線のダミー部のシリサイド層
9,13,18 層間絶縁膜
10 電荷蓄積電極
11 容量絶縁膜
12a プレート電極
12b プレート電極のダミー部
14 Wプラグ
15 Al配線
16 Al配線とビット線のダミー部間のコンタクト孔
A ワード線裏打ちとワード線をつなげるための周辺領
域 B メモリセルアレイのブロック領域
域 B メモリセルアレイのブロック領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 中田 義朗
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Claims (4)
- 【請求項1】半導体基板上に形成されたゲート電極及び
ワード線と、ビット線と、電荷蓄積電極、容量絶縁膜、
及びプレート電極と、前記ワード線と並列に配線した配
線とを備えた半導体記憶素子が並ぶメモリセル領域と、
前記メモリセル領域の周辺に前記ワード線と前記配線と
を電気的に接続する周辺領域とを備え、前記周辺領域内
に、前記ビット線と同一層に前記ビット線形成の膜を残
置させて前記ビット線と同時に形成されたビット線のダ
ミー部を有し、前記ワード線上の第1コンタクト孔によ
り前記ワード線と前記ビット線のダミー部を接続し、か
つ前記ビット線のダミー部上に形成された第2コンタク
ト孔により前記配線と前記ビット線のダミー部を接続し
た構造を有することを特徴とする半導体集積回路装置。 - 【請求項2】請求項1記載の周辺領域内に、プレート電
極と同一層に前記プレート電極形成の膜を残置させて前
記プレート電極と同時に形成されたプレート電極のダミ
ー部を有し、かつ前記プレート電極のダミー部は前記ワ
ード線、前記ビット線のダミー部及び前記配線と接触し
ないパターン形状を有することを特徴とする半導体集積
回路装置。 - 【請求項3】半導体基板上に活性領域とゲート電極及び
ワード線を形成する工程と、半導体記憶素子が並ぶメモ
リセル領域の前記活性領域上に第3コンタクト孔と、前
記メモリセル領域の周辺領域の前記ワード線上に第1コ
ンタクト孔とを同時に形成し、その後前記メモリセル領
域にビット線と、前記周辺領域の第1コンタクト孔上に
ビット線のダミー部とを同一層に同時に形成する工程
と、電荷蓄積電極と容量絶縁膜を形成し、その後前記メ
モリセル領域にプレート電極を形成する工程と、前記ビ
ット線のダミー部上に第2コンタクト孔を形成した後、
配線を前記ワード線と並列に形成する工程とを備えた半
導体集積回路装置の製造方法。 - 【請求項4】請求項3記載のメモリセル領域にプレート
電極と、前記周辺領域にプレート電極のダミー部とをそ
れぞれ同一層に同時に形成し、かつ前記プレート電極の
ダミー部は前記ワード線、前記ビット線のダミー部及び
前記配線と接触しないパターン形状で形成することを特
徴とする半導体集積回路装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3178080A JP2990870B2 (ja) | 1991-07-18 | 1991-07-18 | 半導体集積回路装置及びその製造方法 |
US07/915,898 US5300814A (en) | 1991-07-18 | 1992-07-17 | Semiconductor device having a semiconductor substrate with reduced step between memory cells |
KR1019920012830A KR960005562B1 (ko) | 1991-07-18 | 1992-07-18 | 반도체집적회로장치 및 그 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3178080A JP2990870B2 (ja) | 1991-07-18 | 1991-07-18 | 半導体集積回路装置及びその製造方法 |
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Publication Number | Publication Date |
---|---|
JPH0529563A true JPH0529563A (ja) | 1993-02-05 |
JP2990870B2 JP2990870B2 (ja) | 1999-12-13 |
Family
ID=16042275
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (3)
Country | Link |
---|---|
US (1) | US5300814A (ja) |
JP (1) | JP2990870B2 (ja) |
KR (1) | KR960005562B1 (ja) |
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- 1992-07-17 US US07/915,898 patent/US5300814A/en not_active Expired - Lifetime
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