JPH0474465A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0474465A JPH0474465A JP2188527A JP18852790A JPH0474465A JP H0474465 A JPH0474465 A JP H0474465A JP 2188527 A JP2188527 A JP 2188527A JP 18852790 A JP18852790 A JP 18852790A JP H0474465 A JPH0474465 A JP H0474465A
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- JP
- Japan
- Prior art keywords
- memory cell
- cell matrix
- area
- areas
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000011159 matrix material Substances 0.000 claims abstract description 28
- 238000003491 array Methods 0.000 claims abstract description 4
- 239000003990 capacitor Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にボンディングパッ
ドを配置する為のアレイ構成法に関する。
ドを配置する為のアレイ構成法に関する。
従来の半導体記憶装置において、ボンティングパッドは
チップ上のある箇所に集中して配置した方が、無駄な空
間も出来ず効率が良いことから、第３図に示すように、
長方形状の半導体チップ１の短辺のみにそってボンディ
ングパッド８１〜Ｂ１８を配置していた。この時、第５
図に示すように、パッケージ２が半導体チップ１に比べ
て大きい場合、このパッケージ２と半導体チップ１との
間に十分な空間が有り、この空間を使って、一部のリー
ドＬ４．Ｌ５．Ｌ６の先端をボンディングパッドＢｌ、
Ｂ２、Ｂ３の側に引き回すことが出来た。しかし、大容
量化により、チップサイズがますます大きくなるのに反
して、パッケージ自体の寸法は変わらないか、せいぜい
若干大きくなるかである。そうすると、第６図に示すよ
うに、部のリードＭ４．Ｍ５．Ｍ６の先端を半導体チッ
プの短辺側へ引き回す空間が無くなり、そのかわりに一
部のボンディングパッドＣＩ、Ｃ２，Ｃ３を半導体チッ
プの長辺側に持って来ている。
チップ上のある箇所に集中して配置した方が、無駄な空
間も出来ず効率が良いことから、第３図に示すように、
長方形状の半導体チップ１の短辺のみにそってボンディ
ングパッド８１〜Ｂ１８を配置していた。この時、第５
図に示すように、パッケージ２が半導体チップ１に比べ
て大きい場合、このパッケージ２と半導体チップ１との
間に十分な空間が有り、この空間を使って、一部のリー
ドＬ４．Ｌ５．Ｌ６の先端をボンディングパッドＢｌ、
Ｂ２、Ｂ３の側に引き回すことが出来た。しかし、大容
量化により、チップサイズがますます大きくなるのに反
して、パッケージ自体の寸法は変わらないか、せいぜい
若干大きくなるかである。そうすると、第６図に示すよ
うに、部のリードＭ４．Ｍ５．Ｍ６の先端を半導体チッ
プの短辺側へ引き回す空間が無くなり、そのかわりに一
部のボンディングパッドＣＩ、Ｃ２，Ｃ３を半導体チッ
プの長辺側に持って来ている。
上述した従来の半導体記憶装置は、半導体チップの長辺
に沿ってボンディングパッドを配置させる為、短辺サイ
ズを広げなければならないので、チップサイズが大きく
なる欠点がある。
に沿ってボンディングパッドを配置させる為、短辺サイ
ズを広げなければならないので、チップサイズが大きく
なる欠点がある。
本発明は、センス増幅器と列デコーダを配置した一領域
の両側にそれぞれメモリセルマトリックス領域を配置し
たメモリセルアレイを複数個、それぞれのメモリセルマ
トリックス領域を隣接させて配置してなる半導体記憶装
置において、前記一領域の両側に配置されたメモリセル
マトリックス領域は一領域に対して対称な平行四辺形を
なし、前記一領域の外側又は隣接するメモリセルマトリ
ックス領域の境界の外側に一部のボンディングパッドが
配置されているというものである。
の両側にそれぞれメモリセルマトリックス領域を配置し
たメモリセルアレイを複数個、それぞれのメモリセルマ
トリックス領域を隣接させて配置してなる半導体記憶装
置において、前記一領域の両側に配置されたメモリセル
マトリックス領域は一領域に対して対称な平行四辺形を
なし、前記一領域の外側又は隣接するメモリセルマトリ
ックス領域の境界の外側に一部のボンディングパッドが
配置されているというものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す略平面図である。
この実施例は、センス増幅器と列デコーダを配置した一
領域￥１の両側にそれぞれメモリセルマトリックス領域
Ｅｌ、Ｅ２を配置したメモリアレイを４個、それぞれの
メモリセルマトリックス領域を隣接させて配置してなる
半導体記憶装置において、一領域￥１の両側に配置され
たメモリセルマトリックス領域は第一領域Ｙｌに対して
対称な平行四辺形をなし、一領域￥１の外側及び隣接す
るメモリセルマトリックス領域のＢ２．Ｂ３の境界の外
側に一部のボンディングパッドＡＩ、Ａ４が配置されて
いるというものである。
領域￥１の両側にそれぞれメモリセルマトリックス領域
Ｅｌ、Ｅ２を配置したメモリアレイを４個、それぞれの
メモリセルマトリックス領域を隣接させて配置してなる
半導体記憶装置において、一領域￥１の両側に配置され
たメモリセルマトリックス領域は第一領域Ｙｌに対して
対称な平行四辺形をなし、一領域￥１の外側及び隣接す
るメモリセルマトリックス領域のＢ２．Ｂ３の境界の外
側に一部のボンディングパッドＡＩ、Ａ４が配置されて
いるというものである。
なお、行デコーダ領域Ｘ１．・・・はそれぞれメモリマ
トリックス領域Ｅｌ、・・・の下辺に隣接配置されてい
る。
トリックス領域Ｅｌ、・・・の下辺に隣接配置されてい
る。
第２図は一実施例のメモリセルマトリックス領域を示す
平面図である。便宜上４行８列のメモリマトリックスを
図示しである。ここに図示したメモリセルマトリックス
領域について説明する。
平面図である。便宜上４行８列のメモリマトリックスを
図示しである。ここに図示したメモリセルマトリックス
領域について説明する。
２つのディジット線対ＤＩ、Ｄ１．Ｄ２．百］−と８本
のワード線Ｗ１〜Ｗ８が交差して配置され、各ディジッ
ト線対と各ワード線の交差位置にメモリセルが１つ宛装
置され、各メモリセルはワード線１つおきにワード線方
向に沿って１方向にずれて配置されてメモリセルマトリ
ックス領域を精成している。
のワード線Ｗ１〜Ｗ８が交差して配置され、各ディジッ
ト線対と各ワード線の交差位置にメモリセルが１つ宛装
置され、各メモリセルはワード線１つおきにワード線方
向に沿って１方向にずれて配置されてメモリセルマトリ
ックス領域を精成している。
ここに示されているメモリセルは１トランジスター１キ
ヤパシタ型のダイナミックメモリセルである。ワード線
は、メモリトランジスタ形成領域Ｍを横断する所でそれ
ぞれＭＯＳ）ランジスタのゲート電極となっている。Ｃ
１はこのようなＭＯＳトランジスタのソース領域に接続
されたコンデンサ電極の１つである。−本のディジット
線とワード線との交差位置には必すしもメモリセルが１
つ宛装置されてはいないがディジット線対とワード線（
コンタクト領域Ｈで２つのＭＯＳ）ランジスタのドレイ
ン領域で接続されている）との交差位置にはメモリセル
が１つ宛装置されている。
ヤパシタ型のダイナミックメモリセルである。ワード線
は、メモリトランジスタ形成領域Ｍを横断する所でそれ
ぞれＭＯＳ）ランジスタのゲート電極となっている。Ｃ
１はこのようなＭＯＳトランジスタのソース領域に接続
されたコンデンサ電極の１つである。−本のディジット
線とワード線との交差位置には必すしもメモリセルが１
つ宛装置されてはいないがディジット線対とワード線（
コンタクト領域Ｈで２つのＭＯＳ）ランジスタのドレイ
ン領域で接続されている）との交差位置にはメモリセル
が１つ宛装置されている。
ディジット線対の数を図示のものより多数配置すること
により、第１図に示したメモリセルマトリックス領域Ｅ
２の平行四辺形の近似形となることは明らかである。メ
モリセルマトリックス領域Ｅｌのような平行四辺形の近
似形は第２図とは逆の方向にメモリセルをずらして配置
すればよい 〔発明の効果〕 以上説明したように本発明は、メモリセルマトリックス
領域を平行四辺形状にすることにより、隣接する２つの
メモリセルマトリックス領域の短辺側の引っ込んだ所に
ボンディングパッドを配置することによって、単に半導
体チップの長辺に沿ってボンディングパッドを挿入した
ものよりチップサイズを小さくすることが出来る。
により、第１図に示したメモリセルマトリックス領域Ｅ
２の平行四辺形の近似形となることは明らかである。メ
モリセルマトリックス領域Ｅｌのような平行四辺形の近
似形は第２図とは逆の方向にメモリセルをずらして配置
すればよい 〔発明の効果〕 以上説明したように本発明は、メモリセルマトリックス
領域を平行四辺形状にすることにより、隣接する２つの
メモリセルマトリックス領域の短辺側の引っ込んだ所に
ボンディングパッドを配置することによって、単に半導
体チップの長辺に沿ってボンディングパッドを挿入した
ものよりチップサイズを小さくすることが出来る。
第１図は本発明一実施例を示す略平面図、第２図は一実
施例のメモリセルマトリックス領域を示す平面図、第３
図、第４図は従来例を示す略平面図、第５図、第６図は
従来例を示すパッケージの破砕断面である。 Ａ１−Ａ１８．Ｂｌ〜８１８ Ｃ１〜Ｃ１８・・・ボ
ンディングパッド、ＤＩ、ＤＩ・・・ディジット線、Ｅ
１〜Ｅ６・・・、メモリセルマトリックス領域、Ｌ１〜
Ｌ１８．Ｍｌ〜Ｍ１８・・・リード、Ｗ１〜Ｗ４・・・
ワード線、Ｘ１〜Ｘ６・・・行デコーダ領域、Ｙｌ・・
・一領域。
施例のメモリセルマトリックス領域を示す平面図、第３
図、第４図は従来例を示す略平面図、第５図、第６図は
従来例を示すパッケージの破砕断面である。 Ａ１−Ａ１８．Ｂｌ〜８１８ Ｃ１〜Ｃ１８・・・ボ
ンディングパッド、ＤＩ、ＤＩ・・・ディジット線、Ｅ
１〜Ｅ６・・・、メモリセルマトリックス領域、Ｌ１〜
Ｌ１８．Ｍｌ〜Ｍ１８・・・リード、Ｗ１〜Ｗ４・・・
ワード線、Ｘ１〜Ｘ６・・・行デコーダ領域、Ｙｌ・・
・一領域。
Claims (1)
- 【特許請求の範囲】 １、センス増幅器と列デコーダを配置した一領域の両側
にそれぞれメモリセルマトリックス領域を配置したメモ
リセルアレイを複数個、それぞれのメモリセルマトリッ
クス領域を隣接させて配置してなる半導体記憶装置にお
いて、前記一領域の両側に配置されたメモリセルマトリ
ックス領域は一領域に対して対称な平行四辺形をなし、
前記一領域の外側又は隣接するメモリセルマトリックス
領域の境界の外側に一部のボンディングパッドが配置さ
れていることを特徴とする半導体記憶装置。 ２、複数のディジット線対と複数のワード線が交差して
配置され、前記各ディジット線対と各ワード線の交差位
置にメモリセルが配置され、前記メモリセルは前記ワー
ド線１つおきにワード線方向に沿って１方向にずれて配
置されてメモリセルマトリックス領域を構成している請
求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188527A JPH0474465A (ja) | 1990-07-17 | 1990-07-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188527A JPH0474465A (ja) | 1990-07-17 | 1990-07-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474465A true JPH0474465A (ja) | 1992-03-09 |
Family
ID=16225270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2188527A Pending JPH0474465A (ja) | 1990-07-17 | 1990-07-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474465A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817942A (ja) * | 1994-06-30 | 1996-01-19 | Nec Corp | 半導体記憶装置 |
| FR2741193A1 (fr) * | 1995-11-09 | 1997-05-16 | Mitsubishi Electric Corp | Dispositif de memoire a semiconducteurs a motifs fictifs |
| WO2004042800A2 (de) * | 2002-11-08 | 2004-05-21 | Infineon Technologies Ag | Halbleiteranordnung |
-
1990
- 1990-07-17 JP JP2188527A patent/JPH0474465A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817942A (ja) * | 1994-06-30 | 1996-01-19 | Nec Corp | 半導体記憶装置 |
| FR2741193A1 (fr) * | 1995-11-09 | 1997-05-16 | Mitsubishi Electric Corp | Dispositif de memoire a semiconducteurs a motifs fictifs |
| WO2004042800A2 (de) * | 2002-11-08 | 2004-05-21 | Infineon Technologies Ag | Halbleiteranordnung |
| US7136295B2 (en) | 2002-11-08 | 2006-11-14 | Infineon Technologies Ag | Semiconductor arrangement |
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