DE60026860T2 - Verfahren zur herstellung von speicherkondensatoren-kontaktöffnungen - Google Patents

Verfahren zur herstellung von speicherkondensatoren-kontaktöffnungen Download PDF

Info

Publication number
DE60026860T2
DE60026860T2 DE60026860T DE60026860T DE60026860T2 DE 60026860 T2 DE60026860 T2 DE 60026860T2 DE 60026860 T DE60026860 T DE 60026860T DE 60026860 T DE60026860 T DE 60026860T DE 60026860 T2 DE60026860 T2 DE 60026860T2
Authority
DE
Germany
Prior art keywords
insulating material
over
forming
word lines
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE60026860T
Other languages
English (en)
Other versions
DE60026860D1 (de
Inventor
C. Luan Meridian TRAN
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Application granted granted Critical
Publication of DE60026860D1 publication Critical patent/DE60026860D1/de
Publication of DE60026860T2 publication Critical patent/DE60026860T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/06—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising selenium or tellurium in uncombined form other than as impurities in semiconductor bodies of other materials
    • H01L21/10—Preliminary treatment of the selenium or tellurium, its application to the foundation plate, or the subsequent treatment of the combination
    • H01L21/108—Provision of discrete insulating layers, i.e. non-genetic barrier layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Description

  • TECHNISCHES GEBIET DER ERFINDUNG
  • Die Erfindung betrifft Verfahren zur Ausbildung von Kondensatorkontaktöffnungen und Verfahren zur Ausbildung von Speichermatrizen.
  • TECHNISCHER HINTERGRUND DER ERFINDUNG
  • Die Halbleiterverarbeitung erfordert eine Anzahl von Verarbeitungsschritten, in denen einzelne Schichten maskiert und geätzt werden, um Halbleiterkomponenten auszubilden. Die Maskenjustierung ist wichtig, da auch kleine Justierfehler einen Ausfall der Bauelements verursachen können. Für bestimmte Fotomaskierungsschritte ist die richtige Justierung äußerst kritisch, um eine einwandfreie Fertigung zu erzielen. Bei anderen sind die Entwurfsregeln gelockerter und lassen eine größere Spanne für Justierfehler zu. Eine Möglichkeit, die Entwurfsregeln zu lockern, ist die Bereitstellung von Verarbeitungssequenzen, die sogenannte sebstjustierende Ätzvorgänge ermöglichen, wie z. B. an gekapselten Wortleitungen bei der Fertigung von Speicherschaltungen. Ferner besteht ein Ziel darin, die Schrittzahl in einem bestimmten Verarbeitungsfluß zu vermindern oder zu minimieren. Durch Minimieren der Verarbeitungsschritte wird das Risiko eines Verarbeitungsfehlers reduziert, der das fertige Bauelement beeinflußt, und die Kosten werden gesenkt.
  • Diese Absicht entstand aus Bedürfnissen, die mit der Verbesserung der Fertigungsweise von Speichermatrizen, und insbesondere von Kondensator-über-Bitleitung-Speichermatrizen zusammenhängen.
  • US 5 789 289 offenbart ein Verfahren zur Ausbildung eines DRAM, und JP 06 029 408 offenbart ein Verfahren zur Ausbildung einer selbstjustierten Kontaktöffnung.
  • OFFENBARUNG DER ERFINDUNG
  • Gemäß der vorliegenden Erfindung werden ein Verfahren zum Ausbilden einer Kondensatorkontaktöffnung, wie in Anspruch 1 definiert, ein Verfahren zur Ausbildung einer Speichermatrix gemäß Anspruch 10, ein Verfahren zur Ausbildung einer Speichermatrix gemäß Anspruch 17 und eine Kondensator-über-Bitleitung-Speichermatrix gemäß Anspruch 18 bereitgestellt. Verfahren zur Ausbildung leitfähiger Kondensatorstecker, Verfahren zur Ausbildung von Kondensatorkontaktöffnungen und Verfahren zur Ausbildung von Speichermatrizen werden beschrieben.
  • Ein leitfähiger Kondensatorstecker wird so ausgebildet, daß er sich aus der Nähe eines Substratknotenpunkts zu einer Stelle erstreckt, die höher liegt als alles leitfähige Material einer benachbarten Bitleitung. In einer Ausführungsform wird eine Kondensatorkontaktöffnung durch ein erstes Isoliermaterial geätzt, das über einer Bitleitung und einer Wortleitung im wesentlichen selektiv bezüglich eines zweiten Isoliermaterials aufgenommen wird, das Teile der Bitleitung und der Wortleitung bedeckt. Die Öffnung wird zu einer Stelle des Substrats in der Nähe der Wortleitung selbstjustierend bezüglich sowohl der Bitleitung als auch der Wortleitung geätzt. In einer anderen Ausführungsform werden Kondensatorkontaktöffnungen nach der Ausbildung der Bitleitungen in Höhenrichtung unter den Bitleitungen ausgebildet. In einer bevorzugten Ausführungsform werden Kondensator-über-Bitleitung-Speichermatrizen ausgebildet.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Nachstehend werden bevorzugte Ausführungsformen der Erfindung unter Bezugnahme auf die folgenden beigefügten Zeichnungen beschrieben.
  • 1 zeigt eine Draufsicht eines Halbleiterwaferfragments im Verfahren gemäß einer Ausführungsform der Erfindung.
  • 2 zeigt eine Ansicht des Waferfragments von 1 in einem anderen Verarbeitungsschritt.
  • 3 zeigt eine Ansicht entlang der Linie 3-3 in 2.
  • 4 zeigt eine Ansicht des Waferfragments von 3 in einem anderen Verarbeitungsschritt.
  • 5 zeigt eine Ansicht des Waferfragments von 4 in einem anderen Verarbeitungsschritt.
  • 6 zeigt eine Ansicht des Waferfragments von 5 in einem anderen Verarbeitungsschritt.
  • 7 zeigt eine Ansicht des Waferfragments von 6 in einem anderen Verarbeitungsschritt.
  • 8 zeigt eine Ansicht des Waferfragments von 2 in einem anderen Verarbeitungsschritt.
  • 9 zeigt eine Ansicht entlang der Linie 9-9 von 8.
  • 10 zeigt eine Ansicht des Waferfragments von 9 in einem anderen Verarbeitungsschritt.
  • 11 zeigt eine Ansicht des Waferfragments von 10 in einem anderen Verarbeitungsschritt.
  • 12 zeigt eine Ansicht des Waferfragments von 11 in einem anderen Verarbeitungsschritt.
  • 13 zeigt eine Ansicht des Waferfragments von 12 in einem anderen Verarbeitungsschritt.
  • 14 zeigt eine Ansicht entlang der Linie 14-14 in 8 in ein wenig verkleinertem Maßstab.
  • 15 zeigt eine Ansicht des Waferfragments von 14 in einem anderen Verarbeitungsschritt.
  • 16 zeigt eine Ansicht des Waferfragments von 15 in einem anderen Verarbeitungsschritt.
  • 17 zeigt eine Ansicht eines Halbleiterwaferfragments im Verfahren nach einer weiteren Ausführungsform der Erfindung. Die Ansicht in 17 stimmt mit der Verarbeitung überein, die nach der in 12 abgebildeten Ansicht auftreten kann.
  • BESTE AUSFÜHRUNGSARTEN DER ERFINDUNG UND OFFENBARUNG DER ERFINDUNG
  • Wie aus 1 ersichtlich, weist ein Halbleiterwaferfragment 20 bei dem Verfahren gemäß einer Ausführungsform der Erfindung ein halbleitendes Substrat 22 auf. Im Kontext des vorliegenden Dokuments ist der Begriff "halbleitendes Substrat" so definiert, daß er irgendeine Konstruktion bedeutet, die halbleitendes Material aufweist, einschließlich, aber nicht beschränkt auf volumenhalbleitende Materialien, wie z. B. einen Halbleiterwafer (entweder allein oder in Baugruppen, die andere Materialien auf dem Wafer aufweisen) und halbleitende Materialschichten (entweder allein oder in Baugruppen, die andere Materialien aufweisen). Der Begriff "Substrat" bezeichnet irgendeine Trägerstruktur, einschließlich, aber nicht beschränkt auf die oben beschriebenen halbleitenden Substrate. Das Substrat 22 weist mehrere aktive Flächen 24 und mehrere Trenn- bzw. Isolierbereiche 26 auf. Isolierbereiche 26 können durch verschiedene Verfahren gebildet werden, zu denen die Trennung durch flache Gräben gehört.
  • Wie aus den 2 und 3 ersichtlich, sind mehrere Leiter 28 über dem Substrat 22 ausgebildet und bilden Wortleitungen einer zu bildenden Speichermatrix. Jede Wortleitung 28 enthält eine Gateoxidschicht 30, eine leitfähige Polysiliciumschicht 32 und eine darüberliegende Silicidschicht 34. Über einzelnen Wortleitungen 28 sind isolierende Abdeckungen ausgebildet und weisen Seitenwand-Abstandsschichten 36 und eine Isolierkappe 38 auf. Die Isolierabdeckungen kapseln die Wortleitungen vorzugsweise ein. Typische Isoliermaterialien sind unter anderem Oxid, das durch Zersetzung von TEOS- oder Nitrid/Oxynitrid-Materialien gebildet wird. Diffusionsbereiche 40 sind vorgesehen und zwischen Wortleitungen 28 ausgebildet und definieren Substratknotenpunkte, mit denen eine elektrische Kommunikation gewünscht wird. Die dargestellten Diffusionsbereiche schließen schwach dotierte Drain-Bereiche (LDD-Bereiche) ein (nicht speziell bezeichnet).
  • Wie aus 4 ersichtlich, ist über dem Substrat 22 und zwischen den Leitern 28 eine erste Schicht 42 ausgebildet und weist ein erstes Isoliermaterial auf, das sich von dem Isoliermaterial unterscheidet, welches die Wortleitungen 28 abdeckt oder kapselt. Ein typisches Material ist Bor-Phosporsilicatglas (BPSG), das anschließend wiederaufgeschmolzen und geebnet werden kann, wie durch herkömmliche Verfahren, um eine im allgemeinen ebene oberste Fläche 44 bereitzustellen. Eine erste Maskierungsschicht 46 wird über dem Substrat ausgebildet und definiert mehrere Bitleitungsstecker-Maskenöffnungen 48. Ein typisches Material ist Photoresist.
  • Wie aus 5 erkennbar, wird Material der ersten Schicht 42 durch Bitleitungsstecker-Maskenöffnungen 48 geätzt, und einzelne Substratdiffusionsbereiche 40 zwischen ausgewählten Wortleitungen 28 werden bevorzugt freigelegt. Durch dieses Ätzen werden Bitstecker-Öffnungen 50 zwischen den ausgewählten Wortleitungen ausgebildet.
  • Wie aus 6 erkennbar, ist leitfähiges Material 52 über den einzelnen Substratdiffusionsbereichen 40 und in elektrischer Verbindung damit unterhalb der Bitsteckeröffnungen 50 ausgebildet (5). Ein typisches Material ist leitfähig dotiertes Polysilicium, das aufgebracht werden kann und von dem anschließend Teile entfernt werden können, um das leitfähige Material innerhalb der Bitsteckeröffnungen zu isolieren und einzelne Stecker 54 zu bilden. Die Stecker 54 können durch chemisch-mechanisches Polieren des leitfähigen Materials 52 oder durch verschiedene Rückätzverfahren ausgebildet werden.
  • Wie aus den 7 und 8 erkennbar, werden einzelne Bitleitungen 56 ausgebildet und stehen in elektrischer Verbindung mit entsprechenden einzelnen leitfähigen Bitleitungssteckern 54. Die Bitleitungen 56 werden über dem Isoliermaterial 42 und den dargestellten Wortleitungen 28 ausgebildet. Die Bitleitungen 56 weisen eine Polysiliciumschicht 58 und eine Silicid- oder andere leitfähige Schicht 60 (d. h. Wolfram) auf. Über dem leitfähigen Material der Bitleitungen wird eine isolierende Abdeckung 62 ausgebildet und kann ein geeignetes Oxid aufweisen, wie z. B. ein Oxid, das durch Zersetzung von TEOS- oder Nitrid/Oxynitrid-Materialien gebildet wird. Die verschiedenen Bitleitungsschichten werden vorzugsweise unstrukturiert über dem Substrat aufgebracht und anschließend photomaskiert und geätzt, um die dargestellten Bitleitungen bereitzustellen (8). Alternativ können der Bitleitungsstecker und die Bitleitung ein gemeinsames Material aufweisen, das während des gleichen Verarbeitungsschritts abgeschieden wird. Zum Beispiel könnten die Schichten 52 und 58 das gleiche Material aufweisen, das dick genug aufgebracht wird, um sowohl den leitfähigen Stecker als auch einige oder alle Bitleitungen 56 zu bilden.
  • In 9 ist eine (Schnitt-)Ansicht entlang der Linie 9-9 in 8 dargestellt und schneidet drei einzelne Bitleitungsstecker 54 und ihre dazugehörigen Bitleitungen 56.
  • Wie aus 10 erkennbar, wird eine Isoliermaterialschicht über dem Substrat 22 ausgebildet und geätzt, um isolierende Abdeckungen in Form von Seitenwand-Abstandsschichten 64 bereitzustellen. Die Seitenwand-Abstandsschichten 64 dienen zusammen mit den isolierenden Abdeckungen 62 zur Kapselung der einzelnen Bitleitungen. Man wird jedoch erkennen, daß das Isoliermaterial, das schließlich zu Seitenwand-Abstandsschichten 64 wird, zu diesem Zeitpunkt nicht geätzt zu werden braucht, um die Seitenwand-Abstandsschichten zu bilden. Typische Materialien für das Isoliermaterial 64 sind unter anderem Oxid, das durch Zersetzung von TEOS- oder Nitrid/Oxynitrid-Materialien entsteht. In einer bevorzugten Ausführungsform ist das zur Kapselung der Wortleitungen (3) verwendete Isoliermaterial das gleiche Material, wie es zur Kapselung der Bitleitungen verwendet wird.
  • Wie aus 11 erkennbar, wird über den Wortleitungen und Bitleitungen 56 eine zweite Schicht 66 ausgebildet und weist vorzugsweise das erste Isoliermaterial auf, das über den Wortleitungen 28 ausgebildet wurde, z. B. BPSG. Diese Schicht wird vorzugsweise wiederaufgeschmolzen und geebnet. Die Schichten 42, 66 bilden mehrere getrennt geformte Schichten aus dem ersten Isoliermaterial, die in der bevorzugten Ausführungsform zwei Schichten aufweisen.
  • Wie aus 12 erkennbar, wird über der zweiten Schicht 66 eine zweite strukturierte Maskierungsschicht 68 ausgebildet und definiert mehrere Öffnungsstrukturen 70 über verschiedenen Substratdiffusionsbereichen 40. Die Öffnungen 70 werden auf gegenüberliegenden Seiten einzelner Wortleitungen ausgebildet, zwischen denen einzelne Bitleitungsstecker ausgebildet sind. Eine bevorzugte Alternative zur Bildung einzelner Öffnungen 70 über den dargestellten Diffusionsbereichen ist die Bildung einer sogenannten Streifenöffnung, die über mehreren Diffusionsbereichen geöffnet werden kann, wobei die Streifenöffnung die Bitleitungs-Abstandsschichten schneidet. Eine typische Streifenöffnung ist in 8 innerhalb der gestrichelten Linie 72 dargestellt (8).
  • Gleichgültig, ob individuelle Öffnungen 70 in der zweiten Maskierungsschicht 68 ausgebildet werden oder eine Streifenöffnung 72 ausgebildet wird, werden Kondensatorkontaktöffnungen 74 durch die ersten bzw. zweiten Isoliermaterialschichten 42 bzw. 66 geätzt. In dem dargestellten Beispiel werden Kondensatorkontaktöffnungen 74 in Höhenrichtung unter den Bitlinien 56 bis hinab in die Nähe einzelner Wortleitungen der Speichermatrix geätzt. In einer bevorzugten Ausführungsform werden durch das Ätzen einzelne Diffusionsbereiche 40 freigelegt. In diesem Beispiel, und weil in der zweiten Maskierungsschicht 68 einzelne Öffnungen 70 ausgebildet werden, bleiben bestimmte Abschnitte der zweiten Schicht 66 über den einzelnen Bitleitungen erhalten. Falls jedoch die oben erwähnte Streifenöffnung 72 ausgebildet wird (8), würde idealerweise das gesamte erste Isoliermaterial 66 über den einzelnen Bitleitungen entfernt werden.
  • In einer bevorzugten Ausführungsform wird das zum Kapseln sowohl der Bitleitungen als auch der Wortleitungen verwendete Material so ausgewählt, daß es das gleiche Material oder ein selektives Material aufweist, bis zu dem die Schichten 42, 66 geätzt werden können. Dementsprechend können die chemischen Ätzbedingungen so gewählt werden, daß Material beider Schichten 42, 66 bezüglich des Materials, mit dem sowohl die Wortleitungen als auch die Bitleitungen gekapselt werden, im wesentlichen selektiv geätzt wird. Daher können die Kondensatorkontaktöffnungen 74 auf selbstjustierende Weise ausgebildet werden, um im allgemeinen sowohl auf die Bitleitungen als auch auf die Wortleitungen selbstjustiert zu werden. Zu den Aspekten der Erfindung gehören auch Fertigungsverfahren für Nicht-Kondensator-über-Bitleitung-Speichermatrizen und selektives Ätzen von Kontaktöffnungen, die keine Kondensatorkontaktöffnungen sein könnten.
  • Wie aus den 13 und 14 erkennbar, wird innerhalb einzelner Kontaktöffnungen 74 und in elektrischer Verbindung mit entsprechenden individuellen Diffusionsbereichen 40 leitfähiges Material 76 ausgebildet. Ein typisches Material ist leitfähig dotiertes Polysilicium, das anschließend zurückgeätzt oder chemisch-mechanisch poliert werden kann, um einzelne Kondensatorstecker 78 zu bilden. In dem dargestellten Beispiel erstreckt sich das leitfähige Material 76 von der Nähe der Diffusionsbereiche 40 bis zu entsprechenden Höhen, die zumindest seitlich in der Nähe (einschließlich höher als) einzelne leitfähige Abschnitte der Bitleitungen liegen. In einer bevorzugten Ausführungsform erstreckt sich das leitfähige Material 76 bis zu Stellen, die höher liegen als irgendein leitfähiger Abschnitt irgendeiner Bitleitung. Einzelne leitfähige Kondensatorstecker 78 weisen individuelle Oberflächen 80 auf, in deren Nähe jeder Stecker endet. Die Oberflächen 80 liegen in Höhen oberhalb der leitfähigen Abschnitte der Bitleitungen.
  • Wie aus den 15 und 16 erkennbar, wird über dem Substrat eine Isolierschicht 82 ausgebildet, z. B. BPSG, und anschließend strukturiert und geätzt, um einzelne Kondensatorbehälter 84 zu bilden (16). Dann werden durch Aufbringen einer Speicherknotenschicht 86, einer Zellendielektrikum-Schicht 88 und einer Zellenelektrodenschicht 90 Speicherkondensatoren gebildet. Dementsprechend wird auf diese Weise ein Abschnitt einer Kondensator-über-Bitleitung-Speichermatrix gebildet.
  • Nach einem weiteren Aspekt können die obigen Verfahren die Bildung von Speicherschaltungen gegenüber anderen Verfahren erleichtern, bei denen die Kondensatorstecker vor der Ausbildung der Bitleitungen gebildet werden. Diese anderen Verfahren können insoweit Justierungsprobleme bereiten, als Justierungen des Kondensatorbehälters auf die Bitleitung und des Kondensatorbehälters auf die Wortleitung betroffen sind. Aspekte der vorliegenden Erfindung können ermöglichen, daß die Kondensatorstecker so gebildet werden, daß sie im allgemeinen sowohl bezüglich der Wortleitungen als auch bezüglich der Bitleitungen selbstjustierend sind und dabei die notwendige Maskenzahl zur Bildung der betreffenden Speichermatritzen beibehalten. Andere Aspekte der vorliegenden Erfindung können für die Justierung von Kondensatorbehältern vorgegebene Zwangsbedingungen erleichtern, indem sie Forderungen beseitigen, daß die Behälter selbstjustierend bezüglich anderer Strukturen einschließlich der Bitleitungen zu ätzen sind.
  • Wie aus 17 erkennbar und in Übereinstimmung mit einer alternativen Ausführungsform der vorliegenden Erfindung, können Speicherkondensatoren direkt innerhalb von Kontaktöffnungen 74 (siehe 12) ausgebildet werden, so daß Kondensatorstecker 78 (13) nicht notwendig sind. Gegebenenfalls wurden gleiche Bezugszeichen wie in den oben beschriebenen Ausführungsformen benutzt, wobei Unterschiede durch das Suffix "a" angedeutet sind. Über dem Substrat wird eine Schicht 66a ausgebildet und anschließend strukturiert und geätzt, zusammen mit einer Schicht 42, wie oben beschrieben, um Kondensatorbehälter 84a zu bilden. Anschließend werden Speicherkondensatoren durch Abscheidung einer Speicherknotenschicht 86a, einer Zellendielektrikum-Schicht 88a und einer Zellenelektrodenschicht 90a ausgebildet. Dementsprechend wird auf diese Weise leitfähiges Material zumindest teilweise innerhalb einzelner Kontaktöffnungen 74 ausgebildet. Die obigen Speicherkondensatorkonstruktionen dienen nur zur Erläuterungszwecken. Dementsprechend sind andere Konstruktionen möglich. Zum Beispiel, und nur als Beispiel, könnte Steckermaterial 76 gemäß den 13 und 14 teilweise nach innen geätzt werden, um mehr Raum und dadurch mehr Kapazität für den entstehenden Kondensator zu schaffen. Ferner, und nur um ein Beispiel anzugeben, könnte ein Teil oder das gesamte Isoliermaterial seitlich außerhalb des Kondensatorbehälters vor der Ausbildung der Dielektrikum-Schicht des Kondensators weggeätzt werden, um mehr Oberflächeninhalt und dadurch mehr Kapazität bereitzustellen. Erfindungsgemäße Speicherzellen können so gefertigt werden, daß sie 6F2, 8F2 oder andere Flächen einnehmen, wobei 6F2 bevorzugt wird.

Claims (18)

  1. Verfahren zum Ausbilden einer Kondensatorkontaktöffnung in einer Speichermatrix, wobei das Verfahren aufweist: Ätzen einer Öffnung (74) durch ein über einer Bitleitung (56) und einer Wortleitung (28) aufgenommenes erstes Isoliermaterial im wesentlichen selektiv bezüglich eine zweiten Isoliermaterials, das die Bitleitung (56) und die Wortleitung (28) bis zu einer Substratposition in der Nähe der Wortleitung sowohl bezüglich der Bitleitung als auch bezüglich der Wortleitung selbstausrichtend bedeckt.
  2. Verfahren nach Anspruch 1, wobei das erste Isoliermaterial getrennt geformte Schichten (42, 66) aus Isoliermaterial aufweist.
  3. Verfahren nach Anspruch 1, wobei das erste Isoliermaterial zwei getrennt geformte Schichten (42, 66) aus Isoliermaterial aufweist.
  4. Verfahren nach Anspruch 1, wobei das zweite Isoliermaterial die Bitleitung (56) und die Wortleitung (28) getrennt kapselt.
  5. Verfahren nach Anspruch 1, wobei die Substratposition einen Diffusionsbereich aufweist und das Ätzen das Freilegen des Diffusionsbereichs (40) nach außen aufweist.
  6. Verfahren nach Anspruch 1, wobei das Ätzen das Entfernen des gesamten ersten Isoliermaterials über der Bitleitung aufweist.
  7. Verfahren nach Anspruch 1, wobei das Ätzen die Ausbildung einer strukturierten Maskierungsschicht (68) über dem ersten Isoliermaterial, die eine Öffnungsstruktur (70) definiert, und das Ätzen der Öffnung (74) durch die Öffnungsstruktur (70) hindurch aufweist.
  8. Verfahren nach Anspruch 1, das ferner die Ausbildung von leitfähigem Material (76) innerhalb der Öffnung (74) aufweist, wobei das leitfähige Material bis in eine Höhe reicht, die seitlich den leitfähigen Abschnitten der Bitleitung (56) benachbart ist.
  9. Verfahren nach Anspruch 1, das ferner die Ausbildung von leitfähigem Material (76) innerhalb der Öffnung (74) aufweist, wobei das leitfähige Material bis in eine Position reicht, die in Höhenrichtung höher als irgendein leitfähiger Abschnitt der Bitleitung (56) liegt.
  10. Verfahren zum Ausbilden einer Speichermatrix das aufweist: Ausbilden einer Kondensatorkontaktöffnung nach einem der vorstehenden Ansprüche, und davor: Ausbilden mehrerer Wortleitungen (28) über einem Substrat (22), wobei über den Wortleitungen (28) das zweite Isoliermaterial angeordnet ist; Ausbilden mehrerer Bitleitungen (56) über den Wortleitungen (28), wobei über den Bitleitungen (56) das zweite Isoliermaterial angeordnet ist; und Ausbilden des ersten Isoliermaterials über den Wortleitungen (28) und den Bitleitungen (56), wobei sich das erste Isoliermaterial ätzbar von dem zweiten Isoliermaterial über den Wortleitungen und über den Bitleitungen unterscheidet.
  11. Verfahren nach Anspruch 10, wobei die Speichermatrix eine Speichermatrix mit über den Bitleitungen angeordneten Kondensatoren ist.
  12. Verfahren nach Anspruch 10, wobei die Ausbildung des ersten Isoliermaterials das Ausbilden mehrerer Isoliermaterialschichten (42, 66) über mindestens einer von den Wortleitungen (28) und Bitleitungen (56) aufweist.
  13. Verfahren nach Anspruch 10, wobei die Ausbildung des ersten Isoliermaterials das Ausbilden einer Isoliermaterialschicht (42) über den Wortleitungen (28) und nach dem Ausbilden der Bitleitungen (56) das Ausbilden einer weiteren Isoliermaterialschicht (66) über den Bitleitungen (56) aufweist.
  14. Verfahren nach Anspruch 13, das ferner die Ausbildung einer strukturierten Maskierungsschicht (68) über dem ersten Isoliermaterial aufweist, die Maskenöffnungen (70) definiert, wobei die Maskenöffnungen (70) über mehreren Substratpositionen aufgenommen werden, über denen Kondensatorkontaktöffnungen (74) geätzt werden sollen, und wobei das Ätzen der Kondensatorkontaktöffnungen (74) das Ätzen der Kontaktöffnungen (74) durch die Maskenöffnungen hindurch aufweist.
  15. Verfahren nach Anspruch 10, das ferner die Ausbildung von leitfähigem Material (76) innerhalb der Kontaktöffnungen (74) aufweist, wobei das leitfähige Material (76) so ausgebildet wird, daß es von der unmittelbaren Nähe zu einzelnen Substratdiffusonsbereichen (40) mindestens bis in Positionen reicht, die auf gleicher Höhe mit leitfähigem Material der einzelnen Bitleitungen (56) liegen.
  16. Verfahren nach Anspruch 10, das ferner die Ausbildung von leitfähigem Material (76) innerhalb der Kontaktöffnungen (74) aufweist, wobei das leitfähige Material (76) so ausgebildet wird, daß es von der unmittelbaren Nähe zu einzelnen Substratdiffusonsbereichen (40) bis in Positionen reicht, die höher als irgendein leitfähiges Material einer der Bitleitungen (56) liegen.
  17. Verfahren zum Ausbilden einer Speichermatrix das aufweist: Ausbilden mehrerer Wortleitungen (28) über einem Substrat (22), wobei die Wortleitungen mit einem ersten Isoliermaterial gekapselt werden; Ausbilden einer Schicht (42) aus einem zweiten Isoliermaterial über den Wortleitungen (28), wobei das zweite Isoliermaterial eine im allgemeinen ebene oberste Fläche (44) aufweist; Strukturieren der Schicht (42) aus dem zweiten Isoliermaterial, um eine Bitleitungsanschlußöffnung (50) zu definieren, die einen ersten Substratdiffusionsbereich (40) zwischen zwei von den Wortleitungen (28) freilegt; Ausbilden von leitfähigem Material (52) zumindest über einem Teil des zweiten Isoliermaterials und in elektrischer Verbindung mit dem ersten Substratdiffusionsbereich (40); Entfernen von ein wenig leitfähigem Material (52) über dem Substratdiffusionsbereich (40), um einen Bitleitungsanschluss (54) in der Öffnung (50) auszubilden; Ausbilden einer Bitleitung (56) über dem zweiten Isoliermaterial und in elektrischer Verbindung mit dem Bitleitungsanschluß (54), wobei die Bitleitung (56) mit einem dritten Isoliermaterial gekapselt wird; Ausbilden einer Schicht (66) aus einem vierten Isoliermaterial über der Bitleitung (56); Strukturieren der vierten Isoliermaterialschicht (66), um eine Öffnung (74) über einem zweiten Substratdiffusionsbereich (40) zu definieren, wobei der zweite Substratdiffusionsbereich (40) auf einer Seite liegt, die einer von zwei Wortleitungen (28) gegenüberliegt, zwischen denen der Bitleitungsanschluss (54) ausgebildet wurde, um eine Öffnung (74) zu bilden, die im allgemeinen sowohl bezüglich der Wortleitungen (28) als auch bezüglich der Bitleitung (56) selbstausrichtend ist; und Ausbilden von leitfähigem Material (78) innerhalb der selbstausrichtenden Öffnung (74), das bis in eine Position reicht, die höher ist als die Bitleitung (56).
  18. Speichermatrix mit über den Bitleitungen angeordneten Kondensatoren, die aufweist: ein Substrat (22) mehrere Wortleitungen (28) über dem Substrat (22), wobei über den Wortleitungen (28) ein erstes Isoliermaterial angeordnet ist; mehrere Bitleitungen (56) über dem Substrat (22), wobei über den Bitleitungen (56) ein erstes Isoliermaterial angeordnet ist; eine Schicht aus einem zweiten Isoliermaterial über den Wortleitungen (28) und den Bitleitungen (56), wobei sich das zweite Isoliermaterial ätzbar von dem ersten Isoliermaterial unterscheidet; mehrere durch das zweite Isoliermaterial hindurchgehende Kondensatorkontaktöffnungen (74), wobei die Öffnungen sowohl bezüglich der Bitleitungen (56) als auch bezüglich der Wortleitungen (28) selbstausrichtend sind und bis in die Nähe des Substrats (22) reichen; und Kondensatorkontaktstecker (78) aus leitfähigem Material, die in den Kontaktöffnungen (74) aufgenommen werden.
DE60026860T 1999-07-22 2000-07-24 Verfahren zur herstellung von speicherkondensatoren-kontaktöffnungen Expired - Lifetime DE60026860T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US359956 1999-07-22
US09/359,956 US6589876B1 (en) 1999-07-22 1999-07-22 Methods of forming conductive capacitor plugs, methods of forming capacitor contact openings, and methods of forming memory arrays
PCT/US2000/040472 WO2001008159A2 (en) 1999-07-22 2000-07-24 Method of forming memory capacitor contact openings

Publications (2)

Publication Number Publication Date
DE60026860D1 DE60026860D1 (de) 2006-05-11
DE60026860T2 true DE60026860T2 (de) 2007-03-15

Family

ID=23415971

Family Applications (4)

Application Number Title Priority Date Filing Date
DE60038135T Expired - Lifetime DE60038135T2 (de) 1999-07-22 2000-07-24 Verfahren zur Herstellung von Speicherarrays
DE10084848T Ceased DE10084848T1 (de) 1999-07-22 2000-07-24 Verfahren zum Ausbilden von Speicher-Kondensator-Kontaktöffnungen
DE60042347T Expired - Lifetime DE60042347D1 (de) 1999-07-22 2000-07-24 Verfahren zur Herstellung von Speicherkondensatorkontaktöffnungen
DE60026860T Expired - Lifetime DE60026860T2 (de) 1999-07-22 2000-07-24 Verfahren zur herstellung von speicherkondensatoren-kontaktöffnungen

Family Applications Before (3)

Application Number Title Priority Date Filing Date
DE60038135T Expired - Lifetime DE60038135T2 (de) 1999-07-22 2000-07-24 Verfahren zur Herstellung von Speicherarrays
DE10084848T Ceased DE10084848T1 (de) 1999-07-22 2000-07-24 Verfahren zum Ausbilden von Speicher-Kondensator-Kontaktöffnungen
DE60042347T Expired - Lifetime DE60042347D1 (de) 1999-07-22 2000-07-24 Verfahren zur Herstellung von Speicherkondensatorkontaktöffnungen

Country Status (8)

Country Link
US (3) US6589876B1 (de)
EP (4) EP1662561B1 (de)
JP (1) JP2003529915A (de)
KR (1) KR100473910B1 (de)
AT (3) ATE433197T1 (de)
AU (1) AU7387900A (de)
DE (4) DE60038135T2 (de)
WO (1) WO2001008159A2 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6232168B1 (en) * 2000-08-25 2001-05-15 Micron Technology, Inc. Memory circuitry and method of forming memory circuitry
US6921692B2 (en) * 2003-07-07 2005-07-26 Micron Technology, Inc. Methods of forming memory circuitry
US8022468B1 (en) * 2005-03-29 2011-09-20 Spansion Llc Ultraviolet radiation blocking interlayer dielectric
JP2012204560A (ja) * 2011-03-25 2012-10-22 Elpida Memory Inc 半導体装置及びその製造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384287A (en) * 1991-12-13 1995-01-24 Nec Corporation Method of forming a semiconductor device having self-aligned contact holes
JP3010945B2 (ja) 1991-12-13 2000-02-21 日本電気株式会社 セルフアライン・コンタクト孔の形成方法
US5296400A (en) * 1991-12-14 1994-03-22 Hyundai Electronics Industries Co., Ltd. Method of manufacturing a contact of a highly integrated semiconductor device
KR950000660B1 (ko) 1992-02-29 1995-01-27 현대전자산업 주식회사 고집적 소자용 미세콘택 형성방법
JP2522616B2 (ja) 1992-03-24 1996-08-07 株式会社東芝 半導体装置の製造方法
US5356834A (en) 1992-03-24 1994-10-18 Kabushiki Kaisha Toshiba Method of forming contact windows in semiconductor devices
US5383088A (en) 1993-08-09 1995-01-17 International Business Machines Corporation Storage capacitor with a conducting oxide electrode for metal-oxide dielectrics
JPH07142597A (ja) * 1993-11-12 1995-06-02 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
JP3571088B2 (ja) 1994-10-25 2004-09-29 沖電気工業株式会社 Ｄｒａｍセルコンタクトの構造及びその形成方法
US5488011A (en) 1994-11-08 1996-01-30 Micron Technology, Inc. Method of forming contact areas between vertical conductors
KR0140657B1 (ko) 1994-12-31 1998-06-01 김주용 반도체 소자의 제조방법
JP3623834B2 (ja) 1995-01-31 2005-02-23 富士通株式会社 半導体記憶装置及びその製造方法
US5604147A (en) * 1995-05-12 1997-02-18 Micron Technology, Inc. Method of forming a cylindrical container stacked capacitor
JPH0974174A (ja) 1995-09-01 1997-03-18 Texas Instr Japan Ltd 半導体装置及びその製造方法
KR0155886B1 (ko) 1995-09-19 1998-10-15 김광호 고집적 dram 셀의 제조방법
JP3703885B2 (ja) * 1995-09-29 2005-10-05 株式会社東芝 半導体記憶装置とその製造方法
JPH09307076A (ja) * 1996-05-16 1997-11-28 Nec Corp 半導体装置の製造方法
US5721154A (en) * 1996-06-18 1998-02-24 Vanguard International Semiconductor Method for fabricating a four fin capacitor structure
US5789289A (en) 1996-06-18 1998-08-04 Vanguard International Semiconductor Corporation Method for fabricating vertical fin capacitor structures
US5670404A (en) * 1996-06-21 1997-09-23 Industrial Technology Research Institute Method for making self-aligned bit line contacts on a DRAM circuit having a planarized insulating layer
US5706164A (en) 1996-07-17 1998-01-06 Vangaurd International Semiconductor Corporation Method of fabricating high density integrated circuits, containing stacked capacitor DRAM devices, using elevated trench isolation and isolation spacers
US5792687A (en) * 1996-08-01 1998-08-11 Vanguard International Semiconductor Corporation Method for fabricating high density integrated circuits using oxide and polysilicon spacers
US5688713A (en) 1996-08-26 1997-11-18 Vanguard International Semiconductor Corporation Method of manufacturing a DRAM cell having a double-crown capacitor using polysilicon and nitride spacers
US5748521A (en) * 1996-11-06 1998-05-05 Samsung Electronics Co., Ltd. Metal plug capacitor structures for integrated circuit devices and related methods
US5780338A (en) 1997-04-11 1998-07-14 Vanguard International Semiconductor Corporation Method for manufacturing crown-shaped capacitors for dynamic random access memory integrated circuits
JPH10289986A (ja) 1997-04-15 1998-10-27 Fujitsu Ltd 半導体装置およびその製造方法
US6060351A (en) 1997-12-24 2000-05-09 Micron Technology, Inc. Process for forming capacitor over bit line memory cell
US6200199B1 (en) 1998-03-31 2001-03-13 Applied Materials, Inc. Chemical mechanical polishing conditioner
JP3500063B2 (ja) 1998-04-23 2004-02-23 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
US5837577A (en) 1998-04-24 1998-11-17 Vanguard International Semiconductor Corporation Method for making self-aligned node contacts to bit lines for capacitor-over-bit-line structures on dynamic random access memory (DRAM) devices
US5918120A (en) * 1998-07-24 1999-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines
US6458649B1 (en) 1999-07-22 2002-10-01 Micron Technology, Inc. Methods of forming capacitor-over-bit line memory cells

Also Published As

Publication number Publication date
DE60038135D1 (de) 2008-04-03
EP1662563B1 (de) 2008-02-20
US20050213369A1 (en) 2005-09-29
US6964910B2 (en) 2005-11-15
JP2003529915A (ja) 2003-10-07
KR20020085866A (ko) 2002-11-16
AU7387900A (en) 2001-02-13
EP1662561A3 (de) 2006-06-28
EP1277209A2 (de) 2003-01-22
US20040097085A1 (en) 2004-05-20
ATE387010T1 (de) 2008-03-15
EP1662561A2 (de) 2006-05-31
EP1662563A2 (de) 2006-05-31
EP1662563A3 (de) 2006-06-28
DE10084848T1 (de) 2002-08-29
ATE321337T1 (de) 2006-04-15
DE60042347D1 (de) 2009-07-16
EP1277209B1 (de) 2006-03-22
WO2001008159A3 (en) 2002-11-07
US6589876B1 (en) 2003-07-08
ATE433197T1 (de) 2009-06-15
US7449390B2 (en) 2008-11-11
DE60026860D1 (de) 2006-05-11
EP1662562A3 (de) 2006-06-28
DE60038135T2 (de) 2009-02-12
WO2001008159A2 (en) 2001-02-01
EP1662562A2 (de) 2006-05-31
KR100473910B1 (ko) 2005-03-10
EP1662561B1 (de) 2009-06-03

Similar Documents

Publication Publication Date Title
DE69835780T2 (de) Halbleiter-Speicherbauelement und Verfahren zu seiner Herstellung
DE4236814C2 (de) Verfahren zur Bildung eines Kondensators
DE4113233C2 (de) Halbleiterspeichereinrichtung und Verfahren zu deren Herstellung
DE4316503C2 (de) Verfahren zur Herstellung von Speicherzellen mit verdeckten Bitleitern
DE102004021636B4 (de) Halbleitervorrichtung mit selbstausgerichtetem vergrabenem Kontaktpaar und Verfahren zum Ausbilden desselben
DE4445796C2 (de) Verfahren zum Ausbilden einer Halbleiterspeichervorrichtung
DE4215203A1 (de) Speicherkondensator und verfahren zu dessen herstellung
DE10324491A1 (de) Herstellungsverfahren für Dual-Workfunction-Logikbauelemente in vertikalen DRAM-Prozessen
DE10007018A1 (de) Halbleiterbauelemente mit Kondensator und Herstellungsverfahren hierfür
DE4341698B4 (de) Halbleiterbauelement mit einem Speicherkondensator und Verfahren zu dessen Herstellung
EP0875937A2 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE4210855C2 (de) Herstellungsverfahren für einen gestapelten Kondensator
DE4215001A1 (de) Halbleitervorrichtung und herstellungsverfahren dafuer
DE102004030806A1 (de) Halbleitrvorrichtung und Verfahren zur Herstellung derselben
DE4327813C2 (de) Verfahren zur Herstellung eines DRAM's
DE19860884A1 (de) Verfahren zur Herstellung eines Dram-Zellenkondensators
EP0591769B1 (de) Herstellverfahren für ein selbstjustiertes Kontaktloch und Halbleiterstruktur
DE19726069B4 (de) Halbleitereinrichtung mit einer unteren und einer oberen Elektrode und zugehöriges Herstellungsverfahren
DE4203565A1 (de) Dram und verfahren zu dessen herstellung
DE10223748B4 (de) Verfahren zum Ausbilden einer integrierten Speicherschaltungsanordnung
DE4441153C2 (de) Verfahren zur Herstellung eines Kondensators einer Halbleiterspeichervorrichtung
EP0596975B1 (de) Kompakte halbleiterspeicheranordnung und verfahren zu deren herstellung
DE60038611T2 (de) Verfahren zur herstellung von kondensator-über-bitleitung-speicherzellen
DE60026860T2 (de) Verfahren zur herstellung von speicherkondensatoren-kontaktöffnungen
DE4441166C2 (de) Verfahren zur Herstellung eines Kondensators einer Halbleiterspeichervorrichtung