JP2003529915A - 導電性キャパシタプラグの形成方法、キャパシタコンタクト用開口の形成方法、及びメモリアレイの形成方法 - Google Patents

導電性キャパシタプラグの形成方法、キャパシタコンタクト用開口の形成方法、及びメモリアレイの形成方法

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JP2003529915A
JP2003529915A JP2001512582A JP2001512582A JP2003529915A JP 2003529915 A JP2003529915 A JP 2003529915A JP 2001512582 A JP2001512582 A JP 2001512582A JP 2001512582 A JP2001512582 A JP 2001512582A JP 2003529915 A JP2003529915 A JP 2003529915A
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conductive
capacitor
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ルアン， シー． トラン，
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マイクロン テクノロジー， インク．
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Abstract

(57)【要約】 導電性キャパシタプラグの形成方法、キャパシタコンタクト用開口の形成方法、及びメモリアレイの形成方法が開示されている。一実施例において、導電性キャパシタプラグは、基板ノード位置の近傍から隣接するビットラインの全ての導電性材料の上下方向上の位置まで延在するように形成される。他の実施例では、キャパシタコンタクト用開口が、ビットライン及びワードライン上に受けられた第１絶縁性材料を貫通して、ビットライン及びワードラインの一部分を被覆する第２絶縁性材料に対してほぼ選択的にエッチングされる。開口は、ビットライン及びワードラインの両方に対して、セルフアライメントにワードラインの近傍基板位置までエッチングされる。他の実施例では、キャパシタコンタクト用開口は、ビットラインが形成された後に、上下方向ビットラインの下に形成される。好ましい実施例では、キャパシタ・オーバー・ビットラインメモリアレイが形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、導電性キャパシタプラグの形成方法、キャパシタコンタクト用開口
の形成方法、及びメモリアレイの形成方法に関する。
【０００２】
【従来の技術】
半導体製造工程には、半導体コンポーネントを形成するために、個々の層をマ
スキングしエッチングする多くの製造工程を伴う。マスクアライメントは、小さ
なミスアライメントであっても装置不良の原因となるので重要である。あるフォ
トマスキング工程においては、適正な製品を得るために、適正なアライメントが
きびしく要求される。他方、デザインルールは、アライメントエラーのためのよ
り大きいマージンを許容してより緩和されている。デザインルールを緩和するこ
とができる一つの方法には、所謂セルフアライメントエッチングを可能とする処
理手順を設けることがある。例えば、メモリ回路の製造において包囲されたワー
ドラインとすることである。更に、特定の製造処理フローにおいて工程数を減ら
す、又は最小限にするという目標もある。製造工程を少なくすることで、最終装
置に影響する製造エラーのリスクは減少し、コストを下げることができる。
【０００３】 本発明は、半導体メモリアレイ、特にキャパシタ・オーバー・ビットラインメ
モリアレイを製造する方法を改善することと関連した必要性に鑑みてなされたも
のである。
【０００４】
【発明の概要】
本明細書には、導電性キャパシタプラグの形成方法、キャパシタコンタクト用
開口の形成方法、及びメモリアレイの形成方法について開示されている。一実施
例において、導電性キャパシタプラグは、基板ノード位置の近傍から、隣接する
ビットラインの全ての導電性材料の上下方向上側の位置まで延在するように形成
される。他の実施例では、キャパシタコンタクト用開口は、ビットライン及びワ
ードラインの上に受けられた第１絶縁性材料を貫通して、ビットライン及びワー
ドラインの一部分を被覆する第２絶縁性材料に対してほぼ選択的にエッチングさ
れて形成される。開口は、ビットライン及びワードラインの双方に対してセルフ
アラインに、ワードライン近傍の基板位置までエッチングされる。他の実施例で
は、キャパシタコンタクト用開口は、ビットラインが形成された後に、上下方向
でビットラインの下側に形成される。好適実施例では、キャパシタ・オーバー・
ビットラインメモリアレイが形成される。
【０００５】
【好適実施例の説明】
以下、本発明の好適実施例を添付図面を参照しながら説明する。図１を参照
すると、本発明の一実施例による製造過程の途中の半導体ウェーハ片２０が示さ
れており、該半導体ウェーハ片は半導体基板２２を有する。本明細書中において
、用語「半導体基板」は、半導体ウェーハ（単体又は他の材料をその上に形成し
た集合体）や半導体材料層（単体又は他の材料からなる集合体）のようなバルク
半導体材料を含むがこれに限定されない半導体材料からなるあらゆる構造体を意
味すると定義される。また、用語「基板」は、上述の半導体基板を含むがこれに
限定されないあらゆる支持構造体を言う。半導体基板２２は、複数の活性領域２
４と複数の分離領域２６を示すものである。分離領域２６は、浅溝分離手段を含
む各種従来技法によって形成することができる。
【０００６】 図２及び図３を参照すると、複数の導電性ライン２８が基板２２上に形成され
ており、これらは後に形成されるメモリアレイのワードラインを構成する。ワー
ドライン２８のそれぞれは、ゲート酸化層３０、導電性ポリシリコン層３２、そ
の上のシリサイド層３４を含む。絶縁性被覆体がそれぞれのワードライン上には
設けられ、その被覆体には側壁スペーサ３６及び絶縁キャップ３８が含まれる。
これらの絶縁性被覆体は、ワードラインを包囲することが好ましい。典型的な絶
縁材料は、ＴＥＯＳの分解を通して形成される酸化物、または窒化物／酸窒化物
材料を含む。電気的接続が望まれる基板ノード位置を画定する拡散領域４０がワ
ードライン２８の中間に形成される。図示の拡散領域は、低不純物濃度型ドレイ
ン（ＬＤＤ）領域（特には明示せず）を含む。
【０００７】 図４を参照すると、第１の層４２が基板２２上且つ導電ライン２８の間に形成
されており、この層は、ワードライン２８を被覆又は包囲する絶縁材料とは異な
る第１絶縁性材料からなる。典型的な材料は、ボロフォスフォシリケイトグラス
（ＢＰＳＧ）である。この層は、ほぼ平坦な最上部表面４４を設けるために、従
来技術により順次リフロー及び平坦化される。第１マスキング層４６が基板上に
形成され、複数のビットラインプラグマスク開口４８を画定する。典型的な材料
はフォトレジストである。
【０００８】 図５を参照すると、第１材料層４２はビットラインプラグマスク開口４８を通
してエッチングされ、選択されたワードライン２８の間の各基板拡散領域４０が
露出されることが好ましい。そのようなエッチングにより、選択されたワードラ
インの中間にビットプラグ用開口５０が形成される。
【０００９】 図６を参照すると、導電性材料５２が、ビットプラグ用開口５０（図５参照）
の下のそれぞれの基板拡散領域４０の上に、これと電気的に接続された状態で形
成される。その典型的材料は導電性ドープトポリシリコンである。このポリシリ
コンは、堆積された後、その一部は、ビットプラグ用開口内にその導電材料が残
留するように除去され、これによりそれぞれのプラグ５４が形成される。プラグ
５４は、導電性材料５２を科学機械研磨することによって、又は各種のエッチン
グバック技法によって形成することができる。
【００１０】 図７及び図８を参照すると、それぞれのビットライン５６が、それぞれの導電
性ビットラインプラグ５４と電気的に接続されて形成されている。ビットライン
５６は、絶縁性材料４２と図示のワードライン２８の上方に形成されている。ビ
ットライン５６は、ポリシリコン層５８とシリサイド又は他の導電層６０（即ち
、タングステン）とを含む。絶縁被覆体６２がビットラインの導電性材料の上に
形成され、これは、ＴＥＯＳの分解によって形成された適当な酸化物、又は窒化
物／酸窒化物材料からなる。各種のビットライン層が基板上に好ましくは一様に
堆積され、その後、図示のビットライン（図８参照）を提供するために、フォト
マスクされ且つエッチングされる。これに代えて、ビットラインプラグとビット
ラインは、同一の処理工程の間に堆積される共通の材料とすることもできる。例
えば、層５２及び５８は、導電性プラグ及びビットライン５６の幾つか又はその
全てを形成するのに十分な厚さに堆積される同一材料とすることができる。
【００１１】 図９を参照すると、図８中の線９−９に沿った断面図が示されており、これは
、三つの個別ビットラインプラグ５４とそれに関連したビットライン５６の断面
を示している。
【００１２】 図１０を参照すると、絶縁性材料の層が基板２２の上に形成されており、側壁
スペーサ６４の形状の絶縁被覆体を提供するようにエッチングされている。側壁
スペーサ６４は絶縁被覆体６２と共に、それぞれのビットラインを包囲するよう
に機能する。しかしながら、最終的に側壁スペーサ６４となる絶縁性材料は、こ
の時点で側壁スペーサを形成するようにエッチングされる必要はないと理解すべ
きである。典型的な絶縁材料６４の材料は、ＴＥＯＳの分解を通して形成される
酸化物、または窒化物／酸窒化物材料を含む。好ましい実施例では、ワードライ
ン（図３参照）を包囲するために用いられる絶縁材料は、ビットラインを包囲す
るために用いられる材料と同じである。
【００１３】 図１１を参照すると、第２層６６がワードライン及びビットライン５６の上に
形成されており、これは好ましくは、ワードライン２８の上に形成された、例え
ばＢＰＳＧである第１絶縁性材料からなる。そのような層は、リフロー及び平坦
化処理されることが好ましい。層４２と６６は、好適実施例では、二つの層から
なる第１絶縁性材料の複数の別々に形成された層を構成する。
【００１４】 図１２を参照すると、第２層６６の上に第２のパターンニングされたマスキン
グ層６８が形成されており、これは各種基板拡散領域４０上に複数の開口パター
ン７０を画定する。開口７０は、それぞれのビットラインプラグがその間に形成
されるそれぞれのワードラインの対向する側部上に形成される。図示されている
拡散領域上にそれぞれの開口７０を形成するための他の方法は、複数の拡散領域
上に開口され得る所謂線状開口を形成することであり、その拡散領域のところで
は、線状開口はビットラインスペーサと交差している。典型的な線状開口は、図
８の点線で囲まれた部分７２（図８参照）に示されている。
【００１５】 第２マスキング層６８内にそれぞれの開口７０が形成されようが、又は線状開
口７２が形成されようが、キャパシタコンタクト用開口７４は、絶縁材料４２，
６６の第１及び第２層をそれぞれ貫通してエッチングされる。図示実施例では、
キャパシタコンタクト用開口７４は、上下方向でビットライン５６の下に、メモ
リアレイのそれぞれのワードラインの近傍まで下側にエッチングされる。好まし
い実施例では、エッチングによりそれぞれの拡散領域４０が露出される。この実
施例では、それぞれの開口７０は第２マスキング層６８内に形成されているので
、第２層６６の幾らかはそれぞれのビットライン上に残っている。しかしながら
、上で説明した線状開口７２（図８参照）が形成される場合には、それぞれのビ
ットライン上の第１絶縁材料６６の全ては、理想的には除去される。
【００１６】 好ましい実施例では、ビットラインとワードラインの双方を包囲するために用
いられる材料は、同一材料からなるように選択されるか、又は層４２，６６がエ
ッチングされるように選択された材料である。したがって、エッチング用化学薬
剤は、ワードラインとビットラインの双方を包囲する材料に対してほぼ選択的に
層４２，６６の両方の材料をエッチングするように選択することができる。した
がって、キャパシタコンタクト用開口７４は、ビットラインとワードラインの両
方にほぼ自己整合するようにセルフアラインに形成される。本発明の態様はまた
、非キャパシタ・オーバー・ビットラインメモリアレイの製造プロセスと、キャ
パシタコンタクト用開口とはならないコンタクト用開口の選択的エッチングを含
むものである。
【００１７】 図１３及び図１４を参照すると、導電性材料７６が、それぞれのコンタクト用
開口７４内に且つそれぞれの拡散領域４０と電気的に接続された状態で形成され
ている。典型的材料は導電性ドープトポリシリコンであり、これは、それぞれの
キャパシタプラグ７８を形成するために、その後、エッチングバック又は化学機
械研磨処理される。図示実施例では、導電材料７６は、拡散領域４０の近傍から
、ビットラインのそれぞれの導電部分の少なくとも横側近傍（より高い部分を含
む）であるそれぞれの高さまで延在している。好ましい実施例では、導電性材料
７６は、如何なるビットラインの如何なる導電部分よりも上下方向の高い位置に
まで延在している。それぞれの導電性キャパシタプラグ７８は、それぞれのプラ
グが終端する近傍位置にそれぞれ表面８０を有する。面８０は、ビットラインの
導電部分の上下方向上側に設けられる。
【００１８】 図１５及び図１６を参照すると、例えばＢＰＳＧである絶縁層８２が基板上に
形成され、続いて、それぞれのキャパシタ容器８４（図１６参照）を形成するよ
うにパターンニング及びエッチングが行われる。次に蓄積ノード層８６、セル誘
電体層８８及びセルプレート層９０を堆積することによって、蓄積キャパシタが
形成される。したがって、それらは、キャパシタ・オーバー・ビットラインメモ
リアレイの一部分を構成する。
【００１９】 一つの特徴として、上記の方法は、キャパシタプラグがビットラインの形成よ
り先に形成されるようになった他の方法よりも、メモリ回路の形成を容易にする
ことができる。そのような他の方法は、アライメントに関しては、キャパシタ容
器対ビットライン及びキャパシタ容器対ワードラインに関する限りでは、アライ
メントの問題がある。本発明の方法によれば、目的のメモリアレイを形成するた
めに必要なマスク数を確保した上で、キャパシタプラグを、ワードラインとビッ
トラインの両方に対してほぼセルフアラインされるように形成できる。本発明の
他の特徴としては、キャパシタ容器がビットラインを含む他の構造体に対してセ
ルフアラインされるようにエッチングされなければならないという要件が除去さ
れたことにより、キャパシタ容器アライメントに課されていたアライメントの制
約が容易化されたことである。
【００２０】 図１７を参照すると、本発明の代替的な他の実施例によれば、蓄積キャパシタ
はコンタクト用開口７４（図１２参照）内に直接形成することができ、それによ
り、キャパシタプラグ７８（図１３参照）は必要なくなる。上で説明した実施例
の参照番号は適切である限りそのまま用い、異なるところには付加記号“ａ”を
付して示すこととする。層６６ａが基板上に形成され、これは次に、上で説明し
た層４２と一緒に、キャパシタ容器８４ａを形成するためにパターンニング及び
エッチングされる。その後、蓄積ノード層８６ａ、セル誘電体層８８ａ及びセル
プレート層９０ａを堆積することにより蓄積キャパシタが形成される。したがっ
て、こうすることにより、それぞれのコンタクト用開口７４内に少なくとも部分
的に導電性材料を形成することになる。上記蓄積キャパシタの構造は、単なる図
示の目的のためのものであり、したがって、その他の構造も可能である。例えば
、これも単なる例に過ぎないが、図１３及び図１４のプラグ材料７６は、もう少
し広い空間を提供するために、部分的に内側にエッチングされても良く、そうす
ることにより、より大きい容量のキャパシタが形成される。さらに、これも単な
る例ではあるが、キャパシタ容器の外側横方向の絶縁材料の幾らか又は全部を、
より広い表面領域を提供するためにキャパシタ誘電体層の形成前にエッチング除
去しても良く、そうすることによりより大きい容量となる。本発明によるメモリ
セルは、６Ｆ２が好ましい領域ではあるが、この６Ｆ２，８Ｆ２又はその他の領
域を占有するように製造することができる。
【図面の簡単な説明】
【図１】 図１は、本発明の一実施例による製造途中の半導体ウェーハ片の上平面図であ
る。
【図２】 図２は、図１のウェーハ片の別の製造工程における図である。
【図３】 図３は、図２の線３−３に沿った断面図である。
【図４】 図４は、図３のウェーハ片の別の製造工程における図である。
【図５】 図５は、図４のウェーハ片の別の製造工程における図である。
【図６】 図６は、図５のウェーハ片の別の製造工程における図である。
【図７】 図７は、図６のウェーハ片の別の製造工程における図である。
【図８】 図８は、図２のウェーハ片の別の製造工程における図である。
【図９】 図９は、図８の線９−９に沿った断面図である。
【図１０】 図１０は、図９のウェーハ片の別の製造工程における図である。
【図１１】 図１１は、図１０のウェーハ片の別の製造工程における図である。
【図１２】 図１２は、図１１のウェーハ片の別の製造工程における図である。
【図１３】 図１３は、図１２のウェーハ片の別の製造工程における図である。
【図１４】 図１４は、図８の線１４−１４に沿った断面図であり、多少大きさを小さくし
ている図である。
【図１５】 図１５は、図１４のウェーハ片の別の製造工程における図である。
【図１６】 図１６は、図１５のウェーハ片の別の製造工程における図である。
【図１７】 図１７は、本発明の別の実施例によるウェーハ片の製造工程における図である
。図１７は、図１２に示された図の後に起こる製造工程に対応する図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ Ｆターム(参考） 5F033 HH04 HH19 HH25 JJ04 KK01 LL04 QQ31 QQ48 RR04 RR06 RR15 SS04 TT08 VV16 5F083 AD10 AD31 AD48 AD49 JA35 JA53 JA56 KA01 KA05 LA12 LA16 MA03 MA06 MA17 MA20 PR10 PR29 PR38 PR39 PR40

Claims (48)

    【特許請求の範囲】
  1. 【請求項１】 キャパシタ・オーバー・ビットラインメモリアレイにおいて
    、導電性キャパシタプラグを形成する方法は、基板ノード位置近傍から隣接する
    ビットラインの全ての導電性材料の上下方向上側の位置まで導電性材料を延在さ
    せる工程を含むことを特徴とする方法。
  2. 【請求項２】 請求項１に記載の方法において、前記延在させる工程は、前
    記ビットラインを形成した後に、コンタクト用開口を絶縁材料を貫通してエッチ
    ング形成する工程と、前記コンタクト用開口内に導電性材料を形成する工程を含
    むことを特徴とする方法。
  3. 【請求項３】 請求項２に記載の方法において、前記導電性材料を形成する
    工程は、コンタクト用開口内の少なくとも一部に蓄積キャパシタを形成する工程
    を含むことを特徴とする方法。
  4. 【請求項４】 請求項１に記載の方法において、前記延在させる工程は、別
    々に形成された二つの絶縁性材料層を貫通して、少なくともその一部分が前記ビ
    ットラインに対してほぼセルフアラインのコンタクト用開口をエッチングする工
    程と、前記コンタクト用開口内に導電性材料を形成する工程とを含むことを特徴
    とする方法。
  5. 【請求項５】 請求項１に記載の方法において、前記アレイは、ビットライ
    ンの上下方向下側にワードラインを含み、前記延在させる工程は、コンタクト用
    開口を絶縁性材料を貫通して前記ビットラインと前記ワードラインの両方にほぼ
    セルフアラインにエッチング形成することを特徴とする方法。
  6. 【請求項６】 請求項５に記載の方法であって、前記絶縁性材料は、別々に
    形成された二つ又はそれ以上の絶縁性材料層からなることを特徴とする方法。
  7. 【請求項７】 請求項１に記載の方法において、前記延在させる工程は、 基板上にパターンニングされたマスキング層を形成し、前記基板ノード位置上
    に開口パターンを画定する工程と、 前記ビットラインの形成工程の後に、開口パターンを通してコンタクト用開口
    を形成するのに十分なだけ、絶縁性材料をエッチングする工程と、 前記コンタクト用開口内に導電性材料を形成する工程と、 を含むことを特徴とする方法。
  8. 【請求項８】 請求項７に記載の方法において、前記開口パターンは、個々
    のキャパシタがその上に形成される複数の基板ノード位置上に形成されることを
    特徴とする方法。
  9. 【請求項９】 請求項１に記載の方法において、前記基板ノード位置は拡散
    領域を含み、前記延在させる工程は、 前記ビットラインを形成する工程の後に、前記拡散領域の一部分を十分に露出
    するように、絶縁性材料を貫通してコンタクト用開口をエッチングする工程と、 前記コンタクト用開口内に、前記拡散領域と電気的に接続する導電性材料を形
    成する工程と、 を含むことを特徴とする方法。
  10. 【請求項１０】 請求項９に記載の方法において、前記絶縁性材料は、別々
    に形成された二つの絶縁性材料の層からなることを特徴とする方法。
  11. 【請求項１１】 キャパシタ・オーバー・ビットラインメモリアレイにおい
    て、キャパシタコンタクト用開口を形成する方法は、開口を、ビットラインとワ
    ードライン上に受けられた第１絶縁性材料を貫通して、前記ビットライン及びワ
    ードラインを被覆する第２絶縁性材料に対して実質的に選択的に、前記ビットラ
    イン及びワードラインの両方に対してセルフアライメントに前記ワードラインの
    近傍の基板位置までエッチング開口する工程を具備することを特徴とすることを
    特徴とする方法。
  12. 【請求項１２】 請求項１１に記載の方法において、前記第１絶縁性材料は
    、別々に形成された絶縁性材料の層からなることを特徴とする方法。
  13. 【請求項１３】 請求項１１に記載の方法において、前記第１絶縁性材料は
    、別々に形成された二つの絶縁性材料の層からなることを特徴とする方法。
  14. 【請求項１４】 請求項１１に記載の方法において、前記第２絶縁性材料は
    、前記ビットラインとワードラインを個々に包囲することを特徴とする方法。
  15. 【請求項１５】 請求項１１に記載の方法において、前記基板位置は拡散領
    域を含み、前記エッチングする工程は、前記拡散領域を外側に露出させる工程を
    含むことを特徴とする方法。
  16. 【請求項１６】 請求項１１に記載の方法において、前記エッチングする工
    程は、前記ビットライン上から前記第１絶縁性材料の全てを除去する工程を含む
    ことを特徴とする方法。
  17. 【請求項１７】 請求項１１に記載の方法において、前記エッチングする工
    程は、第１絶縁性材料上に開口パターンを画定するパターンニングされたマスキ
    ング層を形成する工程と、前記開口パターンを通して前記開口をエッチングする
    工程とを含むことを特徴とする方法。
  18. 【請求項１８】 請求項１１に記載の方法であって、該方法は更に、前記ビ
    ットラインの導電部分の横方向近傍の高さまで延在する導電性材料を、前記開口
    内に形成する工程を含むことを特徴とする方法。
  19. 【請求項１９】 請求項１１に記載の方法であって、該方法は更に、前記ビ
    ットラインの如何なる導電部分よりも上下方向のより高い位置まで延在する導電
    性材料を、前記開口内に形成する工程を含むことを特徴とする方法。
  20. 【請求項２０】 キャパシタ・オーバー・ビットラインメモリアレイにおい
    て、ビットラインの形成後、該ビットラインの上下方向下側までキャパシタコン
    タクト用開口のアレイをエッチングする工程を含むことを特徴とする方法。
  21. 【請求項２１】 請求項２０に記載の方法において、前記エッチングする工
    程は、個々の基板拡散領域の近傍まで下方に開口をエッチングする工程を含むこ
    とを特徴とする方法。
  22. 【請求項２２】 請求項２０に記載の方法において、前記エッチングする工
    程は、個々のワードラインのアレイの近傍まで下方に開口をエッチングする工程
    を含むことを特徴とする方法。
  23. 【請求項２３】 請求項２２に記載の方法において、前記エッチングする工
    程は、前記ワードラインの間の個々の基板拡散領域を露出させる工程を含むこと
    を特徴とする方法。
  24. 【請求項２４】 請求項２０に記載の方法において、前記エッチングする工
    程は、第一絶縁性材料を貫通して、前記ビットラインの一部を覆う第２絶縁性材
    料に対して選択的にエッチングする工程を含むことを特徴とする方法。
  25. 【請求項２５】 請求項２０に記載の方法において、前記エッチングする工
    程は、第１絶縁性材料を貫通して、前記アレイのビットラインとワードラインの
    一部を覆う第２絶縁性材料に対して選択的にエッチングする工程を含むことを特
    徴とする方法。
  26. 【請求項２６】 請求項２５に記載の方法において、前記第１絶縁性材料は
    、別々に形成された複数の第１絶縁性材料の層からなることを特徴とする方法。
  27. 【請求項２７】 請求項２０に記載の方法であって、該方法は更に、前記ビ
    ットラインの導電性部分の少なくとも横方向近傍まで延在する導電性材料を、前
    記コンタクト用開口内に形成する工程を含むことを特徴とする方法。
  28. 【請求項２８】 請求項２０に記載の方法であって、該方法は更に、前記ビ
    ットラインの如何なる導電部分よりも上下方向のより高い位置まで延在する導電
    性材料を、前記コンタクト用開口内に形成する工程を含むことを特徴とする方法
    。
  29. 【請求項２９】 キャパシタ・オーバー・ビットラインメモリアレイを製造
    する方法であって、該方法は、 その上に絶縁材料を有する複数のワードラインを、基板上に形成する工程と、 その上に絶縁材料を有する複数のビットラインを、前記ワードライン上に形成
    する工程と、 そのエッチング特性が前記ワードライン上の絶縁材料及び前記ビットライン上
    の絶縁材料とは異なる絶縁材料を、前記ワードライン及びビットライン上に形成
    する工程と、 前記ビットライン上の絶縁材料及び前記ワードライン上の絶縁材料に対して、
    前記絶縁材料を貫通して、前記開口は前記ビットライン及びワードラインの両方
    に対してセルフアラインメントに形成され且つ前記基板の近傍まで延在するキャ
    パシタコンタクト用開口を選択的にエッチングする工程と、 を具備することを特徴とするキャパシタ・オーバー・ビットラインメモリアレ
    イ製造方法。
  30. 【請求項３０】 請求項２９に記載の方法において、前記絶縁材料を形成す
    る工程は、前記ワードライン及びビットラインの少なくとも一方の上に、複数の
    絶縁性の層を形成する工程であることを特徴とするキャパシタ・オーバー・ビッ
    トラインメモリアレイ製造方法。
  31. 【請求項３１】 請求項２９に記載の方法において、前記絶縁材料を形成す
    る工程は、前記ワードライン上に絶縁材料からなる一つの層を形成する工程と、
    前記ビットラインを形成した後、前記ビットライン上に絶縁材料からなるもう一
    つの層を形成する工程とを含むことを特徴とするキャパシタ・オーバー・ビット
    ラインメモリアレイ製造方法。
  32. 【請求項３２】 請求項３１に記載の方法であって、該方法は更に、前記絶
    縁材料の上にマスク用開口を画定するパターンニングされたマスキング層を形成
    する工程を具備し、前記マスク開口はその上にキャパシタコンタクト用開口がエ
    ッチングされる複数の基板位置上に受けられ、前記キャパシタコンタクト用開口
    をエッチングする工程は前記マスク開口を通して前記コンタクト用開口をエッチ
    ングする工程であることを特徴とするキャパシタ・オーバー・ビットラインメモ
    リアレイ製造方法。
  33. 【請求項３３】 請求項２９に記載の方法であって、該方法は更に、前記コ
    ンタクト用開口内に導電性材料を形成する工程であって、前記導電性材料は、そ
    れぞれの基板拡散領域の近傍から、少なくとも前記それぞれのビットラインの導
    電性材料に上下方向に一致した位置まで延在するように形成されることを特徴と
    するキャパシタ・オーバー・ビットラインメモリアレイ製造方法。
  34. 【請求項３４】 請求項２９に記載の方法であって、該方法は更に、前記コ
    ンタクト用開口内に導電性材料を形成する工程であって、前記導電性材料は、そ
    れぞれの基板拡散領域の近傍から、如何なる前記ビットラインの如何なる絶縁性
    材料よりも上下方向に高い位置まで延在するように形成されることを特徴とする
    キャパシタ・オーバー・ビットラインメモリアレイ製造方法。
  35. 【請求項３５】 キャパシタ・オーバー・ビットラインメモリアレイを製造
    する方法であって、該方法は、 基板上に複数のワードラインを形成する工程と、 前記ワードライン上に複数のビットラインを形成する工程と、 前記ワードライン及びビットライン上に絶縁性材料を形成する工程と、 前記ビットラインの形成後、前記絶縁性材料を貫通して開口をエッチングし、
    ワードラインの近傍の基板内に受け入れられた拡散領域を外側に露出させる工程
    と、 を具備することを特徴とするキャパシタ・オーバー・ビットラインメモリアレ
    イ製造方法。
  36. 【請求項３６】 請求項３５に記載の方法において、前記絶縁性材料を形成
    する工程は、前記基板上に絶縁性材料からなる二つの異なる層を形成する工程で
    あり、前記開口をエッチングする工程は、前記ビットライン及びワードラインの
    両方の一部分上に形成された絶縁被覆体に対して、前記二つの層を選択的にエッ
    チングする工程であることを特徴とするキャパシタ・オーバー・ビットラインメ
    モリアレイ製造方法。
  37. 【請求項３７】 請求項３５に記載の方法であって、該方法は更に、前記開
    口内に絶縁性材料を形成する工程を有し、前記導電性材料は前記拡散領域の近傍
    から前記ビットラインの如何なる導電性材料よりも上下方向に高い位置まで延在
    することを特徴とするキャパシタ・オーバー・ビットラインメモリアレイ製造方
    法。
  38. 【請求項３８】 メモリアレイを製造する方法であって、該方法は、順に、 基板上に複数の導電ラインを形成する工程と、 対をなす前記導電ラインの中間に導電性ビットラインプラグを形成する工程と
    、 前記導電性ビットラインプラグと電気的に接続されるビットラインを形成する
    工程と、 対をなす前記導電ラインの一つの近傍に、前記基板から延出し且つ前記ビット
    ラインの導電部分上で終端する導電性キャパシタプラグを形成する工程と、 前記キャパシタプラグ上に、これと電気的に接続するキャパシタを形成する工
    程と、 を具備することを特徴とするメモリアレイ製造方法。
  39. 【請求項３９】 請求項３８に記載の方法において、前記メモリアレイはキ
    ャパシタ・オーバー・ビットラインメモリアレイであることを特徴とするメモリ
    アレイ製造方法。
  40. 【請求項４０】 請求項３８に記載の方法において、前記ビットラインプラ
    グ及びビットラインは少なくとも一つの同一材料からなることを特徴とするメモ
    リアレイ製造方法。
  41. 【請求項４１】 請求項３８に記載の方法において、前記ビットラインプラ
    グ及びビットラインは少なくとも一つの同一材料からなり、前記同一材料は同一
    処理工程において堆積されることを特徴とするメモリアレイ製造方法。
  42. 【請求項４２】 請求項３８に記載の方法において、前記キャパシタプラグ
    を形成する工程は、前記面を、前記ビットラインの如何なる導電部分よりも上下
    方向に高く形成する工程であることを特徴とするメモリアレイ製造方法。
  43. 【請求項４３】 請求項３８に記載の方法であって、該方法は更に、前記導
    電性ビットラインプラグの形成よりも前に、前記導電ラインの上に第１絶縁性材
    料を形成する工程を有し、且つ、前記導電性キャパシタプラグを形成する工程は
    、前記導電ライン上の第２絶縁性材料に対して、前記第１絶縁性材料内に開口を
    ほぼ選択的にエッチングする工程を含むことを特徴とするメモリアレイ製造方法
    。
  44. 【請求項４４】 請求項３８に記載の方法であって、該方法は更に、前記導
    電性ビットラインプラグの形成よりも前に、前記ビットラインの上に第１絶縁性
    材料を形成する工程を有し、且つ、前記導電性キャパシタプラグを形成する工程
    は、前記ビットライン上の第２絶縁性材料に対して、前記第１絶縁性材料内に開
    口をほぼ選択的エッチングする工程を含むことを特徴とするメモリアレイ製造方
    法。
  45. 【請求項４５】 請求項３８に記載の方法であって、該方法は更に、 前記導電性ビットラインプラグの形成前に、前記導電ライン上に第１絶縁性材
    料からなる第１層を形成する工程と、 前記導電性キャパシタプラグの形成前に、前記ビットライン上に第１絶縁性材
    料からなる第２層を形成する工程とを具備し、 前記導電性キャパシタプラグを形成する工程は、前記導電ライン及びビットラ
    イン上の第２絶縁材料に対して、前記第１絶縁材料内に開口をほぼ選択的にエッ
    チングする工程であることを特徴とするメモリアレイ製造方法。
  46. 【請求項４６】 請求項４５に記載の方法において、前記エッチング工程は
    、前記導電ラインの近傍の基板拡散領域を露出させる工程を含むことを特徴とす
    るメモリアレイ製造方法。
  47. 【請求項４７】 メモリアレイを形成する方法であって、該方法は、 第１絶縁性材料で包囲された複数のワードラインを基板上に形成する工程と、 ほぼ平坦な最上部表面を有する第２絶縁性材料の第２層を、前記ワードライン
    上に形成する工程と、 前記ワードラインのうちの二つのワードラインの間の第１基板拡散領域を露出
    させるビットラインプラグ用開口を画定するように、前記第２絶縁性材料の層を
    パターンニングする工程と、 前記第２絶縁性材料の少なくとも一部の上に、前記第１基板拡散領域と電気的
    に接続する導電性材料を形成する工程と、 前記開口内にビットラインプラグを形成するために、前記基板拡散領域上の導
    電性材料の幾らかを除去する工程と、 前記第二絶縁性材料上に、前記ビットラインプラグと電気的に接続し、第３絶
    縁性材料で包囲された前記ビットラインを形成する工程と、 前記ビットライン上に、第４絶縁性材料の層を形成する工程と、 前記ワードラインとビットラインの両方にほぼセルフアラインされる開口を形
    成するためにその間にビットラインプラグが形成された二つのワードラインのう
    ちの一つの対向する側の上にある第２基板拡散領域上に、開口を画定するように
    前記第４絶縁性材料の層をパターンニングする工程と、 前記セルフアライン開口内に、前記ビットラインよりも高い位置まで延在する
    導電性材料を形成する工程と、 を具備することを特徴とする方法。
  48. 【請求項４８】 メモリアレイを形成する方法であって、該方法は、 絶縁性材料をその上に有する複数のワードラインを基板上に形成する工程と、 絶縁性材料をその上に有する複数のビットラインを前記ワードライン上に形成
    する工程と、 前記ワードライン及びビットライン上に、前記ワードライン上の絶縁材料及び
    ビットライン上の絶縁材料とはそのエッチング特性が異なる絶縁性材料を形成す
    る工程と、 前記ビットライン上の絶縁材料及び前記ワードライン上の絶縁材料に対して、
    前記絶縁性材料を貫通して、前記ビットライン及びワードラインの両方に対して
    セルフアライメントであり且つ前記基板の近傍まで延在するコンタクト用開口を
    選択的にエッチング開口する工程と、 を具備することを特徴とする方法。
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