JPS61125045A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体装置に関するものであり、特に、多層
配線を備えた半導体装置に適用して有効な技術に関する
ものである。

［背景技術］ 多層配線を用いた半導体装！（ＩＣ）に、例えばゲート
アレイがある。これは、予じ゛め半導体基板上にＭＩＳ
ＦＥＴを列状に形成し、後の配線工程で形成した信号配
線によって前記Ｍ　Ｉ　Ｓ　ＦＥＴを電気的に接続して
、ＮＡＮＤゲート、ＮＯＲゲート等の論理ゲートを構成
するものである。ところが、ゲートアレイ方式のＩＣで
は、顧客の要求によって論理構成が様々に変化するので
、それに伴って信号配線のレイアウトも設計変更する必
要−が些る。前記信号配線のレイアト設計を誤ると。

〜゛論′理構成も誤ることになる。そこで、ゲートアレ
イ方式のＩＣでは、チップが完成した後に、このチップ
を電気的に動作させることによって、論理構成の誤りの
有無を試験している。

本発明者は、前記ゲートアレイ方式のＩＣを検討した結
果、論理構成に誤りが有ったときには。

顧客の要求に即応してＩＣを提供することが困難になる
という問題点を見出した。

前記問題点は、論理構成に誤りが有ると、配線形成用の
マスクから作り直す必要があり、このマスクの作製から
チップの完成までに一月以上を要するので、要求される
期限に間にあわないことである。

なお、ゲートアレイ方式のＩＣに関する技術は、例えば
、特願昭５７−１４９３３０号の明細書および図面に記
載されている。

［Ｊ！明の目的コ 本発明の目的は、配線の修正を迅速に行うこと４１可能
な技術を提供することにある。

゛本発明の他の目的は、顧客の要求に即応して■＾−１
− Ｃを製作することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔発明の概要〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、ゲートアレイ方式、マルチチップ方式等の多
層配線を備えたＩＣにおいて、信号配線の間に修正用配
線を設けることにより、この修正用配線を用いて、誤結
線をした信号配線の修正を行うことができるようにする
。このことによって。

論理構成の修正に要する時間を短縮するものである。

以下、本発明の構成について、実施例とともに説明する
。

、なお、実施例を説明するための全図シこおいて。

、５−一機能を有するもやは同一符号を付け、そのくり
返しの説明は省略する。

［実施例コ 本実施例は、本発明をゲートアレイ方式のＩＣに適用し
た一例である。

以下５本実施例について、図面を用いて説明する。

なお、実施例の説明は、製造工程と構造とを合せて説明
する。

第１図乃至第１１図は、本実施例のゲートアレイ方式の
ＩＣを説明するための図であり、第１図は、前記ＩＣの
平面図、第２図および第３図は、前記ＩＣの配線形成工
程における要部を論理記号を用いて示した平面図、第４
図は、第３図の二点鎖線で示した領域を拡大して示した
平面図、第５図は、第３図のｖ−■切断線における断面
図、第６図は、第３図のｖｔ−ｖｔ切断線における断面
図。

第７図は、前記ＩＣの論理構成の修正後の要部を論理記
号を用いて示した平面図、第８図は、第７図の二点鎖線
で示した領域を拡大して示す平面図、第９図は、第８図
の［−［切断線における断面図。

、二 第１０図は、第８図のＸ−Ｘ切断線における断面−一、
第１１図は、第８図のＸＩ−ＸＩ切断線における断面図
である。

第１図乃至第１１図において、１はｎ−型単結晶シリコ
ンからなる半導体基板であり、表面部にＮＡＮＤゲート
、ＮＯＲゲート等の論理ゲートを構成した基本セル列２
が行状に複数段けである。

本実施例では、基本セル列２を構成するそれぞれの基本
セル２Ａには５図示していないが、２人力ＮＯＲゲート
を構成し得るように複数の相補型Ｍ　Ｉ　Ｓ　ＦＥＴが
設けられている。

基本セル列２に構成した論理ゲートの出力は。

半導体基板１の周辺部に設けた入出力バッファ３によっ
てレベル変換、増幅等を行った後、ポンディングパッド
４を通して他のｒＣへ出力される。

他の丁Ｃからの入力も同様に、ポンディングパッド４、
人出力バッファ３を通して基本セル列２に構成した論理
回路に入力される。

前記論理回路の構成は、以下の製造工程による。

まず、半導体基板１の所定表面部に１図示していないウ
ェル領域、チャネルストッパ領域、相補型・ＭＴＳＦＥ
Ｔおよびフィールド絶縁膜５（第５図参照）等のそれぞ
れを良く知られたイオン打ち込み技術、熱酸化技術、フ
ォトリソ技術等を用いて形成する。そして、基本セル２
Ａ内に設けた前記ＭＩＳＦＥＴのゲート電極を覆って半
導体基板１上に絶縁膜６を形成する。この絶縁膜６には
、例えばＣＶＤ技術によって得られるシリコン酸化膜を
用いる。

次に、第１層目の信号配線７を形成するために。

半導体基板１上の全面に１例えば蒸着技術によってアル
ミニュウム層を形成する。このアルミニュウム層の不要
な部分を、例えばドライエツチング技術によって選択的
に除去して、第２図に示したようなレイアウトの第１層
目の信号配線７を形成する。

すなわち、第１層目の信号配線７は、基本セル２Ａ内に
設けた相補型ＭＩＳＦ’ＥＴを電気的に接続することに
よって、ＮＡＮＤゲートを構成するために用いられる。

また、信号配線７は、ＢＫ接する基本セル列２を電気的
に接続するように、配線領域８に設けられる。

７Ａは、第１層目の修正用配線であり、信号配線７と同
一製造工程によって形成される６本実施例の一つの特徴
は、配線領域８に修正用配線７Ａを設けることにある。

この修正用配線７Ａは、第３図には一本のみ図示しであ
るが、配線領域８に信号配線７と平行方向に複数本設け
られる。この修正用配線７Ａは、信号配ａ７のレイアウ
トに誤りが有ったとき、すなわち論理ゲートの構成に誤
りが有ったときに、信号配線７の電気的接続の修正を行
うために用いる。

７Ｂは修正用配線７Ａと同様に、第１層目の修正用配線
であるが、後に形成される複数の第２層目の修正用配線
１１Ａの間を電気的に接続するためのもである。

なお、誤配線をした信号配線７の修正方法については、
後述する。

信号配線７を形成した後に、例えばＣＶＤ技術によって
得られるシリコン酸化膜またはフォスフオシリケードガ
ラスを用いて、半導体基板１上に絶縁膜９（第５図参照
）を形成する。

そして、信号配線７の所定上部の絶縁膜９を除去して、
接続孔１０（第１１図参照）を形成する。

なお、接続孔１０は、第４図、第８図、第１１図にのみ
図示しである。

接続孔１０は、信号配線７と、後に形成される第２層目
の信号配線１１（第３図参照）とを接続するためのもの
である。

絶縁膜９を形成した後に、配線領域８に第２層目の信号
配線１１を形成するために、半導体基板ｌ上の全面に１
例えば蒸着技術によってアルミニュウム層を形成する。

そして、このアルミニュウム層の不要な部分を選択的に
除去して、第３図に示したようなレイアウトの第２層目
の信号配線１１を形成する。

信号配線１．１を形成する工程と同一工程によって、ポ
ンディングパッド４を形成する。

なお、配線領域８は、１０本程度の信号配線１１を並行
して設けることができる程度の幅を有している。

第２層目の信号配線１１においても、配線領域８に修正
用配線１１Ａを設ける。

本実施例の一つの特徴は、配線領域８に信号配線１１と
平行方向に修正用配線１１Ａを設けることにある。

本実施例では、信号配線１１を迂回するために、修正用
配線１１Ａは、複数本に分て形成し、それらを第１層目
の修正用配線７Ｂによって接続した。

修正用配線７ＢとＩＩＡとを前記のように接続すること
によって、修正用配！７Ｂ、ＩＩＡを配線領域８の一端
から他端まで延在させることができる。

配線領域８の一端から他端まで延在する修正用配線７Ｂ
、ＩＩＡは、各配線領域８に一程度度設ければ、充分で
ある。

前記のように１本実施例によれば、工程を増加せずに、
修正用配！７Ａ、７Ｂ、ＩＩＡを形成することができる
。

第２層目の信号配線１１を形成した後に５例えばＣＶＤ
技術によって得られるシリコン酸化膜またはフォスフオ
シリケードガラス膜を用いて、半導体基板１上に保護膜
１２（第５図参照）を形成する。

なお、図示していないが、第２層目の信号配線１１を形
成する工程と同一工程によって、配線領域８上に、”Ｈ
”レベル（例えば、５．０　［Ｖ］　）の電源配線と、
１７　Ｌ　Ｈルーベル（例えば、０　［Ｖ］　）の電源
配線とを延在して形成する。

そして、ポンディングパッド４上の保護膜１２を除去し
て、ＩＣのチップは完成する。

この完成したチップは、パッケージングされる以前に、
顧客の要求する論理が正確に構成されているかどうかを
電気的に試験する、所謂デパック試験に送られる。

前記デバッグ試験によって第３図に示めしたゲート１３
とゲート１４との接続が誤りであり、顧客の本来の要求
では、ゲート１３には、ゲート１５からの出力が入力さ
れるべきことが判明したとする。

そこで、第７図および第８図に示すように、ゲート１３
とゲート１４とを電気的に分離するために、第１層目の
信号配置ｉ７を、例えばその要部７Ｃにおいて溶断する
必要がある６ また、ゲート１３とゲート１５とを電気的に接続するた
めに、第１層目の信号配線７と第２層目の修正用配線１
１Ａとをそれらの交点１６において溶着する必要がある
。さらに、修正用配線７Ａと修正用配線１１Ａ゛との交
点１７、および修正用配線７Ａと信号配１ＩＡ１１との
交点１８のそれぞれを溶着する必要がある。

本実施例では、前記溶断および溶着にレーザー技術を用
いた。

信号配線７上には絶縁膜６．１２が設けられているが、
これら絶縁膜６．１２には通常シリコン酸化膜が用いら
れており、シリコン酸化膜は光を透過するので、レーザ
ー光を信号配線７に対照することができる。レーザー光
が対照された信号配線７（アルミニュウム）は、溶融し
さらに膨張する。

このときの熱によって、上部の絶縁膜６．１２が融かさ
れ、さらに飛ばされるので、第１０図に示すように、前
記要部７Ｃの部分に開孔１９が形成される。

開孔１９が形成されることによって、信号配線７が露出
する。しかし、このチップは、主に誤結線の箇所を認識
し、その誤結線を修正することによって正確な論理が構
成できることを確認するために用いるものである。した
がって、開孔１９が有っても、特に問題となることはな
い。

交点１６乃至１８における信号配線７と修正用配線１１
Ａ、および修正用配線７Ａ、ＩＩＡとの溶着は、レーザ
ー光の出力を調整することによって行うことができる。

まず、レーザー光を絶縁膜１２を通して、交点１６乃至
１８における信号配線１１および修正用配線１１Ａに対
照する。この対照によって、溶断するときと同様に、信
号配線１１および修正用配線１１Ａが溶融し、さらに絶
縁膜１２が吹き飛ばされるので、第１層目の配線である
信号配線７および修正用配線７Ａの上面が露出する。さ
らにレーザー光を対照することによって、信号配線７゜
修正用配線７Ａが溶融し体積膨張によって盛上ってくる
。

この盛上りによって、第１１図に示すように。

修正用配線７Ａと信号配線１１とを電気的に接続するこ
とができる。同様に、信号配線７と修正用配線１１Ａ、
修正用配線７Ａと１１Ａとをそれぞれ電気的に接続する
ことができる。

この溶着においても、第９図乃至第１１図に示すように
、交点１６乃至１８の部分に、溶断のときと同様の開孔
２０．２１．２２のそれぞれが形成されるが、特に問題
となることはない。

なお、溶断、溶着はどちらを先に行っても同様である。

誤配線がなされた信号配線７，１１の修正をし、修正を
した後の論理構成が顧客の要求する論理に正確に一致す
ることを、デパック試験によって再度確認する必要があ
るにのとき、配線形成用のマスクから作り直し、このマ
スクを用いて製作したチップを前記再度のデパック試験
にかけ、それ）”＋　６　＋　ｙ　ｉ　（７）：ｌ　ｍ
　ｔｔ　Ｆ′’＋　＋７）”Ｃ’　ｔＪ：、”０″１”
櫃幅に遅れる。

ところが５本実施例によれば、信号配線７．１１の間に
修正用配線７Ａ、７Ｂ、ＩＩＡを設けであるので、これ
ら修正用配線７Ａ、７Ｂ、ＩＩＡによって、誤った論理
構成を迅速に修正することができる。

このととにより、配線形成用のマスクから作り直さずと
も、再度のデパック試験を直ちに行うことができるので
、前記デパック試験からＩＣの製作までの期間を大幅に
短縮することができる。

なお、前記信号配線７，１１と修正用配線７Ａ、１１Ａ
との溶断、溶着はレーザー光に限定されるものではなく
１例えば電子ビームを対照することによっても行うこと
ができる。

また１本実施例では、第１層目の修正用配線７Ａは配線
領域８内にのみ設けたが、第２層目の修正用配線１１Ａ
と交差する方向に、基本セル列２および配線領域８上を
延在して設けることができる。

基本セル列２には、信号配線７と、図していないが、第
２層目の信号配線１１と同層の導電層からなる前記電源
配線とが設けられている。したがって、修正用配線７Ａ
を基本セル列２にまで延在させるには、信号配線７の上
部に第２層目の導電層を設け、前記電源配線の下部に第
１０層目の導′電層を設けてそれら第１層目および第２
層目の導電層を電気的に接続する。これら第１層目と第
２層目の導電層との接続は、第１層目の導電層を覆う絶
縁膜９を選択的に除去して形成した接続孔を通して行う
。

［効果］ 本願によって開示された新規な技術によれば、以下の効
果を得ることができる。

（１）、信号配線の間に修正用配線を設けであるので、
これら修正用配線によって、誤った論理構成の修正を迅
速に行うことができる。

（２）、前記（１）により、配線形成用のマスクから作
り直さずとも、再度のデパック試験を直ちに行うことが
できるので、前記デパック試験から１’Ｃの製作までの
期間を大幅に短縮することができる。

（３）、信号配線を形成する工程中に修正用配線を形成
することにより、製造工程を増加せずに前記修正用配線
を設けることができる。

以上１本発明者によってなされた発明を実施例にもとす
き具体的に説明したが、本発明は前記実施例に限定され
るもではなく、その要旨を逸脱しない範囲において種々
変形可能であることはいうまでもない。

例えば、本発明は、基本セルの論理ゲートを抵抗素子、
バイポーラトランジスタによって構成したＩＣ（チップ
）にも適用できることはいうまでもまた。半導体基板上
に複数のＩＣを塔載し、これら複数のＩＣを、前記半導
体基板上に絶縁膜を介して設けた信号配線によって接続
した、所謂マルチチップにも適用できる。

さらに、エポキシ樹脂等からなる実装基板に設けられた
信号配線の誤結線を修正する場合にも。

一本発明は有効である。前記実装基板上の信号配線が、
一層だけのものにおいては、修正用配線は信号配線上に
絶縁膜を介して設ける必要がある。

【図面の簡単な説明】

第１図乃至第１１図は、本発明の一実施例のゲートアレ
イ方式のＩＣを説明するための図であり。 第１図は、前記ＩＣの平面図、 第２図および第３図は、前記ＩＣの配線形成工程におけ
る要部を論理記号を用いて示した平面図。 第４図は、第３図の二点鎖線で示した領域を拡大して示
した平面図、 第５図は、第３図の■−■切断線における断面図。 第６図は、第３図の１１／Ｉ−Ｖｌ切断線における断面
図、 第７図は、前記ＩＣの論理構成の修正後の要部を論理記
号を用いて示した平面図。 第８図は、第７図の二点鎖線で示した領域を拡大して示
す平面図、 第９図は、第８図のＩＸ−ＩＸ切断線における断面図、 第】０図は、第８図のＸ−Ｘ切断線における断面図、 第１１図は、第８図のＸＩ−ＸＩ切断線における断面図
である。 ｌ・・・半導体基板、２・・・基本セル列、２Ａ・・・
基本セル、３・・・人出力バッファ、４・・・ポンディ
ングパッド、６，９・・・絶縁膜、７．１１・・・信号
配線、７Ａ、７Ｂ、ＩＩＡ・・・修正用配線、５・・・
フィールド絶縁膜、８・・・配線領域、１０・・・接続
孔、１２・・・保護膜、１３．１４．１５・・・論理ゲ
ート、７Ｃ・・・信号配線７の溶断点、１６．１７．１
８・・・信号配線７と１１との交点、１９．２０．２１
．２２・・・開孔。 第　　１　　図 第　　８　　図 第　　９　　図 第　　１０　図 第１１図

Claims (1)

1. 【特許請求の範囲】 １、基板上に絶縁膜と信号配線とを交互に重ねて構成し
   た多層配線を備えた半導体装置において、前記信号配線
   が完成時に誤結線された場合に、正規の結線に修正する
   ための修正用配線を所定部に設けたことを特徴とする半
   導体装置。 ２、前記修正用配線は、誤結線された第１の信号配線の
   所定部を電気的に分離し、接続されるべき第２の信号配
   線と第３の信号配線との間に修正用配線を電気的に接続
   することによって、信号配線の修正をするためのもので
   あることを特徴とする特許請求の範囲第１項記載の半導
   体装置。 ３、前記分離および接続手段は、レーザー光、電子ビー
   ム等を用いることを特徴とする特許請求の範囲第２項記
   載の半導体装置。 ４、前記半導体装置は、基板上に、ＮＡＮＤゲート、Ｎ
   ＯＲゲート等の論理ゲートを構成するためのＭＩＳＦＥ
   Ｔまたはバイポーラトランジスタと抵抗素子を基板上に
   設けて基本セルを構成し、さらに該基本セルを列状に配
   置して基本セル列を構成し、この基本セル列を行状に複
   数配置したゲートアレイ方式またはマスタスライス方式
   の半導体装置であることを特徴とする特許請求の範囲第
   １項記載の半導体装置。 ５、前記半導体装置は、基板上に複数のチップを配置し
   、これら複数のチップを前記信号配線によって接続して
   構成したマルチチップ方式の半導体装置であることを特
   徴とする特許請求の範囲第１項記載の半導体装置。