JPS5982698A - マスクｒｏｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は素子配置構成をほぼ正方形とすることにより、
その納期を短縮することができるマスクＲＯＭに関する
。

〔発明の技術的背景〕

一般に第１図〜第３図に示される１マスク１．＜ＯＭは
公知である。斯るマスクＲＯＭは特公昭５６−３６８８
号公報に示きれている。ここで、第１図は上記マスクＲ
ＯＭの一部平面図、第２図は第１図平面図の等価回路図
、第３図は第１図平面図１Ｉ−Ｔ’線に沿って切断した
断面図である。

Ｍ＞　ｌ　ｌ＊、ｌ〜第３図によれば、マスクＲＯＭは
、Ｐ形の半ンＤ体基体（１０）にゲート絶縁膜１１２）
、ゲート・に極（１４）を形成している。また、ゲー）
　？ｆｆ、極間にはＮ４−領域（１（珍を拡散により形
成している。しかして、第１図に示す回路によれば、第
２図に示すようにＭＯＳ　トランジスタＱ＋　Ｉ　ＩＱ
２１１Ｑ３　ｉ並びにＭＯＳトランジスタＱ＋　２１Ｑ
２２１Ｑ３２は、それぞれ列線（Ｎ−１拡散層が相当す
る。）に対し、直列接続された形として形成され、　Ｎ
ＡＮＤ形のマスクＲＯＭとすることができる。なお、図
面において負荷ＭＯ８）ランジスタは図示されていない
。

ところで、これらマスクＩＩＭはコーザーからの仕様に
より、いろいろな目的に従う所用のゲート人力截が設定
される。それらは例えば、ＭＯＳトランジスタＱ２２の
働きを無とし、入力数を１本渡じたかの様にするために
ＭＯＳ　）ランジスタＱ２２のソースとドレインをイオ
ン注入層（ｉ印をもって短絡している。

〔背景技術の問題点〕

しかしながら、上記マスク反侃にあってはその回路構成
上入力ゲート数が増えるとＮＡＮＤゲートのゲート数が
増え、個々のＭＯＳ　）ランジスタに対しバック・バイ
アス効果が強く働くようになり、スピードが遅れるとい
う欠点を有する。

また、これらマスクＩＷ）Ｍにあっては、パターン設計
を行う場合、　ＮＡＮＤゲートのゲート数を増加させる
と、パターンは縦長になり、特に正方形のパターンを塘
する素子配置に対し、不適当である。

壕だ、上記マスク■のＭにあ、っては、従来製造プロセ
スに従うと上述したイオン注入のプロセスがウェーハエ
程の初期の段階にて行なわれるため、ウェーハの製造開
始時期がプログラム決定の後から行うとととなシ、納期
が遅れるという欠点を有する。面、この納期の遅れを改
善する一手段としては、特開昭５３−７５７８１号公報
に示される方法がある。この方法は、完成したマスクＲ
ＯＭに対し、最終工程において短絡手段をこうする方法
である。

しかしながら、この方法は果４図に示すように、短絡部
の穴あけを、電極パッド（４１）部の穴あけと同時に行
うものであり、イオン注入後の短絡窓（４２１は出荷の
段階においてその１ま残る。しだがって、このマスク）
ＩＭ　Ｋあっては、短絡窓（４２１が基体面を露出させ
ているので基体が汚染され、素子の信頼性がそこなわれ
るという欠点がある。

〔発明の目的〕

本発明は上記欠点に鑑みて考えだされたマスクＲＯＭに
関するものであり、その第１の目的とするところは、容
量が増大しても動作スピードが遅延シナいマスクＲＯＭ
を提供することである。

本発明筒２の目的とするところは容量が増大してもその
面積の形態を正方形に近い形とすることができるマスク
ＲＯＭを提供することである。

本発明第３の目的とするところは納期々限を短縮するこ
とができると共にその信頼性を向上させることができる
マスクＲＯＭを提供することである。

〔発明の概要Ｊ 本発明はマスクＲＯＭにおいて、プログラム用トランジ
スタの形成位置をブロックにして分け、このブロックを
縦、横に規則的に配置する構成を有す。そして、回路と
して、上記夫々のブロックを選択するトランジスタを用
意する。尚、上記ブロックは、例えば２本の列線を使用
したＡＮ］）１０Ｒ回路とし、それぞれの列線を選択す
るだめのトランジスタを用意する。また、上記ブロック
にはページ・デコーダ、アドレス・デコーダを接続する
。

上記ブロックが有する特徴は、各プログラムトランジス
タが形成されるポリシリコンゲートの上面に配線成極を
走らせないことである。この構造を提供するためには、
上記ブロックを、第１のノードと第２のノードを用意し
、この第１のノードと第２のノードをアース線に対して
、対称位置に配置することである。そして、第１のノー
ドとアース線との間に少なくとも２本の列線を形成［７
、各々の列線に対し直列接続されるプログラム用のトラ
ンジスタを形成することである。また、同様に第２の）
−ドとアース線との間にも少なくとも２本の列線全形成
し、各々の列線に対し直列接続されるプログラム用トラ
ンジスタを形成することである。そして、第１のノード
と第２のノードとを連結する。この時の連結の方法は、
列線が２本存在するので、列線と列線の間を通ず構成と
する。

〔発明の実施例〕 第５図に従えば本発明に対する第１の実施例が示される
。

第５図によればマスク１迫Ｍは、第１の電源端子ｖ１３
１と、第２の電源端子ＧＮＤと、出力端子（’＋＋＋と
、第１のノード（５２と、？８２のノードぐ匍と、上記
第１の電源端子Ｖ　１１　Ｉ）と出力端子６υとの間に
接続されるＰチャンネル形のＩＧＦＥＴにで形成される
プリチャージトランジスタＱ５１と、出力端子６υと第
１０ノードｌ！ｉ２）との間に形成されるページ・デコ
ーダ６４）と、上記第１のノード（コ４と第２の電源端
子ＧＮＤとの間に形成きれる２本の第１・第２の列線Ｃ
’＋５１　、　（５６）と、上記第２のノード６３）と
第２の電源端子ＧＮＤとの間に形成される２本の第３・
第４の列線（５力、（５棧と、上記第１〜第４の列線Ｃ
１５）〜（５印に対しＭ■形式にして直列接続されるプ
ログラム用トランジスタ（Ｎチャンネル形のＩＧＦＥＴ
　）　Ｑ５２唄ｓｃ＋＋Ｑ６ｏ唄６７１Ｑ６８〜Ｑ７５
１Ｑ７６Ｑｓ　３とを有する。まだ、このマスクＲＯＭ
は上記Ｍｌ、第２の列線ｔ５りｌ　、　（５６）の延長
上に形成され、且つｉｌのノード０２側に形成されるセ
レクトトランジスタ（Ｎチャンネル形のＩＧＦＥＴ　）
　ＴｌψＴ２を有す。このセレクトトランジスタＴｌ＠
Ｔｌｊ第１゜第２の列線Ｃ）５）　、　ａ）　’５ｒ：
同時に選択する。また、同様にして、第３．第４の列線
５７）　、　ＣＪの延長上にあって、且つ第２のノード
６３１側に位置する部分にはセレクトトランジスタ（Ｎ
チャンネル形のＩＧＦトＣＴ　）Ｔ３・Ｔ４が形成され
る。尚、このトランジスタＴ３・Ｔ４の列線Ｃ’＋７）
　、　Ｃ’ｉ８）を同時に選択する。また、上記第１、
第２の列線端、Ｃ袖のうち、第２の電源端子ＧＮＤ側に
は、上記第１．第２の列線ｃ；：ｉ）　＋６０の内の１
本の列線を独立に選択するトランジスタ（Ｎチャンネル
形のＴＧＦＥＴ　）　ＰＬ・Ｐ２が形成される。才だ、
上記第３．第４の列線５７．　（ｉ８）のうち、第２の
電源端子ＧＮＤ側には、上記第３．第４の列線（’ｉｎ
　、　ｔ５Ｒ１のうち、１本の列線を独立に選択する１
−ランジスタ（Ｎチャンネル形のＩＧＦＥＴ　）　Ｐ３
・Ｐ４を鳴す。また、上記第１のノードσ）２と第２の
ノードＣ１３）との間には結合電極６５））を有すイ）
。尚、この結合゛電極側は列線（５：；ｌ〜（ｉＩ８１
に対１〜、重ならない構造とする。その最も好ましい方
法は、第１のノード６′ＩＪと第２のノード６．１）と
を第２の′市原端子ＧＮＤを中心にして対称位ｆ４に配
置することである。そして、セレクト・トランジスタＴ
ｌ−Ｔ２　ｅ　Ｔ３−Ｔ４　、プログラム用トランジス
タＱ５２〜Ｑ５ｑ←Ｑ６８〜Ｑ７５　！　Ｑ６ｏ〜Ｑ６
７→Ｑ７６〜Ｑ８３−トランジスタＰＩ−Ｐ２→Ｐ３・
Ｐ４を夫々対称配置ｔイすることである。こうすれば、
列線と列線の間に結合電極側を這わせることができ、列
線と結合「ｄ極は重複しない。尚、上記回路中、プリチ
ャージ・トランジスタＱ５１にはプリチャージ信号軸Ｏ
Ｍ　を供給する。まだ、ページ・デコーダｔ５４）には
、ページ信号Ｐを供給する。１だ、セレクト・トランジ
スタＴＩ　＠Ｔ２にはセレクト信号５ｅ７ｏを供給し、
ｉ”３−Ｔ４には５ｅｌｌを供給するっまた、トランジ
スタＰ１・Ｐ３には゛列線選択信号へとデスチャ・−ジ
信号φ鼠Ｍの合成信号φルＯＭ−穴を供給し、同様にＰ
２・Ｐ４にはφＩＬＯＭ−Ａを供給する。また、プログ
ラム用トランジスタＱ５２〜Ｑ８３には、各トランジス
タのゲート電極となる行線を上記列線６！ｊ）〜６印に
対しクロスする方向に配置し、それら行線にアドレスｅ
デコーダＢ））を介したアドレス信号Ａを供給する。

以上、第５図に示すマスクＩＩＭによれば、容量増加の
要求に対し、ブロック（ｉｆ）０）を第」０図、第１１
図に示すように縦、あるいは横に配置ｌ〜、回路接続を
行うだけ対処できるので、この方法によれば、列線に対
しＡＮＤ形式にして形成されるトランジスタの数は出力
端子とグランド端子ＧＮＤとの間において変わらないも
のであり、容量の増加に供うスピードの遅れは生じな、
い。まだ、そのパターンの形も、縦長となることがない
。

ところで、これらマスクＲＯＭをデバイス構造にして考
え、イオンＶ−＋人の形態を理解するだめには、ｕｌ、
７図、第８図、第９図を参照するのが適当である。尚、
これら図面は第５図で示したブロック００１とは一部異
なる。それは′？４６図を参照すれば理解できるように
セレクト・トランジスタＴＩ・’ｒ２．Ｔ３・′■゛４
を夫々１個のトランジスタＴｏｌ、’ｌ’ｏ２としてい
ることである。’Ｉ”ｌ　・Ｔ２　＜−＋　Ｔｏｌ　、
　ｉ’３４”４←’Ｉ”ｏ２　、夫々の相異は、第７図
に示した拡散領域（’／（１＋を入れれば１個のトラン
ジスタＴｏｌ、Ｔｏ２となり、拡散領域（７０）を入れ
なければＴＩ・Ｔ２．Ｔ３・Ｔ４となることである。し
かしながら、これら両方を比較した場合、’ｌ’ｏｌ。

Ｔａ２とした方が、合計した相互コンダクタンスが３倍
大きいので、スピード等の理由により有利である。

第７図、第８図、第９図に示されるマスクＲＯＭは、第
７図に示すブロック平面パター０図に対し７、第８図は
、その等価回路図、第９図は第７図を１１−１１′線に
沿って切断した断面図である。

第７図、第８図、第９図に示されるマスクＲＯＭは、第
１の導電形式（以下、Ｐ型という。）でなる半導体（１
１）上に形成した厚い絶縁膜ｃ〜に対し、口形形状にし
て設けられ／こアクティブ領域（列線）（２００）を有
する。アクティブ領域（２００）とはソース領域、ドレ
イン領域、ゲート領域を合計した総領域をいう。アクテ
ィブ領域（２００）以外の厚い絶縁膜の領域はフィール
ド領域という。アクティブ領域（２００）には、ゲート
絶縁膜となる薄い絶縁膜（グー４絶縁膜）（８０を形成
する。そして、これら薄い絶縁膜（８Ｉ）を形成した半
導体基体συ上には、アクティブ領域（２００）に対し
、クロスする方向（Ｘ方向）に、複数本のポリシリコン
配線（行ａ＞が形成される。ぞして、その上に絶縁膜（
９４）を形成し、第１のノード＋ｒ、ｚ　、第２のノー
ド６；９となるべき部分に、コンタクトホール（１０１
）（１０２）を形成する。次にそれら、コンタクトホー
ル（１０１）（１０２）を介して、第１のノード（５２
と第２０ノード５３）をアルミニウムにて構成される結
合電極槌をもって接続する。このアルミニウム成極６！
３は、アクティブ領域（２００）に対し、同一方向（Ｙ
方向）に配設される。その配線は、アクティブ領域（２
００）とは東ならないようにフィールド絶縁膜上に形成
している。その理由はアクティブ領域（２００）とポリ
シリコン配線とが交差する部分にユーザープログラムに
従うイオン注入を行い、Ｎ型の短絡層ｔｅ３１を形成す
るからである。

では次に第１２図（Ａ）〜■を参照して本発明マスクＲ
ＯＭの製造方法を説明する。まず、Ｐ型半導体基体（７
１）の全表面に熱酸化法により、熱ｒｆｚ化膜（７２）
を１０００Ａの厚さにして形成する。次に、それら熱酸
化膜（７２）上にＣＶＤ法によりシリコン窒化膜１１３
）を３０００Ｘにして形成する。次に基体（７υ上の素
子を形成する能動念頭（アクティブ領域）上のシリコン
窒化膜Ｃｒ：’Ａをフォト・エツチングにより除去する
。

用３１２図囚〕次に、シリコン窒化膜（７：３）を耐ｉ
ツ化性マスクとしてウェット酸化を行う。ぞして、第１
２図Ｂに示すようにフィールド領域に膜厚を１ミクロン
・メートルとする厚い第１の絶縁膜（７５）を形成する
。次に第１２図（Ｃ）に示すようにシリコン窒化膜（７
４）　、熱酸化膜（７２を順次エツチングにより除去す
る。そして、基体面ｆｆｅを露出させる。次に露出した
半導体基板（７υの表面に熱酸化法によって、ゲート酸
化膜となる５００〜１　（１００・Ｘ、の厚さの第１の
絶縁１１’Ａ　（ＳｉＯｚ膜）（７７）を形成する。次
に全面にＣＶＤ法によってポリシリコン（増を３０００
〜４０００Ａの厚さに堆積する。〔第１２図○）〕次に
、上記ポリシリコンをフォトエッチ、／グして所定のパ
ターンに形成し、ゲート電極（ｊ”り　１＋ｔ１を得る
。次に、このゲート成極（７ω（強をマスクにして第１
の絶縁膜（７７）をエツチング除去し、ゲート酸化膜の
りいカを形成する。〔第１２図０う〕次に基体上面にＰ
ＳＧ膜（８湯を被着形成する。そして、ゲート酸化膜ｔ
８１）　（８ａをマスクにしてＰＳＧ膜（８３中のリン
の拡散を行いＮｕのドレイン領域＋８４）　（８５）、
ソース領域１１ｆｆｉｌ　（８’／）を形成する。次に
ＰＳＧ膜＠東をエツチングによシ除去する。そして、第
１２図０■）に示すように、表面に第３の絶縁膜として
ＣＶＤ法によってＳ　ｉＯｚ膜（ハ）を２０００〜６０
００Ｘの厚さで積層する。

この５ｔ０２［Ｊｌに出力端子用のコンタクトホール（
８！ｊをフォトエツチングにより形成する。次に第１２
図（Ｇ）に示すように、アルミニウムを全面に蒸着し、
フォトエツチングしてアルミニウム７４極配線ｆ９１ｊ
　Ｓ　ポンディングパッドｆ！ｌ＋１を所定の部分に配
線として形成する。次に第１２図０■に示すようにフォ
トレジス）　ｅ１２１を設け、プログラム要求に従って
短絡するべき部分のＳ１０２　ｅＪを除去する。そして
、第１２図（１）に示すように、このＳ　ｓ　Ｏ２膜（
ハ）樽をマスクにして、例えば１６０　ＫｅＶのエネル
ギーでＮ型の２価の不純物リンイオ７１）　　をポリシ
リコンゲート電極（７！ｌ＞とゲート酸化膜（８Ｉ）を
介してチャンネル領域上に打ち込む。そして、トランジ
スタのソース領域（８４）、ドレイン領域（８ｆｉｌを
短絡させるところのＮ形の短絡層（マ３）を形成し、ト
ランジスタをデプレッション型にする。次に、第１２図
（、Ｊ）に示すように、第４の絶縁膜（低温窒化膜）　
ｉ！１４）をプラズマＣＶＩ）により形成する。そして
次には、第１２図０■に示−ノーように、１ル極パツド
（９Ｉ）を露出さｉボンディングエリヤｃ四を形成する
。これらポンディングパッド（９１）には、第１２図〜
のごとき、金ワイヤ−（！Ｎｉ）をネイルヘット５ポン
ドする。

以上、第１２図（４）〜αωによれば、納期短縮による
マスクＲＡＭを提供することができた。尚、これらマス
ク１（ＯＭによれば、製品が完成した段階で短階で短納
部の半導体基体面は露出していない。したがって、本発
明マスクｌ（Ｘ）Ｍによれば、納期短縮が行なえると共
に、マスクＩＩＭの信頼性を向上させることができる。

尚、第１２図０■（Ｌ４１においては、その構造、材料
をプロセスの本質を逸脱しない範囲にて改変することは
可能である。それらは、例えば、第１２図（Ｉ）におい
て示したイオン注入を、絶縁膜（８８Ａ）を残した状態
にして行ってよいし、第１２図（Ｊ）にて示したプラズ
マ窒化膜ｔ９４）を、ＰＳＧ膜や、ＢＰＳＧ膜、Ｓ　ｉ
Ｏｚ膜−ＰＳＧ　）Ｗの混合膜としてよい。

〔発明の効果〕

以上、本発明によれば従来がらあるＮＡＮＤ形のマスク
ＲＯＭに比して、設定された容量のＡＮＤ形のプログラ
ム用トランジスタをブロックにして用意しておき、必要
な容量に従って、それらブロックを縦、横に配置し、そ
れらトランジスタをページデコーダ、アドレスデコーダ
を使用して選択するようにしたものなので、マスクＲＯ
Ｍの動作スピードはブロックの動作スピードにて設定で
きるようになり、容量の増大による動作スピードの遅延
を防止することができる。

壕だ、本発明によればブロック構成として、特にプログ
ラム用トランジスタに対しイオン注入層を形成し易い構
造としている。その構造として最適する構成は、第８図
に示す構成である。この構成は、上述した効果を引き出
す構成と相俟うものである。この構成は第１のノード、
第２のノードそしてグランドラインを用意し、第１のノ
ードと第２のノードをグランドラインを中心にして対称
配置するーそして、第１のノード側に形成されるセレク
トトランジスタ、プログラム用トランジスタ、列線セレ
クトトランジスタと、第２のノード側に形成されるセレ
クトトンジスタ、プログラム用トランジスタ、列線セレ
クトトランジスタとを対称位置に形成する。そして、第
１のノードと第２のノードとを金属結合％’を極にて結
線する。この金属心極はブロック内のセレクトトランジ
スタ、プログラム用トランジスタ、列線セレクトトラン
ジスタ、ジスタとは重ならない位置に形成するものとす
る。したがって、本発明によればプログラム用トランジ
スタのゲート電極上部に、イオン注入を防げる材料が形
成されていないので、イオン注入を容易に行うことがで
きる。

また、これらマスクＲＯＭによればブロックの並べ換え
によりＲＯＭ全体の形を自由に設定することができるの
で、パターン配置の自由度が増す。

以上、ここに幾多の効果を奏するマスクＩＯＭを提供す
ることができる。

尚、本発明はここに提示した実施例のみ７ｔらず、特許
請求の範囲の許す限りの範囲内におい“Ｃ改変を加え得
ることは明らかであ、る。例えば、第８図に示したブロ
ックの列線の数を第１３図のように増加した形のものと
してよい。

【図面の簡単な説明】

第１図は従来からあるマスクＲＯＭの一部平面パターン
図、第２図は第１図に対する等価回路図、８（９３図は
第１図をｉ−Ｉ’線に沿って切断した断面図、第４図は
納期短縮を考慮した従来マスクＲＯＭの一部断面図、第
５図は本発明に対する第１の実施例を示す回路図、第６
図は第５図の一部を変更した回路図、第７図は第６図に
示すプログラム用トランジスタを集積したブロックの平
面パターン図、第８図は第７図に対する等価回路図、第
９図は第７図をｎ　−ｎ　′線に沿って切断した断面図
、第１０図は本発明を適用したマスクＲＯＭの一部平面
図、第１１図　は本発明を適用したマスクＲＯＭの回路
図、第１２図囚〜■は本発明マスクＲＯＭを製造するだ
めの製造プロセス図、第１３図は第８図の回路を一部変
更したブロック図である。 ＶＤｌｌ・・第１の電源端子、ＧＮｌ）・・・第２の′
（５）原端子、５１・・・出力端子、５２・・第１のノ
ード、５３・・・＠２のノード、５４・・・ページデコ
ーダ、５５・・・第１の列線、５６′・・・第２の列線
、５７・・・＠３の列線、５８・・・第４の列線、５９
・・・結合電４１　％　　６０・・・アドレスデコーダ
、Ｔｌ　＊’ｌｌ’、２　ＦＴ３　・Ｔ４　・Ｔｏｌ　
５Ｔｏ２−　　ブロック・セレクト・トランジスタ １）ｌ−Ｐ２−Ｐ３＠Ｐ４−＝列線セレクト・トランジ
スタＱ５２〜Ｑ８３・・・プログラム用トランジスタ。 ７０６ 策１図 − １２図 ′剃６図 軍７０ 下！２０ −７０９− 軍１３図

Claims (1)

1. 【特許請求の範囲】 （１）下記のイＦ’ｌ成を有することを特徴とするマス
   クＯＭ　０ （ａ）　ｔｔｚ　１の「Ｉ：原端子Ｖ１１Ｄと、（ｂ）
   第２の電源端子ＧＮＤと、 （ｃ）出力端子（Ｉυと、 （ｄ）第１のノード（！幼と、 （ｅ）第２のノード０３）と、 （ｆ）上記第１の′１に原端子ＶＩＩｎと上記出力端子
   ６υとの間に接続されるプリチャージトランジスタＱ５
   ］と、 （ｇ）上［＋己出力端子（（１）と第１のノード（Ｊと
   の間に形成されるページデコーダＣ１４）と、 （ｈ）上記第１のノードｅＪと第２のノード６３）を第
   ２の電源端子ＧＮＩ）を中心にして対称配置とし、上記
   第１のノード（５７４と第２の電源端子ＧＮＤとの間に
   形成される少なくとも２本の第１・第２の列線６５）。 ６（ｉ）と、 （ｉ）上記第２のノード６；３）と第２の′電源端子Ｇ
   ＮＤとの間にノＣｔ成される少なくとも２本の第３．第
   ４の列線１５７１　、　ｔ！ｉ８１と、 （ｊ）上記第１．第２の列線（ｌｊ！ｉｌ　、　（５６
   ）、第３．第４の列線（Ｆｉｌｌ　、　ｃｉ８１に対し
   、直列接続して形成されるプログラム用トランジスタと
   、 （１０上記第１．第２の列線１う６）　、　（５（３）
   の延長上に形成され、かつ第１のノード側に形成てれる
   セレクトトランジスタＴ１・Ｔ２（あるいはＴ１３＋）
   と、（６）上記第２．第３の列線（ｆｆ＋７）　、　ｉ
   ｊ剥の延長上に形成され、かつ、第２の７−ド側に形成
   されるセレクトトランジスタＴ３・Ｔ４　（あるいはＴ
   ０２）と、６Ｔ′０上記第１．第２の列線ｔ：’＋：ｉ
   ）　、　ｅｅｌのうち、第２の電源端子ＧＮＧ側に設け
   られ、第１．第２の列線の内の１本の列線を選択するト
   ランジスタ■〕ｌ−■）２と、（ｎ）上記第３．第４の
   列線誼）、（泗のうち、第２の電源端子ＧＮＤ側に設け
   られ、第３．第４の列線の内の１本の列線を選択するト
   ランジスタＰ３・Ｐ４と、（ｏ）上記第１のノード６ｚ
   と第２のノードＣ遇を接続する結合准極（５９）と、 （ｐ）上記第１．第２．第３．第４の列線ら”ｌ　Ｔ　
   ｔ５’３）　Ｈ’ａ７）　。 ｅＪに対しクロスする方向に走り、上記プログラム用ト
   ランジスタのゲート絶縁膜となる行線と、（ｑ）上目己
   行線に接続されるアドレス・デコーダ（う０）。 （２、特許請求の範囲第１項に記載される結合成極６）
   ）を第１．第２．第３．第４の列線＋ｉｌ′：１１　、
   １１５６）　、　（１７１、を滴と重ならないようにし
   ７たことを特徴とするマスク０Ｍ０ （３）特許請求の範囲第１項に記載される第１．第２の
   列線のうちの１本の列線を選択するトランジスタ、並び
   に第３．第４の列線のうちの１本の列線を選択するトラ
   ンジスタに、列線選択信号の他にデスチャージ信号を含
   ませたことを特徴とするマスク■ζ０Ｍ０ （４）特許請求の範囲第１項に記載したプリチャージト
   ランジスタをＰチャンネルＩＧＦＥＴとし、その他のト
   ランジスタをＮチャンネルＩＧＦＥＴとしたことを特徴
   とするマスクＲＯＭ。