JPH03293763A - マルチゲート型ｍｏｓ トランジスタ構造を具備した半導体素子のセルフアライメントイオン注入方法 - Google Patents
マルチゲート型ｍｏｓ トランジスタ構造を具備した半導体素子のセルフアライメントイオン注入方法Info
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- JPH03293763A JPH03293763A JP1237352A JP23735289A JPH03293763A JP H03293763 A JPH03293763 A JP H03293763A JP 1237352 A JP1237352 A JP 1237352A JP 23735289 A JP23735289 A JP 23735289A JP H03293763 A JPH03293763 A JP H03293763A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体素子の製造方法に係わるもので、特に
マルチゲートマスクＲＯＭ （Ｍｕｌｔｉ−ＧａｔｅＭ
ａｓｋ ＲＯＷ： Ｍ Ｕ Ｇ ＲＯＭ）の製造工程上
のミスアライメントの問題点を解決するための新たなセ
ルファライメントイオン注入方法に係わるものである。
マルチゲートマスクＲＯＭ （Ｍｕｌｔｉ−ＧａｔｅＭ
ａｓｋ ＲＯＷ： Ｍ Ｕ Ｇ ＲＯＭ）の製造工程上
のミスアライメントの問題点を解決するための新たなセ
ルファライメントイオン注入方法に係わるものである。
最近、半導体製造技術の発達とメモリ素子の応用分野が
拡張されて行くことにより、大容量のメモリ素子の開発
が促進されている。特に、回路構成が簡単なメモリセル
構造が特別な工程を必要にしないマスクＲＯＭの大容量
化が一番早く進行している。
拡張されて行くことにより、大容量のメモリ素子の開発
が促進されている。特に、回路構成が簡単なメモリセル
構造が特別な工程を必要にしないマスクＲＯＭの大容量
化が一番早く進行している。
マスクＲＯＭは集積度の向上のためのメモリセル構造に
より各種の方式、例えばコンタクトマスク方式、拡散層
マスク方式、ＮＡＮ型イオン注入方式及びマルチゲート
方式等が提案されて実用化されている。
より各種の方式、例えばコンタクトマスク方式、拡散層
マスク方式、ＮＡＮ型イオン注入方式及びマルチゲート
方式等が提案されて実用化されている。
マルチゲート方式のＲＯＭ（以下、ＭＵＧＲＯＭと称す
る）は、電荷結合素子（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ
Ｄｅｖｉｃｅ； ＣＣＤ ）の構造と類領したマルチゲ
ートＭＯＳトランジスタ構造にメモリセルアレイを構成
している（“４メガビ・ットフルウェーハーＲＯＭ″、
１９８０年ＩＥＥＥ国際固体回路会議、 ｐｐ、１５
０−１５１）。
る）は、電荷結合素子（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ
Ｄｅｖｉｃｅ； ＣＣＤ ）の構造と類領したマルチゲ
ートＭＯＳトランジスタ構造にメモリセルアレイを構成
している（“４メガビ・ットフルウェーハーＲＯＭ″、
１９８０年ＩＥＥＥ国際固体回路会議、 ｐｐ、１５
０−１５１）。
第１図には、ＭＵＧＲＯＭセルアレイの構造を図示した
平面図、第２図には第１図のＭＵＧＲＯＭセルアレイの
トランジスタ等価回路図が示しである。ＭＵＧＲＯＭセ
ルアレイはドレイン領域１とソース領域２との間にある
チャンネル領域上にダブル多結晶シリコンゲート工程で
形成される複数のゲート電極を有する。上記ドレイン領
域１には、金属コンタクトホール３を通じてビットライ
ンＢが連結され、上記ソース領域２は共通ソースライン
Ｃ３に接続される。上記ゲート電極はワードラインＷに
接続される第３図は、第１図のＡ−Ａ線の断面図である
。第１図の斜線部分Ｃはゲート電極の下にあるチャンネ
ル領域にサブストレートと反対型の不純物、例えばＰ型
サブストレートであると、Ｎ型不純物を注入させた部分
である。
平面図、第２図には第１図のＭＵＧＲＯＭセルアレイの
トランジスタ等価回路図が示しである。ＭＵＧＲＯＭセ
ルアレイはドレイン領域１とソース領域２との間にある
チャンネル領域上にダブル多結晶シリコンゲート工程で
形成される複数のゲート電極を有する。上記ドレイン領
域１には、金属コンタクトホール３を通じてビットライ
ンＢが連結され、上記ソース領域２は共通ソースライン
Ｃ３に接続される。上記ゲート電極はワードラインＷに
接続される第３図は、第１図のＡ−Ａ線の断面図である
。第１図の斜線部分Ｃはゲート電極の下にあるチャンネ
ル領域にサブストレートと反対型の不純物、例えばＰ型
サブストレートであると、Ｎ型不純物を注入させた部分
である。
したがって、イオンが注入された部分はチャンネル空乏
形トランジスタ（第２図のＭｌ、Ｍ３．Ｍ６）となり、
それ以外の部分はチャンネル増加型トランジスタ（第２
図のＭ２．Ｍ４．Ｍ４）で維持される。
形トランジスタ（第２図のＭｌ、Ｍ３．Ｍ６）となり、
それ以外の部分はチャンネル増加型トランジスタ（第２
図のＭ２．Ｍ４．Ｍ４）で維持される。
上記チャンネル空乏型トランジスタとチャンネル増加型
トランジスタはしきい電圧の差異で各々情報「１」と「
０」に対応する。このようなＭＵＧＲＯＭの製造工程を
第４図を参照して見ると、次のようである。
トランジスタはしきい電圧の差異で各々情報「１」と「
０」に対応する。このようなＭＵＧＲＯＭの製造工程を
第４図を参照して見ると、次のようである。
第４図ａにおいては、フィールド酸化膜層を成長させて
アクティブ領域が定義され、このアクティブ領域にしき
い電圧調節のためのＰ型不純物を注入させた工程が完了
されたＰ型シリコンサブストレート１０上に第一七ルイ
オン注入マスク１１を用い了砒素（Ａｓ）のようなＮ型
不純物を予め定められた第一チャンネル領域部位２０ａ
ｎ ｉ注入する工程を表す。
アクティブ領域が定義され、このアクティブ領域にしき
い電圧調節のためのＰ型不純物を注入させた工程が完了
されたＰ型シリコンサブストレート１０上に第一七ルイ
オン注入マスク１１を用い了砒素（Ａｓ）のようなＮ型
不純物を予め定められた第一チャンネル領域部位２０ａ
ｎ ｉ注入する工程を表す。
第４図すにおいては、上記第一七ルイオン注入工程が完
了した後に第一ゲート酸化膜１２を成長させ、第一多結
晶シリコン層を付着させ、第一ゲートマスクを用いてエ
ツチング工程を通じて第一ゲート電極層１３を形成した
以後に、第二七ルイオン注入マスク１４を適用してＮ型
不純物を予め定められた第二チャンネル領域部位２０ｂ
にイオン注入する工程を表す。
了した後に第一ゲート酸化膜１２を成長させ、第一多結
晶シリコン層を付着させ、第一ゲートマスクを用いてエ
ツチング工程を通じて第一ゲート電極層１３を形成した
以後に、第二七ルイオン注入マスク１４を適用してＮ型
不純物を予め定められた第二チャンネル領域部位２０ｂ
にイオン注入する工程を表す。
第４図Ｃにおいては、上記第二七ルイオン注入工程が完
了した後に第二イオン注入マスク１４であるフォトレジ
ストを除去し、その上に第二ゲート酸化膜１５を成長さ
せ、第二多結晶シリコン層を付着させ、第二ゲートマス
クを用いてエツチング工程を通して第二電極層１６を形
成して工程を表す。
了した後に第二イオン注入マスク１４であるフォトレジ
ストを除去し、その上に第二ゲート酸化膜１５を成長さ
せ、第二多結晶シリコン層を付着させ、第二ゲートマス
クを用いてエツチング工程を通して第二電極層１６を形
成して工程を表す。
第４図ｄにおいては、上記第二ゲート電極層１６上に第
一及び第二中間絶縁膜１７．１８を順次被せ、金属配線
工程を完了した状態を表す。
一及び第二中間絶縁膜１７．１８を順次被せ、金属配線
工程を完了した状態を表す。
上述した従来のＭＵＧＲＯＭ製造方法においては、第一
七ルイオン注入工程以後に第一多結晶シリコンゲート電
極層１３を形成するため、第一七ルイオン注入領域２０
ａに第一多結晶シリコンゲート電極層１３ｃがミスアラ
イメントされる場合が発生する。したがって、このよう
なミスアライメントが生じることを考慮して、セルイオ
ン注入マスクを実際のセルチャンネル領域より大きく作
る必要があるので、セルのチャンネルの長さを短くする
ことに限界がある。また、大きなミスアライメントが発
生した場合にはセルアレイ構成でビットライン全体が動
作しない短所があった。これは生産歩留まりを低下させ
る要因として作用する。
七ルイオン注入工程以後に第一多結晶シリコンゲート電
極層１３を形成するため、第一七ルイオン注入領域２０
ａに第一多結晶シリコンゲート電極層１３ｃがミスアラ
イメントされる場合が発生する。したがって、このよう
なミスアライメントが生じることを考慮して、セルイオ
ン注入マスクを実際のセルチャンネル領域より大きく作
る必要があるので、セルのチャンネルの長さを短くする
ことに限界がある。また、大きなミスアライメントが発
生した場合にはセルアレイ構成でビットライン全体が動
作しない短所があった。これは生産歩留まりを低下させ
る要因として作用する。
セルの集積度を高めることによりセル面積が減少し、こ
れに比例してミスアライメントの許容度がセル面積に対
して相対的に増加する。
れに比例してミスアライメントの許容度がセル面積に対
して相対的に増加する。
従って、セル面積を必要以上に大きくする必要があるの
で、メモリセルの高集積度を低下させ、ＲＯＭの大容量
化を妨害する要因になっている。
で、メモリセルの高集積度を低下させ、ＲＯＭの大容量
化を妨害する要因になっている。
したがって、本発明の目的は上記のような従来技術の問
題点を解決するためにマルチゲート型ＭＯＳトランジス
タ構造を持った半導体素子においてセルイオン注入領域
とゲート電極層間のミスアライメントを除去し得るセル
ファライメントイオン注入方法を提供することにある。
題点を解決するためにマルチゲート型ＭＯＳトランジス
タ構造を持った半導体素子においてセルイオン注入領域
とゲート電極層間のミスアライメントを除去し得るセル
ファライメントイオン注入方法を提供することにある。
本発明の他の目的は、ＭＵＧＲＯＭの集積度を向上させ
、生産歩留まりを増加させることのできるセルファライ
メントイオン注入方法を提供することにある。
、生産歩留まりを増加させることのできるセルファライ
メントイオン注入方法を提供することにある。
上記目的を達成するために、本発明の方法は第一ゲート
電極と第二ゲート電極層が半導体サブストレートのドレ
イン領域とソース領域との間にあるチャンネル領域上に
電気的に互いに絶縁されて交互に複数個配列されたマル
チゲート型ＭＯＳトランジスタ構造を具備した半導体素
子の製造方法において、先ず第一ゲート電極層を形成し
、この第一電極層間の予め定められたチャンネル領域部
位には隣接する第一ゲート電極層によってセルフアライ
メントされるように不純物イオンを注入する。その後、
上記第一ゲート電極層間に第二ゲート電極層を形成し、
第二ゲート電極層の周縁部が隣接する第一ゲート電極層
の周縁部を被せるように形成する。そして、第一電極層
の下にある予め定められたチャンネル領域部位には隣接
する第二ゲート電極層によってセルフアライメントされ
るように不純物イオンを注入する。ここで、ゲート電極
層の下にある予め定められたチャンネル領域部位はチャ
ンネル空乏型となり、その他のチャンネル領域部位はチ
ャンネル増加型に維持される。
電極と第二ゲート電極層が半導体サブストレートのドレ
イン領域とソース領域との間にあるチャンネル領域上に
電気的に互いに絶縁されて交互に複数個配列されたマル
チゲート型ＭＯＳトランジスタ構造を具備した半導体素
子の製造方法において、先ず第一ゲート電極層を形成し
、この第一電極層間の予め定められたチャンネル領域部
位には隣接する第一ゲート電極層によってセルフアライ
メントされるように不純物イオンを注入する。その後、
上記第一ゲート電極層間に第二ゲート電極層を形成し、
第二ゲート電極層の周縁部が隣接する第一ゲート電極層
の周縁部を被せるように形成する。そして、第一電極層
の下にある予め定められたチャンネル領域部位には隣接
する第二ゲート電極層によってセルフアライメントされ
るように不純物イオンを注入する。ここで、ゲート電極
層の下にある予め定められたチャンネル領域部位はチャ
ンネル空乏型となり、その他のチャンネル領域部位はチ
ャンネル増加型に維持される。
添付図面を参照して、本発明を説明する。
第５図（ａ−ｄ）は、本発明による一実施例のＭＵＧＲ
ＯＭのセルイオン注入工程の順序を表した図面である。
ＯＭのセルイオン注入工程の順序を表した図面である。
第５図（ａ）においては、Ｐ型シリコンサブストレート
１０のセル分離領域にフィールドしきい電圧調節のため
の不純物を注入させた後に、フィールド酸化膜層を熱成
長させてアクティブ領域を定める。その後、第一ゲート
酸化膜１２を成長させ、この第一ゲート酸化膜１２の成
長前又は後にアクティブ領域のしきい電圧を０．７Ｖに
調節するためにＰ型不純物を注入する工程を表す。
１０のセル分離領域にフィールドしきい電圧調節のため
の不純物を注入させた後に、フィールド酸化膜層を熱成
長させてアクティブ領域を定める。その後、第一ゲート
酸化膜１２を成長させ、この第一ゲート酸化膜１２の成
長前又は後にアクティブ領域のしきい電圧を０．７Ｖに
調節するためにＰ型不純物を注入する工程を表す。
第５図（ｂ）においては、上記工程の完了後に第一多結
晶シリコン層を付着させ、第一ゲートマスクを用いて第
一多結晶シリコン層をエツチングして第一電極１ｉ１３
を形成する。その後、第一七ルイオン注入マスク１１を
用いて、予め定めろれたチャンネル領域部位２０ｂにＮ
型不純物をイオン注入する。
晶シリコン層を付着させ、第一ゲートマスクを用いて第
一多結晶シリコン層をエツチングして第一電極１ｉ１３
を形成する。その後、第一七ルイオン注入マスク１１を
用いて、予め定めろれたチャンネル領域部位２０ｂにＮ
型不純物をイオン注入する。
第５図（Ｃ）においては、上記第一七ルイオン注入マス
ク１１を除去し、第二ゲート酸化膜１５を成長させた後
、第二多結晶シリコン層を付着させる。そして、第二ゲ
ートマスクを用いて第二多結晶シリコン層をエツチング
して第二ゲート電極層１６を残す。ここで、第二ゲート
電極層１６は第一ゲート電極層１３間に形成され、第二
ゲート電極層１６の周縁部が隣接する第一電極層１３の
周縁部を被せるようになる。第二ゲート電極層１６ａは
隣接する第一ゲート電極層１３ａ、１３ｂによってＮ型
不純物イオン注入層２０ｂにセルフアライメントされる
ように形成される。その後、第二セルイオン注入マスク
１４を用いて第一ゲート電極層１３ｃの下にある予め定
められたチャンネル領域部位２０ａに第一ゲート電極層
１３ｃに隣接する第二ゲート電極層１６ｂ、１６ｃによ
って第一ゲート電極層１３ｃとセルフアライメントされ
る。
ク１１を除去し、第二ゲート酸化膜１５を成長させた後
、第二多結晶シリコン層を付着させる。そして、第二ゲ
ートマスクを用いて第二多結晶シリコン層をエツチング
して第二ゲート電極層１６を残す。ここで、第二ゲート
電極層１６は第一ゲート電極層１３間に形成され、第二
ゲート電極層１６の周縁部が隣接する第一電極層１３の
周縁部を被せるようになる。第二ゲート電極層１６ａは
隣接する第一ゲート電極層１３ａ、１３ｂによってＮ型
不純物イオン注入層２０ｂにセルフアライメントされる
ように形成される。その後、第二セルイオン注入マスク
１４を用いて第一ゲート電極層１３ｃの下にある予め定
められたチャンネル領域部位２０ａに第一ゲート電極層
１３ｃに隣接する第二ゲート電極層１６ｂ、１６ｃによ
って第一ゲート電極層１３ｃとセルフアライメントされ
る。
第５図（ｄ）においては、上記のようにセルファライメ
ントイオン注入が完了した後、第一中間絶縁膜１７及び
第二中間絶縁膜１８を被せて金属配線工程を完了させた
状態を示す。
ントイオン注入が完了した後、第一中間絶縁膜１７及び
第二中間絶縁膜１８を被せて金属配線工程を完了させた
状態を示す。
第６図（ａ−ｄ）は、本発明による他の実施例のＭＵＣ
；ＲＯＭのセルイオン注入の工程順序を表した図面であ
る。
；ＲＯＭのセルイオン注入の工程順序を表した図面であ
る。
第６図（ａ）においては、Ｐ型シリコンサブストレート
１０のセル分離領域にフィールドしきい電圧調節のため
の不純物を注入させた後に、フィールド酸化膜層を熱成
長させて、アクティブ領域を定めた工程完了状態でチャ
ンネル領域２０に全体的にＮ型不純物をイオン注入して
チャンネル空乏型（しきい電圧が負）になるようにした
状態を表す。
１０のセル分離領域にフィールドしきい電圧調節のため
の不純物を注入させた後に、フィールド酸化膜層を熱成
長させて、アクティブ領域を定めた工程完了状態でチャ
ンネル領域２０に全体的にＮ型不純物をイオン注入して
チャンネル空乏型（しきい電圧が負）になるようにした
状態を表す。
第６図Ｃｂ）においては、上記工程完了後に第一ゲート
酸化膜１１を成長させ、第一多結晶シリコン層を付着さ
せた後に、第一ゲートマスクを用いて多結晶シリコン層
を選択的にエツチングして第一ゲート電極層１３を形成
した工程を表す。
酸化膜１１を成長させ、第一多結晶シリコン層を付着さ
せた後に、第一ゲートマスクを用いて多結晶シリコン層
を選択的にエツチングして第一ゲート電極層１３を形成
した工程を表す。
第６図（Ｃ）においては、上記工程完了後に第二ゲート
酸化膜１５を成長させ、第二多結晶シリコン層を付着さ
せる。そして、第二ゲートマスクを用いて、多結晶シリ
コン層を選択的にエツチングして、第二ゲート電極層１
６を形成する。その後、セルイオン注入マスク１９を用
いて、予め定められたゲート電極層１３ｃ、１６ａを除
外したゲート電極層１３ａ、１３ｂ、１６ｂ、１６ｃの
下にあるチャンネル領域部位にゲート電極層を通じてＰ
型不純物をイオン注入する。したがって、Ｐ型不純物が
注入されたチャンネル領域部位２１にはチャンネル空乏
型でチャンネル増加型に変わるようになり、ゲート電極
層１３ｃ、１６ａの下にある予め定められたシャンネル
領域部位２０のみがチャンネル空乏型をそのままに維持
するようになる。それ故、ゲート電極層１３ｃ、１６ａ
とチャンネル領域部位２０はセルフアライメントされる
。
酸化膜１５を成長させ、第二多結晶シリコン層を付着さ
せる。そして、第二ゲートマスクを用いて、多結晶シリ
コン層を選択的にエツチングして、第二ゲート電極層１
６を形成する。その後、セルイオン注入マスク１９を用
いて、予め定められたゲート電極層１３ｃ、１６ａを除
外したゲート電極層１３ａ、１３ｂ、１６ｂ、１６ｃの
下にあるチャンネル領域部位にゲート電極層を通じてＰ
型不純物をイオン注入する。したがって、Ｐ型不純物が
注入されたチャンネル領域部位２１にはチャンネル空乏
型でチャンネル増加型に変わるようになり、ゲート電極
層１３ｃ、１６ａの下にある予め定められたシャンネル
領域部位２０のみがチャンネル空乏型をそのままに維持
するようになる。それ故、ゲート電極層１３ｃ、１６ａ
とチャンネル領域部位２０はセルフアライメントされる
。
第６図（ｄ）においては、上記のようにセルファライメ
ントイオン注入が完了した後に、第一中間絶縁膜１７及
び第二中間絶縁膜１８を被せて、金属配線工程を完了し
た状態を表す。
ントイオン注入が完了した後に、第一中間絶縁膜１７及
び第二中間絶縁膜１８を被せて、金属配線工程を完了し
た状態を表す。
以上のように、本発明においてはゲート電極層をセルイ
オン注入時にセルフアライメントマスクとして使用する
ことにより、ゲート電極層とイオン注入領域がミスアラ
イメントすることを防止し得るようになる。したがって
、セル領域を必要以上に大きく設計しなくてもよいので
メモリセルの集積度を高める。
オン注入時にセルフアライメントマスクとして使用する
ことにより、ゲート電極層とイオン注入領域がミスアラ
イメントすることを防止し得るようになる。したがって
、セル領域を必要以上に大きく設計しなくてもよいので
メモリセルの集積度を高める。
本発明の実施例においては、ゲート電極層として多結晶
シリコンを使用したが、多結晶シリコンと同一以上の伝
導度を有する物質、例えば高融点金属のシリサイド（Ｓ
ｉｌｉｃｉｄｅ）や高融点金属単体等を使用し得る。ま
た、本発明はＭＵＧＲＯＭの製造方法にのみ限定される
ものでなく、マルチゲート型ＭＯＳトランジスタ構造と
なっており、そのゲートしきい電圧を選択的に調節する
半導体素子の製造方法には全て適用できる。
シリコンを使用したが、多結晶シリコンと同一以上の伝
導度を有する物質、例えば高融点金属のシリサイド（Ｓ
ｉｌｉｃｉｄｅ）や高融点金属単体等を使用し得る。ま
た、本発明はＭＵＧＲＯＭの製造方法にのみ限定される
ものでなく、マルチゲート型ＭＯＳトランジスタ構造と
なっており、そのゲートしきい電圧を選択的に調節する
半導体素子の製造方法には全て適用できる。
第１図は、ＭＵＧＲＯＭのセルアレイ構造を図示した平
面図。 第２回は、第１図のＭＵＧＲＯＭのセルアレイのトラン
ジスタの等価回路。 第３図は、ＭＵＧＲＯＭのセルアレイ構造を示すための
第１図のＡ−Ａ線の断面図。 第４ａ〜ｄ図は、従来のＭＵＧＲＯＭのセルイオン注入
工程を図示した工程順序図。 第５ ａ −ｄ図は、本発明によるＭＵＧＲＯＭのセル
イオン注入工程を図示した一実施例の工程順序図。 第６ａ−ｄ図は、本発明によるＭＵＧＲＯＭのセルイオ
ン注入工程を図示した他の実施例の工程順序図。 図中参照符号： １・・・ドレイン領域、 ２・・・ソース領域、 ３・・・金属コンタクトホール、 Ｂｌ、Ｂｚ ・・・ビットライン、 Ｗ、〜ＷＮ ・・・ワードライン（ゲート電極層）、Ｃ
０〜Ｃ３・・・セルイオン注入領域、Ｍ ＋ 、 Ｍ
ｓ、Ｍ６ ・・・チャンネル空乏型ＭＯＳトランジスタ Ｍ ２． Ｍ ４＋ Ｍ ｓ ・・・チャンネル増加
型ＭＯＳトランジスタ ＣＳ・・・共通ソースライン、 １０・・・サブストレート、 １１・・・第一七ルイオン注入マスク、１２・・・第一
酸化膜、 １３・・・第一ゲート電極層、 １４・・・第二七ルイオン注入マスク、１５・・・第二
ゲート酸化膜、 １６・・・第二ゲート電極層、 １７・・・第一中間絶縁膜、 １８・・・第二中間絶縁膜、 １９・・・セルイオン注入マスク、 ２０・・・空乏型チャンネル領域部位、・増加型チャン
ネル頭載部位。
面図。 第２回は、第１図のＭＵＧＲＯＭのセルアレイのトラン
ジスタの等価回路。 第３図は、ＭＵＧＲＯＭのセルアレイ構造を示すための
第１図のＡ−Ａ線の断面図。 第４ａ〜ｄ図は、従来のＭＵＧＲＯＭのセルイオン注入
工程を図示した工程順序図。 第５ ａ −ｄ図は、本発明によるＭＵＧＲＯＭのセル
イオン注入工程を図示した一実施例の工程順序図。 第６ａ−ｄ図は、本発明によるＭＵＧＲＯＭのセルイオ
ン注入工程を図示した他の実施例の工程順序図。 図中参照符号： １・・・ドレイン領域、 ２・・・ソース領域、 ３・・・金属コンタクトホール、 Ｂｌ、Ｂｚ ・・・ビットライン、 Ｗ、〜ＷＮ ・・・ワードライン（ゲート電極層）、Ｃ
０〜Ｃ３・・・セルイオン注入領域、Ｍ ＋ 、 Ｍ
ｓ、Ｍ６ ・・・チャンネル空乏型ＭＯＳトランジスタ Ｍ ２． Ｍ ４＋ Ｍ ｓ ・・・チャンネル増加
型ＭＯＳトランジスタ ＣＳ・・・共通ソースライン、 １０・・・サブストレート、 １１・・・第一七ルイオン注入マスク、１２・・・第一
酸化膜、 １３・・・第一ゲート電極層、 １４・・・第二七ルイオン注入マスク、１５・・・第二
ゲート酸化膜、 １６・・・第二ゲート電極層、 １７・・・第一中間絶縁膜、 １８・・・第二中間絶縁膜、 １９・・・セルイオン注入マスク、 ２０・・・空乏型チャンネル領域部位、・増加型チャン
ネル頭載部位。
Claims (1)
- 【特許請求の範囲】 １、第一ゲート電極層と第二電極層が半導体サブストレ
ートのドレイン領域とソース領域との間にあるチャンネ
ル領域上に電気的に相互絶縁されて、交互に複数個配列
されたマルチゲート型ＭＯＳトランジスタ構造を具備し
た半導体素子の製造方法において、 上記チャンネル領域上にサブストレートと電気的に絶縁
されるように第一ゲート電極層を一定間隔に複数個形成
し、 上記第一電極層間の予め定められたチャンネル領域の部
位にサブストレートと異なる伝導型の不純物を選択的に
イオン注入し、 上記第一電極層間のチャンネル領域上にサブストレート
及び第一ゲート電極層と電気的に絶縁されるように第二
ゲート電極を複数個形成し、第二ゲート電極層の周縁部
が隣接する第一電極層の周縁部を被せるように形成し、 そして、第一電極層の下にある予め定められた領域部位
にサブストレートと異なる伝導型の不純物を第一ゲート
電極層を通じて選択的にイオン注入して、 これをもって、隣接するゲート電極層によってセルフア
ライメントされるように不純物をゲート電極層の下にあ
る予め定められたチャンエンル領域部位にのみイオン注
入し得ることを特徴とするマルチゲート型ＭＯＳトラン
ジスタ構造を具備する半導体素子のセルフアライメント
イオン注入方法。 ２、上記第一ゲート電極層を形成する前にサブストレー
トと同一型の不純物をイオン注入してゲートしきい電圧
を調節することを特徴とする第１項に記載のマルチゲー
ト型ＭＯＳトランジスタ構造を具備する半導体素子のセ
ルフアライメントイオン注入方法。 ３、上記ゲート電極層の下にある予め定められたチャン
ネル領域部位はチャンネル空乏型であり、そお他のチャ
ンネル領域ぶいチャンネル増加型に形成することを特徴
とする第２項に記載のマルチゲート型ＭＯＳトランジス
タ構造を具備する半導体素子のセルフアライメントイオ
ン注入方法。 ４、上記サブストレートはＰ型であり予め定められたチ
ャンネル領域部位にセルフアライメント注入される不純
物はＮ型であることを特徴とする第３項に記載のマルチ
ゲート型ＭＯＳトランジスタ構造を具備する半導体素子
のセルフアライメントイオン注入方法。 ５、上記サブストレートはＮ型であり、予め定められた
チャンネル領域部位にセルフアライメントイオン注入さ
れる不純物はＰ型であることを特徴とする第３項に記載
のマルチゲート型ＭＯＳトランジスタ構造を具備する半
導体素子のセルフアライメントイオン注入方法。 ６、上記第一及び第二ゲート電極層は多結晶シリコンで
形成することを特徴とする第１項〜第４項又は第５項に
記載のマルチゲート型ＭＯＳトランジスタ構造を具備し
た素子のセルフアライメントイオン注入方法。 ７、上記第一及び第二ゲート電極層は多結晶シリコン以
外の導電性が優れる物質で形成することを特徴とする第
１項〜第４項又は第５項に記載のマルチゲート型ＭＯＳ
トランジスタ構造を具備した素子のセルフアライメント
イオン注入方法。 ８、上記第一ゲート電極層と第二電極層が半導体サブス
トレートのドレイン領域とソース領域との間にあるチャ
ンネル領域上に電気的に相互絶縁されて交互に複数個配
列されたマルチゲート型ＭＯＳトランジスタ構造を具備
した半導体素子の製造方法において、 上記チャンネル領域にサブストレートと異なる伝導型の
不純物をイオン注入し、 上記イオン注入されたチャンネル領域上にサブストレー
トと電気的に絶縁されるように第一ゲート電極層を一定
間隔に複数個形成し、 上記第一ゲート電極層間のチャンネル領域上にサブスト
レート及び第一電極層と電気的に絶縁されるように第二
ゲート電極層を複数個形成し、第二ゲート電極層の周縁
部が隣接する第一ゲート電極層の周縁部を被せるように
形成し、そして、上記ゲート電極層の下にある予め定め
られたチャンネル領域部位を除外した残りのチャンネル
領域部位にサブストレートと同一な伝導型の不純物を上
記ゲート電極層を通じて選択的にイオン注入して、 これをもって、隣接するゲート電極層によってセルフア
ライメントされるようにイオン注入さらた不純物をゲー
ト電極層の下にある予め定められたチャンネル領域部位
にのみ残すことができることを特徴とするマルチゲート
型ＭＯＳトランジスタ構造を具備した半導体素子のセル
フアライメントイオン注入方法。 ９、上記ゲート電極層の下にある予め定められたチャン
ネル部位は、チャンネル空乏形であり、その他のチャン
ネル部位はチャンネル増加型に形成することを特徴とす
る第８項に記載のマルチゲート型ＭＯＳトランジスタ構
造を具備した半導体素子のセルフアライメントイオン注
入方法。 １０、上記サブストレートはＰ型であり、チャンネル領
域にセルフアライメントイオン注入される不純物はＮ型
であることを特徴とする第９項に記載のマルチゲート型
ＭＯＳトランジスタ構造を具備した半導体素子のセルフ
アライメントイオン注入方法。 １１、上記サブストレートはＮ型であり、チャンネル領
域にセルフアライメントイオン注入される不純物はＰ型
であることを特徴とする第９項に記載のマルチゲート型
ＭＯＳトランジスタ構造を具備した半導体素子のセルフ
アライメントイオン注入方法。 １２、上記第一及び第二ゲート電極層は、多結晶シリコ
ンで形成することを特徴とする第８項〜第１０項又は第
１１項に記載のマルチゲート型ＭＯＳトランジスタ構造
を具備した半導体素子のセルフアライメントイオン注入
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237352A JP2577093B2 (ja) | 1989-09-14 | 1989-09-14 | マルチゲート型ｍｏｓ トランジスタ構造を具備した半導体素子のセルフアライメントイオン注入方法 |
| US07/408,649 US5149664A (en) | 1989-09-14 | 1989-09-18 | Self-aligning ion-implantation method for semiconductor device having multi-gate type MOS transistor structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237352A JP2577093B2 (ja) | 1989-09-14 | 1989-09-14 | マルチゲート型ｍｏｓ トランジスタ構造を具備した半導体素子のセルフアライメントイオン注入方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03293763A true JPH03293763A (ja) | 1991-12-25 |
| JP2577093B2 JP2577093B2 (ja) | 1997-01-29 |
Family
ID=17014121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1237352A Expired - Lifetime JP2577093B2 (ja) | 1989-09-14 | 1989-09-14 | マルチゲート型ｍｏｓ トランジスタ構造を具備した半導体素子のセルフアライメントイオン注入方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5149664A (ja) |
| JP (1) | JP2577093B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2908139B2 (ja) * | 1992-09-16 | 1999-06-21 | 株式会社東芝 | ２層ゲートプログラムｒｏｍの製造方法 |
| US5378649A (en) * | 1994-04-08 | 1995-01-03 | United Microelectronics Corporation | Process for producing non-volatile memory devices having closely spaced buried bit lines and non-overlapping code implant areas |
| US5380676A (en) * | 1994-05-23 | 1995-01-10 | United Microelectronics Corporation | Method of manufacturing a high density ROM |
| US5476803A (en) * | 1994-10-17 | 1995-12-19 | Liu; Kwo-Jen | Method for fabricating a self-spaced contact for semiconductor devices |
| US6159800A (en) * | 1997-04-11 | 2000-12-12 | Programmable Silicon Solutions | Method of forming a memory cell |
| US5976938A (en) * | 1997-04-21 | 1999-11-02 | Advanced Micro Devices, Inc. | Method of making enhancement-mode and depletion-mode IGFETs with different gate thicknesses |
| KR19980084469A (ko) * | 1997-05-23 | 1998-12-05 | 문정환 | 마스크 롬 및 그의 제조방법 |
| US6744082B1 (en) | 2000-05-30 | 2004-06-01 | Micron Technology, Inc. | Static pass transistor logic with transistors with multiple vertical gates |
| US20050274994A1 (en) * | 2004-06-14 | 2005-12-15 | Rhodes Howard E | High dielectric constant spacer for imagers |
| KR100596851B1 (ko) * | 2004-09-02 | 2006-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 셀 채널 이온 주입 방법 |
| US7214590B2 (en) * | 2005-04-05 | 2007-05-08 | Freescale Semiconductor, Inc. | Method of forming an electronic device |
Citations (5)
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| JPS63104469A (ja) * | 1986-10-22 | 1988-05-09 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS63239976A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | マスクｒｏｍの製造方法 |
| JPS6484662A (en) * | 1987-09-28 | 1989-03-29 | Matsushita Electronics Corp | Manufacture of semiconductor device |
| JPH01128564A (ja) * | 1987-11-13 | 1989-05-22 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364167A (en) * | 1979-11-28 | 1982-12-21 | General Motors Corporation | Programming an IGFET read-only-memory |
| US4397077A (en) * | 1981-12-16 | 1983-08-09 | Inmos Corporation | Method of fabricating self-aligned MOS devices and independently formed gate dielectrics and insulating layers |
| JPS60229365A (ja) * | 1984-04-27 | 1985-11-14 | Hitachi Ltd | 読み出し専用メモリの製造方法 |
-
1989
- 1989-09-14 JP JP1237352A patent/JP2577093B2/ja not_active Expired - Lifetime
- 1989-09-18 US US07/408,649 patent/US5149664A/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01128564A (ja) * | 1987-11-13 | 1989-05-22 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5149664A (en) | 1992-09-22 |
| JP2577093B2 (ja) | 1997-01-29 |
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