JPH04127566A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH04127566A JPH04127566A JP2247339A JP24733990A JPH04127566A JP H04127566 A JPH04127566 A JP H04127566A JP 2247339 A JP2247339 A JP 2247339A JP 24733990 A JP24733990 A JP 24733990A JP H04127566 A JPH04127566 A JP H04127566A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路装置、特に、エンハンスメント型ＭＯＳ
ＦＥＴとデプレッション型ＭＯＳＦＥＴとから構成され
るＮＡＮＤ型記憶セルを有するマスクＲＯＭ等のセミカ
スタム集積回路装置及びその製造方法に関し、 短納期で、高集積回路装置を構成するエンハンスメント
型ＭＯＳＦＥＴを隣接素子に悪影響を与えることなくデ
プレッション型ＭＯＳＦＥＴに変換された半導体集積回
路装置及びその製造方法を提供することを目的とし、 複数のエンハンスメント型ＭＯＳ Ｆ ＥＴのうちの所
定のもののチャネル領域にゲート電極を通して不純物を
導入することによって、デプレッション型ＭＯＳＦＥＴ
に変換する半導体集積回路装置の製造方法において、デ
プレッション型に変換されるＭＯＳＦＥＴの素子形成領
域のみに開口しているマスクを使用して不純物を導入す
るように構成した。
ＦＥＴとデプレッション型ＭＯＳＦＥＴとから構成され
るＮＡＮＤ型記憶セルを有するマスクＲＯＭ等のセミカ
スタム集積回路装置及びその製造方法に関し、 短納期で、高集積回路装置を構成するエンハンスメント
型ＭＯＳＦＥＴを隣接素子に悪影響を与えることなくデ
プレッション型ＭＯＳＦＥＴに変換された半導体集積回
路装置及びその製造方法を提供することを目的とし、 複数のエンハンスメント型ＭＯＳ Ｆ ＥＴのうちの所
定のもののチャネル領域にゲート電極を通して不純物を
導入することによって、デプレッション型ＭＯＳＦＥＴ
に変換する半導体集積回路装置の製造方法において、デ
プレッション型に変換されるＭＯＳＦＥＴの素子形成領
域のみに開口しているマスクを使用して不純物を導入す
るように構成した。
またこの場合に、デプレッション型に変換されるＭＯＳ
ＦＥＴのゲート電極の配線上にのみ開口しているマスク
を使用して不純物を導入するように構成した。
ＦＥＴのゲート電極の配線上にのみ開口しているマスク
を使用して不純物を導入するように構成した。
本発明は、半導体集積回路装置、特に、エンハンスメン
ト型ＭＯＳＦＥＴとデプレッション型ＭＯＳＦＥＴとか
ら構成されるＮＡＮＤ型記憶セルを有するマスクＲＯＭ
等のセミカスタム集積回路装置及びその製造方法に関す
るものである。
ト型ＭＯＳＦＥＴとデプレッション型ＭＯＳＦＥＴとか
ら構成されるＮＡＮＤ型記憶セルを有するマスクＲＯＭ
等のセミカスタム集積回路装置及びその製造方法に関す
るものである。
近年、半導体集積回路装置、特に、マスクＲＯＭ等のセ
ミカスタム半導体集積回路装置においては、受注から納
入までの期間（納期）を極力短縮することが強く要求さ
れている。
ミカスタム半導体集積回路装置においては、受注から納
入までの期間（納期）を極力短縮することが強く要求さ
れている。
そのためには、半導体集積回路装置へのユーザーデータ
の書込みを、これらの半導体集積回路装置の製造工程の
可及的後段において行うことが望ましい。
の書込みを、これらの半導体集積回路装置の製造工程の
可及的後段において行うことが望ましい。
［従来の技術〕
セミカスタム集積回路装置の一つであるマスクＲＯＭと
して最も集積度を高くできるのは、エンハンスメント型
ＭＯＳＦＥＴとデプレッション型ＭＯＳＦＥＴを組み合
わせて構成されたＮＡＮＤ型記憶セルアレイであり、製
造の中間段階においてエンハンスメント型ＭＯ５ＦＥＴ
をデプレッション型ＭＯＳＦＥＴに変換することによっ
て、ユーザデータが書き込まれている。
して最も集積度を高くできるのは、エンハンスメント型
ＭＯＳＦＥＴとデプレッション型ＭＯＳＦＥＴを組み合
わせて構成されたＮＡＮＤ型記憶セルアレイであり、製
造の中間段階においてエンハンスメント型ＭＯ５ＦＥＴ
をデプレッション型ＭＯＳＦＥＴに変換することによっ
て、ユーザデータが書き込まれている。
第３図（ａ）〜（Ｃ）は従来のエンハンスメント型ＭＯ
ＳＦＥＴのチャネル領域に不純物を注入する工程の説明
図である。
ＳＦＥＴのチャネル領域に不純物を注入する工程の説明
図である。
この図によって従来の、エンハンスメント型ＭＯＳＦＥ
Ｔをデプレッション型ＭＯＳＦＥＴに変換する典型的な
方法を説明する。
Ｔをデプレッション型ＭＯＳＦＥＴに変換する典型的な
方法を説明する。
■ 第１の方法（第３図（ａ）参照）
半導体基板２１上に素子分離領域２２を形成した段階で
、デプレッション型に変換しないＭＯＳＦＥＴの領域を
マスク２３によって覆った状態で、デプレッション型に
変換するＭＯＳＦＥＴのチャネル領域に、不純物Ｐ゛を
、そのイオンが素子分離領域を突き抜けない程度の加速
エネルギー（例えば、Ｐ゛イオン場合６０ＫｅＶ）に抑
えて、注入しく２４）、その後、ゲート電極を形成し、
このゲート電極と素子分離領域をマスクとして、ソース
領域とドレイン領域を形成する方法。
、デプレッション型に変換しないＭＯＳＦＥＴの領域を
マスク２３によって覆った状態で、デプレッション型に
変換するＭＯＳＦＥＴのチャネル領域に、不純物Ｐ゛を
、そのイオンが素子分離領域を突き抜けない程度の加速
エネルギー（例えば、Ｐ゛イオン場合６０ＫｅＶ）に抑
えて、注入しく２４）、その後、ゲート電極を形成し、
このゲート電極と素子分離領域をマスクとして、ソース
領域とドレイン領域を形成する方法。
■ 第２の方法（第３図（ｂ）参照）
半導体基板２１上に幅が広い素子分離領域２２とゲート
電極２５を形成し、これらをマスクとして不純物を導入
して、ソース領域２６、ドレイン領域２７を形成した後
、デプレッション型に変換しないＭＯＳＦＥＴの領域を
マスク２３によって覆った状態で、デプレッション型に
変換するＭＯＳＦＥＴのチャネル領域に、不純物Ｐ３を
、そのイオンがゲート電極２５を突き抜ける程度の加速
エネルギー（例えば、Ｐ゛イオン場合２５０ＫｅＶ）で
、このゲート電極２５を通して注入する（２４）方法。
電極２５を形成し、これらをマスクとして不純物を導入
して、ソース領域２６、ドレイン領域２７を形成した後
、デプレッション型に変換しないＭＯＳＦＥＴの領域を
マスク２３によって覆った状態で、デプレッション型に
変換するＭＯＳＦＥＴのチャネル領域に、不純物Ｐ３を
、そのイオンがゲート電極２５を突き抜ける程度の加速
エネルギー（例えば、Ｐ゛イオン場合２５０ＫｅＶ）で
、このゲート電極２５を通して注入する（２４）方法。
■ 第３の方法（第３図（Ｃ）参照）
半導体基板２１上に厚い素子分離領域２２（例えば、１
００００人程度のＳｉＯ□）とゲート電極２５を形成し
、これらをマスクとして不純物を導入して、ソース領域
２６、ドレイン領域２７を形成した後、デプレッション
型に変換しないＭＯＳＦＥＴの領域をマスク２３によっ
て覆った状態で、デプレッション型に変換するＭＯＳＦ
ＥＴのチャネル領域に、不純物Ｐ゛を、そのイオンが厚
い分離領域２２を突き抜けない程度の加速エネルギー（
例えば、Ｐ゛イオン場合２５０ＫｅＶ）で、ゲート電極
２５を通して注入する（２４）方法。
００００人程度のＳｉＯ□）とゲート電極２５を形成し
、これらをマスクとして不純物を導入して、ソース領域
２６、ドレイン領域２７を形成した後、デプレッション
型に変換しないＭＯＳＦＥＴの領域をマスク２３によっ
て覆った状態で、デプレッション型に変換するＭＯＳＦ
ＥＴのチャネル領域に、不純物Ｐ゛を、そのイオンが厚
い分離領域２２を突き抜けない程度の加速エネルギー（
例えば、Ｐ゛イオン場合２５０ＫｅＶ）で、ゲート電極
２５を通して注入する（２４）方法。
上記のように、従来の第２の方法と第３の方法において
は、受注したマスクＲＯＭの納期を短縮するために、不
純物イオンの注入によるユーザデータの書き込み工程を
、ゲート電極の形成後に行っている。
は、受注したマスクＲＯＭの納期を短縮するために、不
純物イオンの注入によるユーザデータの書き込み工程を
、ゲート電極の形成後に行っている。
また、いずれにしても、露光装置の位置合わせの余裕を
とり、ＭＯ３ＦＥ前記憶セルの特性を安定にするため、
マスクの開口は、デプレッション型に変換するＭＯＳＦ
ＥＴの素子形成領域だけでなく、素子分離領域にわたる
ように広く形成されている。
とり、ＭＯ３ＦＥ前記憶セルの特性を安定にするため、
マスクの開口は、デプレッション型に変換するＭＯＳＦ
ＥＴの素子形成領域だけでなく、素子分離領域にわたる
ように広く形成されている。
しかし、上記従来の第１の方法には、ユーザデータの書
き込みをゲート電極の形成前に行うため、納期を短縮す
ることができないという問題があり、従来の第２の方法
には、素子分離領域を広くとるため、高集積度を維持し
ようとすると、素子分離領域以外の素子形成領域の寸法
をスケールダウンしなければならず、集積化に限界があ
り、また、高エネルギーの不純物イオンが素子分離領域
であるフィールド酸化膜の下にまで達し、隣接する素子
との絶縁性を劣化するおそれがあるという問題があり、
従来の第３の方法には、厚い酸化膜を形成する工程に難
点があり、また、ゲート電極２５と素子分離領域２２か
らなるマスクが存在しない部分に深く注入された不純物
が、その後の熱処理によってチャネルの方向と垂直の横
方向に拡散して、その方向に隣接するＭＯＳＦＥＴの特
性に影響を及ぼすことになり、最悪の場合は、隣接する
ＭＯＳＦＥＴがエンハンスメント型の場合は、Ｖｌが低
く変化して、半導体装置としての機能を果たさなくなる
おそれがあるという問題があった。
き込みをゲート電極の形成前に行うため、納期を短縮す
ることができないという問題があり、従来の第２の方法
には、素子分離領域を広くとるため、高集積度を維持し
ようとすると、素子分離領域以外の素子形成領域の寸法
をスケールダウンしなければならず、集積化に限界があ
り、また、高エネルギーの不純物イオンが素子分離領域
であるフィールド酸化膜の下にまで達し、隣接する素子
との絶縁性を劣化するおそれがあるという問題があり、
従来の第３の方法には、厚い酸化膜を形成する工程に難
点があり、また、ゲート電極２５と素子分離領域２２か
らなるマスクが存在しない部分に深く注入された不純物
が、その後の熱処理によってチャネルの方向と垂直の横
方向に拡散して、その方向に隣接するＭＯＳＦＥＴの特
性に影響を及ぼすことになり、最悪の場合は、隣接する
ＭＯＳＦＥＴがエンハンスメント型の場合は、Ｖｌが低
く変化して、半導体装置としての機能を果たさなくなる
おそれがあるという問題があった。
したがって、上記従来の方法によっては、所期の目的で
ある、短い納期でしかも高集積度を維持するという要求
を実現することはできない。
ある、短い納期でしかも高集積度を維持するという要求
を実現することはできない。
本発明は、上記の従来技術が有する問題を解決して、短
納期で、高集積回路装置を構成するエンハンスメント型
ＭＯＳＦＥＴを隣接素子に悪影響を与えることなくデプ
レッション型ＭＯ５ＦＥＴに変換する方法を従供するこ
とを目的とする。
納期で、高集積回路装置を構成するエンハンスメント型
ＭＯＳＦＥＴを隣接素子に悪影響を与えることなくデプ
レッション型ＭＯ５ＦＥＴに変換する方法を従供するこ
とを目的とする。
本発明にかかる、複数のエンハンスメント型ＭＯＳＦＥ
Ｔのうちの所定のもののチャネル領域にそのゲート電極
を通して不純物を導入してデプレッション型ＭＯＳＦＥ
Ｔに変換された半導体集積回路装置においては、該不純
物が、デプレッション型に変換されたＭＯＳＦＥＴの素
子形成領域のみに導入されている構成を採用した。
Ｔのうちの所定のもののチャネル領域にそのゲート電極
を通して不純物を導入してデプレッション型ＭＯＳＦＥ
Ｔに変換された半導体集積回路装置においては、該不純
物が、デプレッション型に変換されたＭＯＳＦＥＴの素
子形成領域のみに導入されている構成を採用した。
また、本発明にかかる、複数のエンハンスメント型ＭＯ
ＳＦＥＴのうちの所定のもののチャネル領域にそのゲー
ト電極を通して不純物を導入して、デプレッション型Ｍ
ＯＳＦＥＴに変換する半導体集積回路装置の製造方法に
おいては、デプレッション型に変換されるＭＯＳＦＥＴ
の素子形成領域のみに開口されているマスクを使用して
不純物を導入する方法を採用した。
ＳＦＥＴのうちの所定のもののチャネル領域にそのゲー
ト電極を通して不純物を導入して、デプレッション型Ｍ
ＯＳＦＥＴに変換する半導体集積回路装置の製造方法に
おいては、デプレッション型に変換されるＭＯＳＦＥＴ
の素子形成領域のみに開口されているマスクを使用して
不純物を導入する方法を採用した。
そしてまた、この場合、素子分離領域を絶縁性をさらに
改善するために、デプレッション型に変換されるＭＯＳ
ＦＥＴのゲート電極の配線上にのみ開口しているマスク
を使用して不純物を導入することができる。
改善するために、デプレッション型に変換されるＭＯＳ
ＦＥＴのゲート電極の配線上にのみ開口しているマスク
を使用して不純物を導入することができる。
素子形成領域のみ、あるいはゲート電極の配線の下の領
域のみに不純物を導入すると、素子分離領域の幅が短く
ても隣接素子間の絶縁特性が劣化することがなく、高い
集積度を維持することが可能になる。
域のみに不純物を導入すると、素子分離領域の幅が短く
ても隣接素子間の絶縁特性が劣化することがなく、高い
集積度を維持することが可能になる。
以下、本発明の詳細な説明する。
（１）第１実施例
第１図（ａ）〜（ｆ）は、本発明の第１実施汐の製造工
程説明図である。
程説明図である。
この図において、ｌはｐ型シリコン基板、２ ＬＪｎ型
ウ型用エルはフィールド酸化膜、４はゲート酸化膜、５
はゲート電極、６はスルー酸化膜、７はレジストマスク
、８は開口、９は不純物、１０はｎ型ソース領域、１１
はｎ型ドレイン領域、１２はｐ型ソース領域、１３はｐ
型ドレイン領域、１４は眉間絶縁膜、１５はコンタクト
ホール、１６はＡＩ！、配線、１７はカバー絶縁膜であ
る。
ウ型用エルはフィールド酸化膜、４はゲート酸化膜、５
はゲート電極、６はスルー酸化膜、７はレジストマスク
、８は開口、９は不純物、１０はｎ型ソース領域、１１
はｎ型ドレイン領域、１２はｐ型ソース領域、１３はｐ
型ドレイン領域、１４は眉間絶縁膜、１５はコンタクト
ホール、１６はＡＩ！、配線、１７はカバー絶縁膜であ
る。
第１図（ａ）〜（ｆ）に示された製造工程説明図によっ
てその主要な工程を説明する。
てその主要な工程を説明する。
第１工程（第１図（ａ）参照）
マスクＲＯＭ周辺回路のＰチャネルＭＯＳＦＥＴを形成
する領域としてｐ型シリコン基板１にｎ型ウェル２を形
成する。
する領域としてｐ型シリコン基板１にｎ型ウェル２を形
成する。
その後、１，０ＣＯ３法によってＭＯＳＦＥＴ元成領域
を画成領域素子分離領域となる厚さ５０００人程度０フ
ィールド酸化膜３を形成する。
を画成領域素子分離領域となる厚さ５０００人程度０フ
ィールド酸化膜３を形成する。
そして、各ＭＯＳＦＥＴのｐ型チャネルＮ域とｎ型チャ
ネル領域に不純物を導入してそれぞれのＶｔｈをコント
ロールする。
ネル領域に不純物を導入してそれぞれのＶｔｈをコント
ロールする。
第２工程（第１図（ｂ）参照）
ＭＯＳＦＥＴを形成する領域に厚さ２００人程Ｓ０ゲー
ト酸化膜４を形成する。
ト酸化膜４を形成する。
ポリサイド膜を全面に成長させ、バターニングしてゲー
ト電極５を、形成する。
ト電極５を、形成する。
第３工程（第１図（ｃ）参照）
基板の全面に注入用のスルー酸化膜６を形成し、本発明
にしたがって、ＭＯＳＦＥＴを形成するための領域（素
子形成領域）だけに開口８をもち素子分離領域には開口
しないようにバターニングしたレジストマスク７を通し
て、２００ＫｅＶ程度の加速エネルギーでＡ ｓ ”ま
たはＰ゛を所定のエンハンスメント型ＭＯＳＦＥＴのチ
ャネル領域に注入してデプレッション型ＭＯＳＦＥＴに
変換してユーザデータを書き込む。
にしたがって、ＭＯＳＦＥＴを形成するための領域（素
子形成領域）だけに開口８をもち素子分離領域には開口
しないようにバターニングしたレジストマスク７を通し
て、２００ＫｅＶ程度の加速エネルギーでＡ ｓ ”ま
たはＰ゛を所定のエンハンスメント型ＭＯＳＦＥＴのチ
ャネル領域に注入してデプレッション型ＭＯＳＦＥＴに
変換してユーザデータを書き込む。
この際、素子分離領域であるフィールド酸化膜３はレジ
ストで覆われているため、この部分に不純物イオンが注
入されることはなく、隣接する素子との間の絶縁性の劣
化は生じない。
ストで覆われているため、この部分に不純物イオンが注
入されることはなく、隣接する素子との間の絶縁性の劣
化は生じない。
第４工程（第１図（ｄ）参照）
周辺回路となるｐ型チャネルＭＯＳＦＥＴが形成される
ｎ型ウェル２をマスクしておいて、マスクＲＯＭの記憶
セルが形成される領域に、ゲート電極５とフィールド酸
化膜３をマスクとしてｎ型不純物（ＡｓまたはＰ）を自
己整合的にイオン注入して、ゲート電極５０両側に、ソ
ース領域１０とドレイン領域１１を形成する。
ｎ型ウェル２をマスクしておいて、マスクＲＯＭの記憶
セルが形成される領域に、ゲート電極５とフィールド酸
化膜３をマスクとしてｎ型不純物（ＡｓまたはＰ）を自
己整合的にイオン注入して、ゲート電極５０両側に、ソ
ース領域１０とドレイン領域１１を形成する。
つぎに、マスクＲＯＭの記憶セルが形成されている領域
をマスクしておいて、上記と同様にｐ型不純物を注入し
て周辺回路のＭＯＳＦＥＴのソース領域１２とドレイン
領域１３を形成する。
をマスクしておいて、上記と同様にｐ型不純物を注入し
て周辺回路のＭＯＳＦＥＴのソース領域１２とドレイン
領域１３を形成する。
第５工程（第１図（ｅ）参照）
ＣＶＤ法によって、厚さ６０００人程度０ＰＳＧ（リン
珪酸ガラス）からなる眉間絶縁膜１４を形成し、表面に
平坦化した後、ソース領域、ドレイン領域、ゲート電極
にコンタクトホール１５を形成する。
珪酸ガラス）からなる眉間絶縁膜１４を形成し、表面に
平坦化した後、ソース領域、ドレイン領域、ゲート電極
にコンタクトホール１５を形成する。
第６エ程（第１図（ｆ）参照）
基板上全面に、Ａｌ膜を蒸着し、バターニングして配線
１６を形成する。
１６を形成する。
その後、基板上全面に配線１６を覆ってカバー絶縁膜１
７を形成し、ワイヤボンディングするためのバッド部を
開口する。
７を形成し、ワイヤボンディングするためのバッド部を
開口する。
この実施例においては、不純物が各ＭＯＳＦＥＴが形成
される６１Ｍのみに注入され、素子分Ｍ ％Ｍ域には注
入されないから、素子分離領域の下の半導体層の絶縁の
劣化はなく、隣接するＭＯＳＦＥＴ間の干渉はない。
される６１Ｍのみに注入され、素子分Ｍ ％Ｍ域には注
入されないから、素子分離領域の下の半導体層の絶縁の
劣化はなく、隣接するＭＯＳＦＥＴ間の干渉はない。
（２）第２実施例
第１実施例は、ＭＯＳＦＥＴのチャネル方向における隣
接素子間の絶縁性の劣化に着目したものであるが、前述
のように、従来の第２の方法、第３の方法（第３図（ｂ
）、（Ｃ）参照）によると、ゲート電極と素子分離領域
が存在しない部分に不純物が深く注入されるが、この不
純物がその後の熱処理によってチャネルの方向と垂直の
横方向にも拡散して、その方向に形成されている素子−
素子間の拡散層領域に拡散されて、隣接する素子の特性
に悪影響を及ぼすおそれがある。
接素子間の絶縁性の劣化に着目したものであるが、前述
のように、従来の第２の方法、第３の方法（第３図（ｂ
）、（Ｃ）参照）によると、ゲート電極と素子分離領域
が存在しない部分に不純物が深く注入されるが、この不
純物がその後の熱処理によってチャネルの方向と垂直の
横方向にも拡散して、その方向に形成されている素子−
素子間の拡散層領域に拡散されて、隣接する素子の特性
に悪影響を及ぼすおそれがある。
このようなおそれがある場合には、エンハンスメント型
ＭＯＳＦＥＴをデプレッション型ＭＯＳＦＥＴに変換す
るために、そのチャネル領域に不純物イオンを注入する
際、ゲート電極の配線上のみに開口するマスクを使用す
ることによって打開することができる。
ＭＯＳＦＥＴをデプレッション型ＭＯＳＦＥＴに変換す
るために、そのチャネル領域に不純物イオンを注入する
際、ゲート電極の配線上のみに開口するマスクを使用す
ることによって打開することができる。
第２図（ａ）、（ｂ）は、本発明の第２実施例の概略構
成説明図で、第２図（ａ）は平面図で、第２図（ｂ）は
、チャネル方向と直角方向のＸ−Ｘ″線における断面図
である。
成説明図で、第２図（ａ）は平面図で、第２図（ｂ）は
、チャネル方向と直角方向のＸ−Ｘ″線における断面図
である。
この図において、１はシリコン基板、３は素子分離領域
、５はゲート電極、７はレジストマスク、８はマスクの
開口、１８は素子−素子間拡散層領域を示している。
、５はゲート電極、７はレジストマスク、８はマスクの
開口、１８は素子−素子間拡散層領域を示している。
このように、ゲート電極５にのみ開口するマスクを使用
することによって、注入される不純物９はゲート電極５
の直下に限定され、素子−素子間拡散層には不純物イオ
ンが注入されないから、素子−素子間が狭くても、デプ
レッション型ＭＯＳＦＥＴが隣接する素子に悪影響を与
えることがなくなる。
することによって、注入される不純物９はゲート電極５
の直下に限定され、素子−素子間拡散層には不純物イオ
ンが注入されないから、素子−素子間が狭くても、デプ
レッション型ＭＯＳＦＥＴが隣接する素子に悪影響を与
えることがなくなる。
したがって、素子骨ＨｅＮ域を狭くして素子の集積度を
向上することができる。
向上することができる。
デプレッション型ＭＯＳＦＥＴに安定したデプレッショ
ン特性を付与するためには、注入される不純物がソース
領域とドレイン領域の間に充分延びていることが必要が
あるから、必要なデプレッション型ＭＯＳＦＥＴ特性と
、注入される不純物イオンの広がり等を考慮して、マス
クの開口部の大きさを適宜決定する。
ン特性を付与するためには、注入される不純物がソース
領域とドレイン領域の間に充分延びていることが必要が
あるから、必要なデプレッション型ＭＯＳＦＥＴ特性と
、注入される不純物イオンの広がり等を考慮して、マス
クの開口部の大きさを適宜決定する。
以上の第１実施例、第２実施例においては、ユーザデー
タを書き込んで製造する半導体集積回路装置（ＡＳＩＣ
）の典型的なものがマスクＲＯＭであるところから、こ
れを中心に説明したが、−般にユーザから要求された仕
様に応じて製造する半導体集積回路装置、あるいは、共
通の製造工程によって汎用の中間的半導体装置を製造し
、最終段階において特定の機能を付与して完成する半導
体集積回路装置に同様に適用できることはいうまでもな
い。
タを書き込んで製造する半導体集積回路装置（ＡＳＩＣ
）の典型的なものがマスクＲＯＭであるところから、こ
れを中心に説明したが、−般にユーザから要求された仕
様に応じて製造する半導体集積回路装置、あるいは、共
通の製造工程によって汎用の中間的半導体装置を製造し
、最終段階において特定の機能を付与して完成する半導
体集積回路装置に同様に適用できることはいうまでもな
い。
本発明によると、素子分離領域のみ、あるいはゲート電
極の配線領域のみに不純物を導入するようにしたから、
チャネル方向の素子分離領域の幅が短くても隣接素子間
の絶縁特性が劣化することはな（、また、チャネル方向
と垂直方向の素子素子間の拡散層領域の幅が短くても、
その方向の隣接素子間の悪影響を除くことができるから
、高い集積度を維持することが可能である。
極の配線領域のみに不純物を導入するようにしたから、
チャネル方向の素子分離領域の幅が短くても隣接素子間
の絶縁特性が劣化することはな（、また、チャネル方向
と垂直方向の素子素子間の拡散層領域の幅が短くても、
その方向の隣接素子間の悪影響を除くことができるから
、高い集積度を維持することが可能である。
本発明を実現するためには、レジスト露光装置の位置合
わせ精度の向上と半導体装置の設計上の余裕が必要であ
るが、位置合わせ精度については現段階の技術で実現可
能であり、また、マスクＲＯＭなどで使用されているＮ
ＡＮＤ型回路では、回路設計上に余裕があるから、本発
明は、特に、この技術分野で有効である。
わせ精度の向上と半導体装置の設計上の余裕が必要であ
るが、位置合わせ精度については現段階の技術で実現可
能であり、また、マスクＲＯＭなどで使用されているＮ
ＡＮＤ型回路では、回路設計上に余裕があるから、本発
明は、特に、この技術分野で有効である。
第１図（ａ）〜（ｆ）は、本発明の第１実施例の製造工
程説明図、第２図（ａ）、（ｂ）は、本発明の第２実施
例の概略構成説明図、第３図（ａ）〜（Ｃ）は従来のエ
ンハンスメント型ＭＯＳＦＥＴのチャネル領域に不純物
を注入する工程の説明図である。 １・・・ｐ型シリコン基板、２・−・ｎ型ウェル、３−
・・フィールド酸化膜、４−・・ゲート酸化膜、５・・
−ゲート電極、６・−スルー酸化膜、７−レジストマス
ク、訃−開口、９・−不純物、１０−ソース領域、１１
ドレイン領域、１２−ソース領域、１３− ドレイン領
域、１４−・−層間絶縁膜、１５−・・コンタクトホー
ル、１６・−・Ａ１配線、１７−カバー絶縁膜、１８−
素子−素子間拡散層領域 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − ６スルー酸化膜 （Ｃ） 本発明の第１実施例の製造工程説明ロ グ１ 図 （その１） （ｄ） （ｅ） （ｆ） 第 図 （その２）
程説明図、第２図（ａ）、（ｂ）は、本発明の第２実施
例の概略構成説明図、第３図（ａ）〜（Ｃ）は従来のエ
ンハンスメント型ＭＯＳＦＥＴのチャネル領域に不純物
を注入する工程の説明図である。 １・・・ｐ型シリコン基板、２・−・ｎ型ウェル、３−
・・フィールド酸化膜、４−・・ゲート酸化膜、５・・
−ゲート電極、６・−スルー酸化膜、７−レジストマス
ク、訃−開口、９・−不純物、１０−ソース領域、１１
ドレイン領域、１２−ソース領域、１３− ドレイン領
域、１４−・−層間絶縁膜、１５−・・コンタクトホー
ル、１６・−・Ａ１配線、１７−カバー絶縁膜、１８−
素子−素子間拡散層領域 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − ６スルー酸化膜 （Ｃ） 本発明の第１実施例の製造工程説明ロ グ１ 図 （その１） （ｄ） （ｅ） （ｆ） 第 図 （その２）
Claims (1)
- 【特許請求の範囲】 （１）、複数のエンハンスメント型ＭＯＳＦＥＴのうち
の所定のもののチャネル領域にそのゲート電極を通して
不純物を導入してデプレッション型ＭＯＳＦＥＴに変換
された半導体集積回路装置において、該不純物が、デプ
レッション型に変換されたＭＯＳＦＥＴの素子形成領域
のみに導入されていることを特徴とする半導体集積回路
装置。 （２）、複数のエンハンスメント型ＭＯＳＦＥＴのうち
の所定のもののチャネル領域にそのゲート電極を通して
不純物を導入して、デプレッション型ＭＯＳＦＥＴに変
換する半導体集積回路装置の製造方法において、デプレ
ッション型に変換されるＭＯＳＦＥＴの素子形成領域の
みに開口しているマスクを使用して不純物を導入するこ
とを特徴とする半導体集積回路装置の製造方法。 （３）、複数のエンハンスメント型ＭＯＳＦＥＴのうち
の所定のもののチャネル領域にそのゲート電極を通して
不純物を導入してデプレッション型ＭＯＳＦＥＴに変換
された半導体集積回路装置において、該不純物が、デプ
レッション型に変換されたＭＯＳＦＥＴのゲート電極の
配線の下の領域のみに導入されていることを特徴とする
半導体集積回路装置。（４）、複数のエンハンスメント
型ＭＯＳＦＥＴのうちの所定のもののチャネル領域にそ
のゲート電極を通して不純物を導入して、デプレッショ
ン型ＭＯＳＦＥＴに変換する半導体集積回路装置の製造
方法において、デプレッション型に変換されるＭＯＳＦ
ＥＴのゲート電極の配線上にのみ開口しているマスクを
使用して不純物を導入することを特徴とする半導体集積
回路装置の製造方法。 （５）、請求項（２）または請求項（４）記載の半導体
集積回路装置の製造方法において、該半導体集積回路装
置が、複数のＭＯＳＦＥＴによって構成されるマスクＲ
ＯＭ等のセミカスタム半導体集積回路装置であり、エン
ハンスメント型ＭＯＳＦＥＴからデプレッション型ＭＯ
ＳＦＥＴへの変換が、ユーザデータを書き込む工程であ
ることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2247339A JPH04127566A (ja) | 1990-09-19 | 1990-09-19 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2247339A JPH04127566A (ja) | 1990-09-19 | 1990-09-19 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127566A true JPH04127566A (ja) | 1992-04-28 |
Family
ID=17161939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2247339A Pending JPH04127566A (ja) | 1990-09-19 | 1990-09-19 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127566A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982698A (ja) * | 1982-11-04 | 1984-05-12 | Toshiba Corp | マスクｒｏｍ |
| JPS59132651A (ja) * | 1983-01-20 | 1984-07-30 | Sanyo Electric Co Ltd | 半導体読出し専用メモリのデ−タ固定方法 |
| JPS60241259A (ja) * | 1984-05-16 | 1985-11-30 | Hitachi Micro Comput Eng Ltd | リ−ド・オンリ−・メモリの製造方法 |
| JPS6212152A (ja) * | 1985-07-09 | 1987-01-21 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPH02188927A (ja) * | 1989-01-17 | 1990-07-25 | Seiko Instr Inc | 半導体装置の製造方法 |
-
1990
- 1990-09-19 JP JP2247339A patent/JPH04127566A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982698A (ja) * | 1982-11-04 | 1984-05-12 | Toshiba Corp | マスクｒｏｍ |
| JPS59132651A (ja) * | 1983-01-20 | 1984-07-30 | Sanyo Electric Co Ltd | 半導体読出し専用メモリのデ−タ固定方法 |
| JPS60241259A (ja) * | 1984-05-16 | 1985-11-30 | Hitachi Micro Comput Eng Ltd | リ−ド・オンリ−・メモリの製造方法 |
| JPS6212152A (ja) * | 1985-07-09 | 1987-01-21 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPH02188927A (ja) * | 1989-01-17 | 1990-07-25 | Seiko Instr Inc | 半導体装置の製造方法 |
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