JPH07106523A - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法

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JPH07106523A
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electrode
amplifier circuit
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友規 西野
Hitoshi Takeda
仁 竹田
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Sony Corp
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Abstract

(57)【要約】 【目的】 ボールボンディング技術と、ＴＡＢボンディ
ング技術とを併用しつつ、任意の大きさの同一半導体素
子に対して、同一の入出力増幅回路の機能部分の回路配
置を用いながら、入出力端子数を容易に、かつ選択的に
増やすことの出来る半導体素子を提供する。 【構成】 半導体素子１では、電極４は、２個の電極４
Ａ、Ｂが３個の入出力増幅回路６Ａ、Ｂ、Ｃを１つの単
位とした入出力増幅回路群１６に対応し、かつ電極４
Ａ、Ｂ間の間隔Ｓ1 及び隣接する入出力増幅回路の群の
電極４Ｃ、Ｄに対する間隔Ｓ2 、Ｓ3 とがほぼ同じにな
るように、配置されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】 本発明は、周縁部に入出力増幅
回路および電極が配置された半導体素子に関し、更に詳
細には、入出力端子を数多く必要とする論理回路半導体
素子に関するものである。
【０００２】
【従来の技術】 図４に示すように、論理回路半導体素
子１は、一般に、論理回路の機能部分２と、その周囲に
配置される入出力増幅回路の機能部分３と、及び外部基
板（図示せず）との結線を行うための電極４とを備えて
いる。電極４は、各入出力増幅回路毎にそれぞれ１個づ
つ対応させて半導体素子の周縁部に設けてあり、各入出
力増幅回路は、必要に応じて、その対応する電極に電気
的に接続される。論理回路半導体素子１は、外部基板と
の接合を行う外部端子を備えたパッケージに搭載され、
電極を介してパッケージ内の信号リード線に結線され、
更に外部端子を介して外部基板に電気的に接続される。
論理回路半導体素子と信号リード線との結線には、Ａｕ
ワイヤによるボールボンディングまたはＴＡＢ（Tape A
utomated Bonding）テープによるＴＡＢボンディングが
用いられる。図４において、５は各論理回路半導体素子
を分離しているスクライブセンター、６は入出力増幅回
路の機能部分３を構成する各入出力増幅回路を示す。
【０００３】
【発明が解決しようとする課題】近年、半導体素子は、
半導体技術の進歩により、微細化及び高集積化が著しく
進み、その結果、大規模な論理回路を半導体素子に集積
できるようになってきている。半導体素子の高集積化に
伴い、製品電子機器の回路規模に応じて、半導体素子の
回路規模に対して結線電極数を様々な割合で選択できる
ような半導体素子を提供することが、求められるように
なっている。この傾向は、ゲートアレイとかスタンダー
ドセルといったＡＳＩＣ（Application Specification
IC) において顕著であって、特にゲートアレイでは、そ
れに搭載された半導体素子数と結線できる電極数とをど
れだけ幅広い範囲で選択できるかが重要であって、しか
も、半導体素子が安価であることが必要である。
【０００４】半導体素子の微細化及び高集積化が可能に
なるに伴い、小規模回路の、もしくは小さなサイズの半
導体素子であって、しかも結線する電極数が数多い半導
体装置が一般に要求されるようになって来た。この要求
を達成するためには、半導体素子とパッケージ内の信号
線との結線手段を微細化することが重要である。即ち、
間隔の狭い電極を数多く並べた、小さな半導体素子を如
何に結線し、半導体装置、特に、樹脂封止型半導体装置
にまで如何に組み立てるかと言う技術的課題を解決する
ことが重要であり、しかもその結線手段が経済的である
ということが必要である。
【０００５】ところで、前述の如く、樹脂封止型半導体
装置の場合、論理回路を備えた半導体素子とパッケージ
内の信号線との結線手段として、ボールボンディングと
ＴＡＢボンディングとが一般に使用されているが、結線
する電極数の多い半導体装置では、次に述べるように性
能を維持しつつ経済性を追求するために、ボールボンデ
ィングとＴＡＢボンディングとの使い分けが必須となっ
て来ている。
【０００６】一般的な樹脂封止型半導体装置を例にとる
と、ボールボンディングで結線する場合、半導体素子の
周囲にリードフレームを配置し、リードフレームのイン
ナーリードの先端と半導体素子上の電極とをＡｕワイヤ
ーによって結線する。インナーリード先端の電極に対す
る位置関係は、リードの本数とその先端ピッチにより物
理的に規定される。即ち、リードを加工するに際し、先
端ピッチを狭くすることができれば、リードの本数が多
くなってもインナーリードの先端位置を半導体素子側に
近づけることが可能であるが、エッチング加工限界もし
くはプレス加工限界により、その先端ピッチの間隔は２
００μm 前後が限界である。このため、小型で、かつ２
００μm より狭い間隔で電極を多数並べた半導体素子を
Ａｕワイヤーで結線する場合には、その電極に対応する
インナーリードの位置が電極から離れて電極とインナー
リードと先端との距離が長くなるので、Ａｕワイヤーの
ループ長さが長くなる。
【０００７】しかし、Ａｕワイヤーのループ長さが長く
なると、撓み、垂れ込みを防止するために、Ａｕワイヤ
ー径を太くしなければならないし、一方、間隔の狭い電
極にボールボンディングするためにはＡｕワイヤー径を
細くしなければならない。従って、小型で、かつ２００
μm より狭い間隔で電極を多数並べた半導体素子をＡｕ
ワイヤーで結線する場合には、相反する技術的要求を解
決する必要がある。また、ボールボンディングを行う
際、ボンディング装置のキャピラリ（Ａｕワイヤー先端
のボールをネイルヘッド状に押しつぶす治工具）が、隣
接したネイルヘッド状のＡｕワイヤーに接触することは
許されない。従って、最適なキャピラリ形状を用いたと
してもＡｕワイヤー径をある太さ以上にする制約がある
限り、電極の間隔をある限界を越えて小さくすることは
できない。以上の条件から、ワイヤー径の限界を約３０
μｍすると、電極間隔の限界は９５〜１００μｍとな
る。
【０００８】以上説明したように、Ａｕワイヤーのルー
プ長、電極間隔、インナーの先端ピッチに技術限界はあ
るものの、安価であることがボールボンディングの最大
の長所であって、経済性の点から、技術的に適用できる
限りボールボンディング法を適用することが求められ
る。
【０００９】一方、ＴＡＢボンディングで結線する場
合、ＴＡＢフィルムのフィンガーと電極上に形成された
バンプとの合わせ精度およびそれらの加工精度が制約条
件となるが、上述のボールボンディングのようなＡｕワ
イヤーのループ長、インナーの先端ピッチのような寸法
上の制約がないので、電極間隔の限界は６０〜７０μｍ
となる。この理由により、電極の間隔が狭く、かつ多数
の電極が配置されていて、ボールボンディングを適用で
きないような小さな半導体素子であっても、ＴＡＢボン
ディングで結線できる。しかし、高価なＴＡＢフィル
ム、バンプを用いなければならないので、コストが嵩
む。よって、技術的観点と経済的観点とから、ボールボ
ンディングとＴＡＢボンディングとを使い分けする必要
が生じる。
【００１０】さらに、半導体素子の回路配置、特に、Ａ
ＳＩＣの回路配置に関し考察した時、論理回路の機能部
分は、微細化技術の進展の恩恵に浴して、益々コンパク
トになるのに対し、その周囲にある入出力増幅回路部分
は、駆動能力の確保のために従前と変わらぬ面積を必要
としている。換言すれば、論理回路の機能部分が小さく
なるのに対し、入出力増幅回路部分を小さく出来ないと
いう技術ギャップが、益々大きくなるという問題があっ
た。
【００１１】ところで、ボールボンディングとＴＡＢボ
ンディングとの使い分けを可能とするためには、入出力
増幅回路１個と電極１個の組合せ配置を別々に設計、作
製しなければならないという前提があり、この前提はゲ
ートアレイ等のＡＳＩＣの設計、製作では受け入れられ
ないと言う問題がある。また、ボールボンディングとＴ
ＡＢボンディングとの使い分けを可能とし、かつボール
ボンディングとＴＡＢボンディングの両方の技術限界付
近の電極間隔で同一半導体素子内に電極配置を構成しよ
うとしたとき、その両者の電極間隔の最小公倍数で半導
体素子の大きさを設定する必要がある。これでは、任意
の大きさの半導体素子を製作することができないという
問題もある。
【００１２】以上の問題に鑑み、本発明の目的は、任意
の大きさであって、同一の入出力増幅回路の機能部分の
回路配置を備え、しかも入出力端子数を容易にかつ選択
的に増やすこととができる半導体素子を提供することで
ある。また、ボールボンディングとＴＡＢボンディング
とを使い分けることのできるような半導体素子の製造方
法を提供することである。
【００１３】
【課題を解決するための手段】本発明者は、上述の種々
の条件を考慮しつつ研究した末、経済的ではあるが、比
較的広い電極間隔を必要とするボールボンディング技術
と、比較的狭い電極間隔にも適用できるが、経済性が劣
るＴＡＢボンディング技術とを併用し、性能と経済性を
勘案しつつ、そのいずれかを選択的に利用することが必
要であることに着目し、ボールボンディング技術を適用
できる限界的電極間隔における新規な電極の配置を工夫
することによって本発明を完成するに到った。
【００１４】前述の目的を達成するために、本発明に係
る半導体素子は、上記知見に基づき、周縁部に入出力増
幅回路および電極が配置された半導体素子において、並
列に配列された３個の入出力増幅回路の群ごとにその両
側の入出力増幅回路に対して２個の電極を対応させ、か
つ前記２個の電極間の間隔と隣接する群の電極に対する
間隔とがほぼ同じになるように電極を配置したことを特
徴としている。尚、本明細書で電極間の間隔とは、電極
の中心同士の間隔を意味している。
【００１５】本発明の望ましい実施態様では、入出力増
幅回路１個の幅は６５μｍ以上であることを特徴として
いる。また、電極が、１層の金属膜又は２層の金属膜の
いずれかから成ることを特徴としている。
【００１６】上述の半導体素子の製造方法は、 並列に
配列された３個の入出力増幅回路の群ごとにその両側の
入出力増幅回路に対して２個の電極を対応させ、前記２
個の電極同士の間隔と隣接する群の電極に対する間隔と
がほぼ同じなるように電極を配置して結線したパターン
か、又は各入出力増幅回路に対して１個の電極をそれぞ
れ配置して結線したパターンのいずれかを選択し、前者
に対してはボールボンディングにより、後者に対しては
ＴＡＢボンディングよりボンディングすることを特徴と
している。
【００１７】
【作用】請求項１の発明では、並列に配列された３個の
入出力増幅回路の群ごとにその両側の入出力増幅回路に
対して２個の電極を対応させ、２個の電極同士の間隔と
隣接する群の電極に対する間隔をほぼ同じになるように
電極を配置しているパターンの結線にはボールボンディ
ングを用い、従来と同様に、各入出力増幅回路に１個の
電極を配置したパターンの結線にはＴＡＢボンディング
を用いることにより、結線技術限界近傍で最適の結線方
法を選択して、結線できるようになる。その結果、１種
類の特定した入出力増幅回路を備える半導体素子に関
し、必要な入出力端子数を考慮して、性能と経済性から
見て最適な結線方法で結線することができる。
【００１８】請求項２の発明では、入出力増幅回路１個
の最小幅を６５μｍに設定することにより、ボールボン
ディングでは９８μｍ、ＴＡＢボンディングでは６５μ
ｍという最小電極間隔以上の電極間隔で電極を配置する
ことができる。よって、入出力増幅回路１個の幅を６５
μｍ以上にすることにより、入出力増幅回路の機能部分
と電極とからなる面積をコンパクトに収めながら、入出
力端子数を数多くすることが可能になる。請求項３の発
明では、電極を１層又は２層の金属膜とすることによ
り、電極の金属膜サイズと金属膜露出部サイズとの間の
寸法を縮小でき、電極の間隔を縮小することが可能とな
る。
【００１９】請求項４の発明では、並列に配列された３
個の入出力増幅回路の群ごとにその両側の入出力増幅回
路に対して２個の電極を対応させ、前記２個の電極同士
の間隔と隣接する群の電極に対する間隔とがほぼ同じな
るように配置して結線したパターンか、又は各入出力増
幅回路に対して１個の電極をそれぞれ配置して結線した
パターンのいずれかを選択する。次いで、前者に対して
はボールボンディングにより、後者に対してはＴＡＢボ
ンディングによりボンディングすることにより、任意の
大きさの同一半導体素子に対して、同一の入出力増幅回
路の機能部分の回路配置を用いながら、入出力端子数を
容易に、かつ選択的に増加させることができる半導体装
置を提供できるようになる。
【００２０】
【実施例】以下、添付図面を参照し、実施例に基づいて
本発明をより詳細に説明する。図１は本発明の半導体素
子の一実施例の要部を示すもので、ボールボンディング
を適用できる入出力増幅回路および電極のパターンを示
す平面図、及び図２はＴＡＢボンディングを用いる入出
力増幅回路および電極のパターンを示す平面図である。
尚、図１ないし図３において、図４と同じ部品、部位に
は同じ符号を付してその説明を省略する。
【００２１】図１では、入出力増幅回路機能部分３は、
矩形の入出力増幅回路６が並列に配列された集合体で構
成されており、１個の入出力増幅回路６の幅は６５μｍ
以上である。電極４は、２個の電極４Ａ、Ｂが３個の入
出力増幅回路６Ａ、Ｂ、Ｃを１つの単位とした入出力増
幅回路群１６に対応し、かつ電極４Ａ、Ｂ間の間隔Ｓ1
及び隣接する入出力増幅回路の群の電極４Ｃ、Ｄに対す
る間隔Ｓ2 、Ｓ3 がほぼ同じになるように、配置されて
いる。金属膜７は、３個の入出力増幅回路６のうち両側
の入出力増幅回路６Ａ、Ｃと結線している。ここで、入
出力増幅回路６の幅を７０μｍとしたとき、図１におけ
る電極４の間隔は１０５μｍとなり、電極間隔がボール
ボンディングにおける電極間隔の技術限界である９５〜
１００μｍより僅かであるが広いので、ボールボンディ
ングにより結線できる。これにより、ボールボンディン
グを適用できる電極間隔の結線技術限界近傍に電極４を
配置できるので、電極４が占める面積は、ボールボンデ
ィングによるものとしては最もコンパクトになる。
【００２２】一方、図２では、各入出力増幅回路６に対
して１個の電極４が配置され、金属膜７により各入出力
増幅回路６とそれに対応する電極４とが結線されてい
る。図２における電極４の間隔は７０μｍとなり、電極
間隔がＴＡＢボンディングにおける電極間隔の技術限界
である６０〜７０μｍより僅かであるが広いので、ＴＡ
Ｂボンディングにより結線できる。これにより、電極４
の配置に要する面積が図１に示す電極面積と同じコンパ
クトな面積でありながら、入出力端子数を数多くするこ
とができる。更に言えば、ある数の入出力増幅回路６に
対して設定できる入出力端子数は、ＴＡＢボンディング
の入出力端子数がボールボンディングの入出力端子数の
１．５倍となる。
【００２３】図３は、本発明半導体素子の電極構造を示
す断面図で、図１のＸ−Ｘ’部分の断面図である。電極
４は、第１の金属膜８と、その上の第２の金属膜９とか
ら形成されている。第２の金属膜９の下には、下地膜１
０が存在する。一方、電極４同士の間は、下地膜１０の
上の第１の保護膜１１と、その上の第２の保護膜１２
と、その上の第３の保護膜１３と、最終保護膜である第
４の保護膜とから構成されている。第１の金属膜８と第
２の金属膜９とは同じ寸法であり、第１の保護膜１１
と、第４の保護膜１４とは、同じ開口寸法で開口されて
いる。１５はシリコン基板である。
【００２４】この構造によれば、第１の金属膜８に対す
る第１の保護膜１１及び第２の金属膜９に対する第４の
保護膜１４のオーバーラップ量をそれぞれ最小にするこ
とができるので、電極４同士の隙間を狭くできる。よっ
て、電極４の間隔を最小にすることにより、より数多く
の入出力増幅回路６および電極４を配置することができ
るようになる。尚、金属膜の層数は１層であっても同様
であることは言うまでもない。
【００２５】図１又は図２に示す半導体素子を製造する
に当たり、本発明に係る方法は、図１に示すパターン
か、図２に示すパターンを選択し、前者に対してはボー
ルボンディングにより、後者に対してはＴＡＢボンディ
ングよりボンディングする。これにより、任意の大きさ
の同一半導体素子に対して、入出力増幅回路の機能部分
の同一の回路配置を用いながら、入出力端子数を容易に
かつ選択的に増加させることができる。
【００２６】
【発明の効果】請求項１の発明によれば、入出力増幅回
路に対して新規な配置で電極を配列することにより、経
済的なボールボンディング技術を適用できる限界的間隔
で電極を配置することができる。換言すれば、同じ電極
面積に対して、ボールボンディングよるものとしては、
最も多くの電極を配置できる。また、請求項２の発明に
よれば、請求項１の発明に係る半導体素子において、入
出力増幅回路１個の幅を６５μｍ以上にすることによ
り、ボールボンディング及びＴＡＢボンディングのいず
れをも適用可能な電極間隔で電極を配置することができ
る。
【００２７】請求項４の発明によれば、並列に配列され
た３個の入出力増幅回路の群ごとにその両側の入出力増
幅回路に対して２個の電極を対応させ、電極同士の間隔
と隣接する群の電極に対する間隔とをほぼ同じなるよう
に配置して結線したパターンか、又は各個入出力増幅回
路に対して１個の電極をそれぞれ配置して結線したパタ
ーンのいずれかを選択する。次いで、前者に対してはボ
ールボンディングにより、後者に対してはＴＡＢボンデ
ィングよりボンディングする。これにより、任意の大き
さの同一半導体素子に対して、同一の入出力増幅回路の
機能部分の回路配置を用いながら、入出力端子数を容易
に、かつ、選択的に数多くすることができる半導体素子
を提供できる。また、この製造方法は、ゲートアレイ等
のＡＳＩＣの設計、製作にも適用できる。
【図面の簡単な説明】
【図１】本発明の半導体素子の一実施例の要部を示すも
ので、ボールボンディングを用いる入出力増幅回路およ
び電極のパターンを示す平面図である。
【図２】ＴＡＢボンディングを用いる入出力増幅回路お
よび電極のパターンを示す平面図である。
【図３】本発明半導体素子の電極構造を示す断面図で、
図１のＸ−Ｘ’部分の断面図である。
【図４】従来の半導体素子の全体を示す模式的平面図で
ある。
【符号の説明】
１ 論理回路半導体素子 ２ 論理回路機能部分 ３ 入出力増幅回路機能部分 ４ 電極 ５ スクライブセンター ６ 入出力増幅回路 ７ 金属膜 ８ 第１の金属膜 ９ 第２の金属膜 １０ 下地膜 １１ 第１の保護膜 １２ 第２の保護膜 １３ 第３の保護膜 １４ 第４の保護膜 １５ シリコン基板

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 周縁部に入出力増幅回路および電極が配
    置された半導体素子において、 並列に配列された３個の入出力増幅回路の群ごとにその
    両側の入出力増幅回路に対して２個の電極を対応させ、
    かつ前記２個の電極間の間隔と隣接する群の電極に対す
    る間隔とがほぼ同じなるように電極を配置したことを特
    徴とする半導体素子。
  2. 【請求項２】 前記入出力増幅回路１個の幅が、６５μ
    ｍ以上であることを特徴とする請求項１記載の半導体素
    子。
  3. 【請求項３】 前記電極が、１層の金属膜又は２層の金
    属膜のいずれかから成ることを特徴とする請求項１又は
    ２記載の半導体素子。
  4. 【請求項４】 周縁部に入出力増幅回路および電極が配
    置された半導体素子を製造する方法において、 並列に配列された３個の入出力増幅回路の群ごとにその
    両側の入出力増幅回路に対して２個の電極を対応させ、
    前記２個の電極同士の間隔と隣接する群の電極に対する
    間隔とがほぼ同じになるように電極を配置して結線した
    パターンか、又は各入出力増幅回路に対して１個の電極
    をそれぞれ配置して結線したパターンのいずれかを選択
    し、前者に対してはボールボンディングにより、後者に
    対してはＴＡＢボンディングによりボンディングするこ
    とを特徴とする半導体素子の製造方法。
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