JPH07106523A - 半導体素子及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【目的】 ボールボンディング技術と、TABボンディ
ング技術とを併用しつつ、任意の大きさの同一半導体素
子に対して、同一の入出力増幅回路の機能部分の回路配
置を用いながら、入出力端子数を容易に、かつ選択的に
増やすことの出来る半導体素子を提供する。 【構成】 半導体素子1では、電極4は、2個の電極4
A、Bが3個の入出力増幅回路6A、B、Cを1つの単
位とした入出力増幅回路群16に対応し、かつ電極4
A、B間の間隔S1 及び隣接する入出力増幅回路の群の
電極4C、Dに対する間隔S2 、S3 とがほぼ同じにな
るように、配置されている。
ング技術とを併用しつつ、任意の大きさの同一半導体素
子に対して、同一の入出力増幅回路の機能部分の回路配
置を用いながら、入出力端子数を容易に、かつ選択的に
増やすことの出来る半導体素子を提供する。 【構成】 半導体素子1では、電極4は、2個の電極4
A、Bが3個の入出力増幅回路6A、B、Cを1つの単
位とした入出力増幅回路群16に対応し、かつ電極4
A、B間の間隔S1 及び隣接する入出力増幅回路の群の
電極4C、Dに対する間隔S2 、S3 とがほぼ同じにな
るように、配置されている。
Description
【0001】
【産業上の利用分野】 本発明は、周縁部に入出力増幅
回路および電極が配置された半導体素子に関し、更に詳
細には、入出力端子を数多く必要とする論理回路半導体
素子に関するものである。
回路および電極が配置された半導体素子に関し、更に詳
細には、入出力端子を数多く必要とする論理回路半導体
素子に関するものである。
【0002】
【従来の技術】 図4に示すように、論理回路半導体素
子1は、一般に、論理回路の機能部分2と、その周囲に
配置される入出力増幅回路の機能部分3と、及び外部基
板(図示せず)との結線を行うための電極4とを備えて
いる。電極4は、各入出力増幅回路毎にそれぞれ1個づ
つ対応させて半導体素子の周縁部に設けてあり、各入出
力増幅回路は、必要に応じて、その対応する電極に電気
的に接続される。論理回路半導体素子1は、外部基板と
の接合を行う外部端子を備えたパッケージに搭載され、
電極を介してパッケージ内の信号リード線に結線され、
更に外部端子を介して外部基板に電気的に接続される。
論理回路半導体素子と信号リード線との結線には、Au
ワイヤによるボールボンディングまたはTAB(Tape A
utomated Bonding)テープによるTABボンディングが
用いられる。図4において、5は各論理回路半導体素子
を分離しているスクライブセンター、6は入出力増幅回
路の機能部分3を構成する各入出力増幅回路を示す。
子1は、一般に、論理回路の機能部分2と、その周囲に
配置される入出力増幅回路の機能部分3と、及び外部基
板(図示せず)との結線を行うための電極4とを備えて
いる。電極4は、各入出力増幅回路毎にそれぞれ1個づ
つ対応させて半導体素子の周縁部に設けてあり、各入出
力増幅回路は、必要に応じて、その対応する電極に電気
的に接続される。論理回路半導体素子1は、外部基板と
の接合を行う外部端子を備えたパッケージに搭載され、
電極を介してパッケージ内の信号リード線に結線され、
更に外部端子を介して外部基板に電気的に接続される。
論理回路半導体素子と信号リード線との結線には、Au
ワイヤによるボールボンディングまたはTAB(Tape A
utomated Bonding)テープによるTABボンディングが
用いられる。図4において、5は各論理回路半導体素子
を分離しているスクライブセンター、6は入出力増幅回
路の機能部分3を構成する各入出力増幅回路を示す。
【0003】
【発明が解決しようとする課題】近年、半導体素子は、
半導体技術の進歩により、微細化及び高集積化が著しく
進み、その結果、大規模な論理回路を半導体素子に集積
できるようになってきている。半導体素子の高集積化に
伴い、製品電子機器の回路規模に応じて、半導体素子の
回路規模に対して結線電極数を様々な割合で選択できる
ような半導体素子を提供することが、求められるように
なっている。この傾向は、ゲートアレイとかスタンダー
ドセルといったASIC(Application Specification
IC) において顕著であって、特にゲートアレイでは、そ
れに搭載された半導体素子数と結線できる電極数とをど
れだけ幅広い範囲で選択できるかが重要であって、しか
も、半導体素子が安価であることが必要である。
半導体技術の進歩により、微細化及び高集積化が著しく
進み、その結果、大規模な論理回路を半導体素子に集積
できるようになってきている。半導体素子の高集積化に
伴い、製品電子機器の回路規模に応じて、半導体素子の
回路規模に対して結線電極数を様々な割合で選択できる
ような半導体素子を提供することが、求められるように
なっている。この傾向は、ゲートアレイとかスタンダー
ドセルといったASIC(Application Specification
IC) において顕著であって、特にゲートアレイでは、そ
れに搭載された半導体素子数と結線できる電極数とをど
れだけ幅広い範囲で選択できるかが重要であって、しか
も、半導体素子が安価であることが必要である。
【0004】半導体素子の微細化及び高集積化が可能に
なるに伴い、小規模回路の、もしくは小さなサイズの半
導体素子であって、しかも結線する電極数が数多い半導
体装置が一般に要求されるようになって来た。この要求
を達成するためには、半導体素子とパッケージ内の信号
線との結線手段を微細化することが重要である。即ち、
間隔の狭い電極を数多く並べた、小さな半導体素子を如
何に結線し、半導体装置、特に、樹脂封止型半導体装置
にまで如何に組み立てるかと言う技術的課題を解決する
ことが重要であり、しかもその結線手段が経済的である
ということが必要である。
なるに伴い、小規模回路の、もしくは小さなサイズの半
導体素子であって、しかも結線する電極数が数多い半導
体装置が一般に要求されるようになって来た。この要求
を達成するためには、半導体素子とパッケージ内の信号
線との結線手段を微細化することが重要である。即ち、
間隔の狭い電極を数多く並べた、小さな半導体素子を如
何に結線し、半導体装置、特に、樹脂封止型半導体装置
にまで如何に組み立てるかと言う技術的課題を解決する
ことが重要であり、しかもその結線手段が経済的である
ということが必要である。
【0005】ところで、前述の如く、樹脂封止型半導体
装置の場合、論理回路を備えた半導体素子とパッケージ
内の信号線との結線手段として、ボールボンディングと
TABボンディングとが一般に使用されているが、結線
する電極数の多い半導体装置では、次に述べるように性
能を維持しつつ経済性を追求するために、ボールボンデ
ィングとTABボンディングとの使い分けが必須となっ
て来ている。
装置の場合、論理回路を備えた半導体素子とパッケージ
内の信号線との結線手段として、ボールボンディングと
TABボンディングとが一般に使用されているが、結線
する電極数の多い半導体装置では、次に述べるように性
能を維持しつつ経済性を追求するために、ボールボンデ
ィングとTABボンディングとの使い分けが必須となっ
て来ている。
【0006】一般的な樹脂封止型半導体装置を例にとる
と、ボールボンディングで結線する場合、半導体素子の
周囲にリードフレームを配置し、リードフレームのイン
ナーリードの先端と半導体素子上の電極とをAuワイヤ
ーによって結線する。インナーリード先端の電極に対す
る位置関係は、リードの本数とその先端ピッチにより物
理的に規定される。即ち、リードを加工するに際し、先
端ピッチを狭くすることができれば、リードの本数が多
くなってもインナーリードの先端位置を半導体素子側に
近づけることが可能であるが、エッチング加工限界もし
くはプレス加工限界により、その先端ピッチの間隔は2
00μm 前後が限界である。このため、小型で、かつ2
00μm より狭い間隔で電極を多数並べた半導体素子を
Auワイヤーで結線する場合には、その電極に対応する
インナーリードの位置が電極から離れて電極とインナー
リードと先端との距離が長くなるので、Auワイヤーの
ループ長さが長くなる。
と、ボールボンディングで結線する場合、半導体素子の
周囲にリードフレームを配置し、リードフレームのイン
ナーリードの先端と半導体素子上の電極とをAuワイヤ
ーによって結線する。インナーリード先端の電極に対す
る位置関係は、リードの本数とその先端ピッチにより物
理的に規定される。即ち、リードを加工するに際し、先
端ピッチを狭くすることができれば、リードの本数が多
くなってもインナーリードの先端位置を半導体素子側に
近づけることが可能であるが、エッチング加工限界もし
くはプレス加工限界により、その先端ピッチの間隔は2
00μm 前後が限界である。このため、小型で、かつ2
00μm より狭い間隔で電極を多数並べた半導体素子を
Auワイヤーで結線する場合には、その電極に対応する
インナーリードの位置が電極から離れて電極とインナー
リードと先端との距離が長くなるので、Auワイヤーの
ループ長さが長くなる。
【0007】しかし、Auワイヤーのループ長さが長く
なると、撓み、垂れ込みを防止するために、Auワイヤ
ー径を太くしなければならないし、一方、間隔の狭い電
極にボールボンディングするためにはAuワイヤー径を
細くしなければならない。従って、小型で、かつ200
μm より狭い間隔で電極を多数並べた半導体素子をAu
ワイヤーで結線する場合には、相反する技術的要求を解
決する必要がある。また、ボールボンディングを行う
際、ボンディング装置のキャピラリ(Auワイヤー先端
のボールをネイルヘッド状に押しつぶす治工具)が、隣
接したネイルヘッド状のAuワイヤーに接触することは
許されない。従って、最適なキャピラリ形状を用いたと
してもAuワイヤー径をある太さ以上にする制約がある
限り、電極の間隔をある限界を越えて小さくすることは
できない。以上の条件から、ワイヤー径の限界を約30
μmすると、電極間隔の限界は95〜100μmとな
る。
なると、撓み、垂れ込みを防止するために、Auワイヤ
ー径を太くしなければならないし、一方、間隔の狭い電
極にボールボンディングするためにはAuワイヤー径を
細くしなければならない。従って、小型で、かつ200
μm より狭い間隔で電極を多数並べた半導体素子をAu
ワイヤーで結線する場合には、相反する技術的要求を解
決する必要がある。また、ボールボンディングを行う
際、ボンディング装置のキャピラリ(Auワイヤー先端
のボールをネイルヘッド状に押しつぶす治工具)が、隣
接したネイルヘッド状のAuワイヤーに接触することは
許されない。従って、最適なキャピラリ形状を用いたと
してもAuワイヤー径をある太さ以上にする制約がある
限り、電極の間隔をある限界を越えて小さくすることは
できない。以上の条件から、ワイヤー径の限界を約30
μmすると、電極間隔の限界は95〜100μmとな
る。
【0008】以上説明したように、Auワイヤーのルー
プ長、電極間隔、インナーの先端ピッチに技術限界はあ
るものの、安価であることがボールボンディングの最大
の長所であって、経済性の点から、技術的に適用できる
限りボールボンディング法を適用することが求められ
る。
プ長、電極間隔、インナーの先端ピッチに技術限界はあ
るものの、安価であることがボールボンディングの最大
の長所であって、経済性の点から、技術的に適用できる
限りボールボンディング法を適用することが求められ
る。
【0009】一方、TABボンディングで結線する場
合、TABフィルムのフィンガーと電極上に形成された
バンプとの合わせ精度およびそれらの加工精度が制約条
件となるが、上述のボールボンディングのようなAuワ
イヤーのループ長、インナーの先端ピッチのような寸法
上の制約がないので、電極間隔の限界は60〜70μm
となる。この理由により、電極の間隔が狭く、かつ多数
の電極が配置されていて、ボールボンディングを適用で
きないような小さな半導体素子であっても、TABボン
ディングで結線できる。しかし、高価なTABフィル
ム、バンプを用いなければならないので、コストが嵩
む。よって、技術的観点と経済的観点とから、ボールボ
ンディングとTABボンディングとを使い分けする必要
が生じる。
合、TABフィルムのフィンガーと電極上に形成された
バンプとの合わせ精度およびそれらの加工精度が制約条
件となるが、上述のボールボンディングのようなAuワ
イヤーのループ長、インナーの先端ピッチのような寸法
上の制約がないので、電極間隔の限界は60〜70μm
となる。この理由により、電極の間隔が狭く、かつ多数
の電極が配置されていて、ボールボンディングを適用で
きないような小さな半導体素子であっても、TABボン
ディングで結線できる。しかし、高価なTABフィル
ム、バンプを用いなければならないので、コストが嵩
む。よって、技術的観点と経済的観点とから、ボールボ
ンディングとTABボンディングとを使い分けする必要
が生じる。
【0010】さらに、半導体素子の回路配置、特に、A
SICの回路配置に関し考察した時、論理回路の機能部
分は、微細化技術の進展の恩恵に浴して、益々コンパク
トになるのに対し、その周囲にある入出力増幅回路部分
は、駆動能力の確保のために従前と変わらぬ面積を必要
としている。換言すれば、論理回路の機能部分が小さく
なるのに対し、入出力増幅回路部分を小さく出来ないと
いう技術ギャップが、益々大きくなるという問題があっ
た。
SICの回路配置に関し考察した時、論理回路の機能部
分は、微細化技術の進展の恩恵に浴して、益々コンパク
トになるのに対し、その周囲にある入出力増幅回路部分
は、駆動能力の確保のために従前と変わらぬ面積を必要
としている。換言すれば、論理回路の機能部分が小さく
なるのに対し、入出力増幅回路部分を小さく出来ないと
いう技術ギャップが、益々大きくなるという問題があっ
た。
【0011】ところで、ボールボンディングとTABボ
ンディングとの使い分けを可能とするためには、入出力
増幅回路1個と電極1個の組合せ配置を別々に設計、作
製しなければならないという前提があり、この前提はゲ
ートアレイ等のASICの設計、製作では受け入れられ
ないと言う問題がある。また、ボールボンディングとT
ABボンディングとの使い分けを可能とし、かつボール
ボンディングとTABボンディングの両方の技術限界付
近の電極間隔で同一半導体素子内に電極配置を構成しよ
うとしたとき、その両者の電極間隔の最小公倍数で半導
体素子の大きさを設定する必要がある。これでは、任意
の大きさの半導体素子を製作することができないという
問題もある。
ンディングとの使い分けを可能とするためには、入出力
増幅回路1個と電極1個の組合せ配置を別々に設計、作
製しなければならないという前提があり、この前提はゲ
ートアレイ等のASICの設計、製作では受け入れられ
ないと言う問題がある。また、ボールボンディングとT
ABボンディングとの使い分けを可能とし、かつボール
ボンディングとTABボンディングの両方の技術限界付
近の電極間隔で同一半導体素子内に電極配置を構成しよ
うとしたとき、その両者の電極間隔の最小公倍数で半導
体素子の大きさを設定する必要がある。これでは、任意
の大きさの半導体素子を製作することができないという
問題もある。
【0012】以上の問題に鑑み、本発明の目的は、任意
の大きさであって、同一の入出力増幅回路の機能部分の
回路配置を備え、しかも入出力端子数を容易にかつ選択
的に増やすこととができる半導体素子を提供することで
ある。また、ボールボンディングとTABボンディング
とを使い分けることのできるような半導体素子の製造方
法を提供することである。
の大きさであって、同一の入出力増幅回路の機能部分の
回路配置を備え、しかも入出力端子数を容易にかつ選択
的に増やすこととができる半導体素子を提供することで
ある。また、ボールボンディングとTABボンディング
とを使い分けることのできるような半導体素子の製造方
法を提供することである。
【0013】
【課題を解決するための手段】本発明者は、上述の種々
の条件を考慮しつつ研究した末、経済的ではあるが、比
較的広い電極間隔を必要とするボールボンディング技術
と、比較的狭い電極間隔にも適用できるが、経済性が劣
るTABボンディング技術とを併用し、性能と経済性を
勘案しつつ、そのいずれかを選択的に利用することが必
要であることに着目し、ボールボンディング技術を適用
できる限界的電極間隔における新規な電極の配置を工夫
することによって本発明を完成するに到った。
の条件を考慮しつつ研究した末、経済的ではあるが、比
較的広い電極間隔を必要とするボールボンディング技術
と、比較的狭い電極間隔にも適用できるが、経済性が劣
るTABボンディング技術とを併用し、性能と経済性を
勘案しつつ、そのいずれかを選択的に利用することが必
要であることに着目し、ボールボンディング技術を適用
できる限界的電極間隔における新規な電極の配置を工夫
することによって本発明を完成するに到った。
【0014】前述の目的を達成するために、本発明に係
る半導体素子は、上記知見に基づき、周縁部に入出力増
幅回路および電極が配置された半導体素子において、並
列に配列された3個の入出力増幅回路の群ごとにその両
側の入出力増幅回路に対して2個の電極を対応させ、か
つ前記2個の電極間の間隔と隣接する群の電極に対する
間隔とがほぼ同じになるように電極を配置したことを特
徴としている。尚、本明細書で電極間の間隔とは、電極
の中心同士の間隔を意味している。
る半導体素子は、上記知見に基づき、周縁部に入出力増
幅回路および電極が配置された半導体素子において、並
列に配列された3個の入出力増幅回路の群ごとにその両
側の入出力増幅回路に対して2個の電極を対応させ、か
つ前記2個の電極間の間隔と隣接する群の電極に対する
間隔とがほぼ同じになるように電極を配置したことを特
徴としている。尚、本明細書で電極間の間隔とは、電極
の中心同士の間隔を意味している。
【0015】本発明の望ましい実施態様では、入出力増
幅回路1個の幅は65μm以上であることを特徴として
いる。また、電極が、1層の金属膜又は2層の金属膜の
いずれかから成ることを特徴としている。
幅回路1個の幅は65μm以上であることを特徴として
いる。また、電極が、1層の金属膜又は2層の金属膜の
いずれかから成ることを特徴としている。
【0016】上述の半導体素子の製造方法は、 並列に
配列された3個の入出力増幅回路の群ごとにその両側の
入出力増幅回路に対して2個の電極を対応させ、前記2
個の電極同士の間隔と隣接する群の電極に対する間隔と
がほぼ同じなるように電極を配置して結線したパターン
か、又は各入出力増幅回路に対して1個の電極をそれぞ
れ配置して結線したパターンのいずれかを選択し、前者
に対してはボールボンディングにより、後者に対しては
TABボンディングよりボンディングすることを特徴と
している。
配列された3個の入出力増幅回路の群ごとにその両側の
入出力増幅回路に対して2個の電極を対応させ、前記2
個の電極同士の間隔と隣接する群の電極に対する間隔と
がほぼ同じなるように電極を配置して結線したパターン
か、又は各入出力増幅回路に対して1個の電極をそれぞ
れ配置して結線したパターンのいずれかを選択し、前者
に対してはボールボンディングにより、後者に対しては
TABボンディングよりボンディングすることを特徴と
している。
【0017】
【作用】請求項1の発明では、並列に配列された3個の
入出力増幅回路の群ごとにその両側の入出力増幅回路に
対して2個の電極を対応させ、2個の電極同士の間隔と
隣接する群の電極に対する間隔をほぼ同じになるように
電極を配置しているパターンの結線にはボールボンディ
ングを用い、従来と同様に、各入出力増幅回路に1個の
電極を配置したパターンの結線にはTABボンディング
を用いることにより、結線技術限界近傍で最適の結線方
法を選択して、結線できるようになる。その結果、1種
類の特定した入出力増幅回路を備える半導体素子に関
し、必要な入出力端子数を考慮して、性能と経済性から
見て最適な結線方法で結線することができる。
入出力増幅回路の群ごとにその両側の入出力増幅回路に
対して2個の電極を対応させ、2個の電極同士の間隔と
隣接する群の電極に対する間隔をほぼ同じになるように
電極を配置しているパターンの結線にはボールボンディ
ングを用い、従来と同様に、各入出力増幅回路に1個の
電極を配置したパターンの結線にはTABボンディング
を用いることにより、結線技術限界近傍で最適の結線方
法を選択して、結線できるようになる。その結果、1種
類の特定した入出力増幅回路を備える半導体素子に関
し、必要な入出力端子数を考慮して、性能と経済性から
見て最適な結線方法で結線することができる。
【0018】請求項2の発明では、入出力増幅回路1個
の最小幅を65μmに設定することにより、ボールボン
ディングでは98μm、TABボンディングでは65μ
mという最小電極間隔以上の電極間隔で電極を配置する
ことができる。よって、入出力増幅回路1個の幅を65
μm以上にすることにより、入出力増幅回路の機能部分
と電極とからなる面積をコンパクトに収めながら、入出
力端子数を数多くすることが可能になる。請求項3の発
明では、電極を1層又は2層の金属膜とすることによ
り、電極の金属膜サイズと金属膜露出部サイズとの間の
寸法を縮小でき、電極の間隔を縮小することが可能とな
る。
の最小幅を65μmに設定することにより、ボールボン
ディングでは98μm、TABボンディングでは65μ
mという最小電極間隔以上の電極間隔で電極を配置する
ことができる。よって、入出力増幅回路1個の幅を65
μm以上にすることにより、入出力増幅回路の機能部分
と電極とからなる面積をコンパクトに収めながら、入出
力端子数を数多くすることが可能になる。請求項3の発
明では、電極を1層又は2層の金属膜とすることによ
り、電極の金属膜サイズと金属膜露出部サイズとの間の
寸法を縮小でき、電極の間隔を縮小することが可能とな
る。
【0019】請求項4の発明では、並列に配列された3
個の入出力増幅回路の群ごとにその両側の入出力増幅回
路に対して2個の電極を対応させ、前記2個の電極同士
の間隔と隣接する群の電極に対する間隔とがほぼ同じな
るように配置して結線したパターンか、又は各入出力増
幅回路に対して1個の電極をそれぞれ配置して結線した
パターンのいずれかを選択する。次いで、前者に対して
はボールボンディングにより、後者に対してはTABボ
ンディングによりボンディングすることにより、任意の
大きさの同一半導体素子に対して、同一の入出力増幅回
路の機能部分の回路配置を用いながら、入出力端子数を
容易に、かつ選択的に増加させることができる半導体装
置を提供できるようになる。
個の入出力増幅回路の群ごとにその両側の入出力増幅回
路に対して2個の電極を対応させ、前記2個の電極同士
の間隔と隣接する群の電極に対する間隔とがほぼ同じな
るように配置して結線したパターンか、又は各入出力増
幅回路に対して1個の電極をそれぞれ配置して結線した
パターンのいずれかを選択する。次いで、前者に対して
はボールボンディングにより、後者に対してはTABボ
ンディングによりボンディングすることにより、任意の
大きさの同一半導体素子に対して、同一の入出力増幅回
路の機能部分の回路配置を用いながら、入出力端子数を
容易に、かつ選択的に増加させることができる半導体装
置を提供できるようになる。
【0020】
【実施例】以下、添付図面を参照し、実施例に基づいて
本発明をより詳細に説明する。図1は本発明の半導体素
子の一実施例の要部を示すもので、ボールボンディング
を適用できる入出力増幅回路および電極のパターンを示
す平面図、及び図2はTABボンディングを用いる入出
力増幅回路および電極のパターンを示す平面図である。
尚、図1ないし図3において、図4と同じ部品、部位に
は同じ符号を付してその説明を省略する。
本発明をより詳細に説明する。図1は本発明の半導体素
子の一実施例の要部を示すもので、ボールボンディング
を適用できる入出力増幅回路および電極のパターンを示
す平面図、及び図2はTABボンディングを用いる入出
力増幅回路および電極のパターンを示す平面図である。
尚、図1ないし図3において、図4と同じ部品、部位に
は同じ符号を付してその説明を省略する。
【0021】図1では、入出力増幅回路機能部分3は、
矩形の入出力増幅回路6が並列に配列された集合体で構
成されており、1個の入出力増幅回路6の幅は65μm
以上である。電極4は、2個の電極4A、Bが3個の入
出力増幅回路6A、B、Cを1つの単位とした入出力増
幅回路群16に対応し、かつ電極4A、B間の間隔S1
及び隣接する入出力増幅回路の群の電極4C、Dに対す
る間隔S2 、S3 がほぼ同じになるように、配置されて
いる。金属膜7は、3個の入出力増幅回路6のうち両側
の入出力増幅回路6A、Cと結線している。ここで、入
出力増幅回路6の幅を70μmとしたとき、図1におけ
る電極4の間隔は105μmとなり、電極間隔がボール
ボンディングにおける電極間隔の技術限界である95〜
100μmより僅かであるが広いので、ボールボンディ
ングにより結線できる。これにより、ボールボンディン
グを適用できる電極間隔の結線技術限界近傍に電極4を
配置できるので、電極4が占める面積は、ボールボンデ
ィングによるものとしては最もコンパクトになる。
矩形の入出力増幅回路6が並列に配列された集合体で構
成されており、1個の入出力増幅回路6の幅は65μm
以上である。電極4は、2個の電極4A、Bが3個の入
出力増幅回路6A、B、Cを1つの単位とした入出力増
幅回路群16に対応し、かつ電極4A、B間の間隔S1
及び隣接する入出力増幅回路の群の電極4C、Dに対す
る間隔S2 、S3 がほぼ同じになるように、配置されて
いる。金属膜7は、3個の入出力増幅回路6のうち両側
の入出力増幅回路6A、Cと結線している。ここで、入
出力増幅回路6の幅を70μmとしたとき、図1におけ
る電極4の間隔は105μmとなり、電極間隔がボール
ボンディングにおける電極間隔の技術限界である95〜
100μmより僅かであるが広いので、ボールボンディ
ングにより結線できる。これにより、ボールボンディン
グを適用できる電極間隔の結線技術限界近傍に電極4を
配置できるので、電極4が占める面積は、ボールボンデ
ィングによるものとしては最もコンパクトになる。
【0022】一方、図2では、各入出力増幅回路6に対
して1個の電極4が配置され、金属膜7により各入出力
増幅回路6とそれに対応する電極4とが結線されてい
る。図2における電極4の間隔は70μmとなり、電極
間隔がTABボンディングにおける電極間隔の技術限界
である60〜70μmより僅かであるが広いので、TA
Bボンディングにより結線できる。これにより、電極4
の配置に要する面積が図1に示す電極面積と同じコンパ
クトな面積でありながら、入出力端子数を数多くするこ
とができる。更に言えば、ある数の入出力増幅回路6に
対して設定できる入出力端子数は、TABボンディング
の入出力端子数がボールボンディングの入出力端子数の
1.5倍となる。
して1個の電極4が配置され、金属膜7により各入出力
増幅回路6とそれに対応する電極4とが結線されてい
る。図2における電極4の間隔は70μmとなり、電極
間隔がTABボンディングにおける電極間隔の技術限界
である60〜70μmより僅かであるが広いので、TA
Bボンディングにより結線できる。これにより、電極4
の配置に要する面積が図1に示す電極面積と同じコンパ
クトな面積でありながら、入出力端子数を数多くするこ
とができる。更に言えば、ある数の入出力増幅回路6に
対して設定できる入出力端子数は、TABボンディング
の入出力端子数がボールボンディングの入出力端子数の
1.5倍となる。
【0023】図3は、本発明半導体素子の電極構造を示
す断面図で、図1のX−X’部分の断面図である。電極
4は、第1の金属膜8と、その上の第2の金属膜9とか
ら形成されている。第2の金属膜9の下には、下地膜1
0が存在する。一方、電極4同士の間は、下地膜10の
上の第1の保護膜11と、その上の第2の保護膜12
と、その上の第3の保護膜13と、最終保護膜である第
4の保護膜とから構成されている。第1の金属膜8と第
2の金属膜9とは同じ寸法であり、第1の保護膜11
と、第4の保護膜14とは、同じ開口寸法で開口されて
いる。15はシリコン基板である。
す断面図で、図1のX−X’部分の断面図である。電極
4は、第1の金属膜8と、その上の第2の金属膜9とか
ら形成されている。第2の金属膜9の下には、下地膜1
0が存在する。一方、電極4同士の間は、下地膜10の
上の第1の保護膜11と、その上の第2の保護膜12
と、その上の第3の保護膜13と、最終保護膜である第
4の保護膜とから構成されている。第1の金属膜8と第
2の金属膜9とは同じ寸法であり、第1の保護膜11
と、第4の保護膜14とは、同じ開口寸法で開口されて
いる。15はシリコン基板である。
【0024】この構造によれば、第1の金属膜8に対す
る第1の保護膜11及び第2の金属膜9に対する第4の
保護膜14のオーバーラップ量をそれぞれ最小にするこ
とができるので、電極4同士の隙間を狭くできる。よっ
て、電極4の間隔を最小にすることにより、より数多く
の入出力増幅回路6および電極4を配置することができ
るようになる。尚、金属膜の層数は1層であっても同様
であることは言うまでもない。
る第1の保護膜11及び第2の金属膜9に対する第4の
保護膜14のオーバーラップ量をそれぞれ最小にするこ
とができるので、電極4同士の隙間を狭くできる。よっ
て、電極4の間隔を最小にすることにより、より数多く
の入出力増幅回路6および電極4を配置することができ
るようになる。尚、金属膜の層数は1層であっても同様
であることは言うまでもない。
【0025】図1又は図2に示す半導体素子を製造する
に当たり、本発明に係る方法は、図1に示すパターン
か、図2に示すパターンを選択し、前者に対してはボー
ルボンディングにより、後者に対してはTABボンディ
ングよりボンディングする。これにより、任意の大きさ
の同一半導体素子に対して、入出力増幅回路の機能部分
の同一の回路配置を用いながら、入出力端子数を容易に
かつ選択的に増加させることができる。
に当たり、本発明に係る方法は、図1に示すパターン
か、図2に示すパターンを選択し、前者に対してはボー
ルボンディングにより、後者に対してはTABボンディ
ングよりボンディングする。これにより、任意の大きさ
の同一半導体素子に対して、入出力増幅回路の機能部分
の同一の回路配置を用いながら、入出力端子数を容易に
かつ選択的に増加させることができる。
【0026】
【発明の効果】請求項1の発明によれば、入出力増幅回
路に対して新規な配置で電極を配列することにより、経
済的なボールボンディング技術を適用できる限界的間隔
で電極を配置することができる。換言すれば、同じ電極
面積に対して、ボールボンディングよるものとしては、
最も多くの電極を配置できる。また、請求項2の発明に
よれば、請求項1の発明に係る半導体素子において、入
出力増幅回路1個の幅を65μm以上にすることによ
り、ボールボンディング及びTABボンディングのいず
れをも適用可能な電極間隔で電極を配置することができ
る。
路に対して新規な配置で電極を配列することにより、経
済的なボールボンディング技術を適用できる限界的間隔
で電極を配置することができる。換言すれば、同じ電極
面積に対して、ボールボンディングよるものとしては、
最も多くの電極を配置できる。また、請求項2の発明に
よれば、請求項1の発明に係る半導体素子において、入
出力増幅回路1個の幅を65μm以上にすることによ
り、ボールボンディング及びTABボンディングのいず
れをも適用可能な電極間隔で電極を配置することができ
る。
【0027】請求項4の発明によれば、並列に配列され
た3個の入出力増幅回路の群ごとにその両側の入出力増
幅回路に対して2個の電極を対応させ、電極同士の間隔
と隣接する群の電極に対する間隔とをほぼ同じなるよう
に配置して結線したパターンか、又は各個入出力増幅回
路に対して1個の電極をそれぞれ配置して結線したパタ
ーンのいずれかを選択する。次いで、前者に対してはボ
ールボンディングにより、後者に対してはTABボンデ
ィングよりボンディングする。これにより、任意の大き
さの同一半導体素子に対して、同一の入出力増幅回路の
機能部分の回路配置を用いながら、入出力端子数を容易
に、かつ、選択的に数多くすることができる半導体素子
を提供できる。また、この製造方法は、ゲートアレイ等
のASICの設計、製作にも適用できる。
た3個の入出力増幅回路の群ごとにその両側の入出力増
幅回路に対して2個の電極を対応させ、電極同士の間隔
と隣接する群の電極に対する間隔とをほぼ同じなるよう
に配置して結線したパターンか、又は各個入出力増幅回
路に対して1個の電極をそれぞれ配置して結線したパタ
ーンのいずれかを選択する。次いで、前者に対してはボ
ールボンディングにより、後者に対してはTABボンデ
ィングよりボンディングする。これにより、任意の大き
さの同一半導体素子に対して、同一の入出力増幅回路の
機能部分の回路配置を用いながら、入出力端子数を容易
に、かつ、選択的に数多くすることができる半導体素子
を提供できる。また、この製造方法は、ゲートアレイ等
のASICの設計、製作にも適用できる。
【図1】本発明の半導体素子の一実施例の要部を示すも
ので、ボールボンディングを用いる入出力増幅回路およ
び電極のパターンを示す平面図である。
ので、ボールボンディングを用いる入出力増幅回路およ
び電極のパターンを示す平面図である。
【図2】TABボンディングを用いる入出力増幅回路お
よび電極のパターンを示す平面図である。
よび電極のパターンを示す平面図である。
【図3】本発明半導体素子の電極構造を示す断面図で、
図1のX−X’部分の断面図である。
図1のX−X’部分の断面図である。
【図4】従来の半導体素子の全体を示す模式的平面図で
ある。
ある。
1 論理回路半導体素子 2 論理回路機能部分 3 入出力増幅回路機能部分 4 電極 5 スクライブセンター 6 入出力増幅回路 7 金属膜 8 第1の金属膜 9 第2の金属膜 10 下地膜 11 第1の保護膜 12 第2の保護膜 13 第3の保護膜 14 第4の保護膜 15 シリコン基板
Claims (4)
- 【請求項1】 周縁部に入出力増幅回路および電極が配
置された半導体素子において、 並列に配列された3個の入出力増幅回路の群ごとにその
両側の入出力増幅回路に対して2個の電極を対応させ、
かつ前記2個の電極間の間隔と隣接する群の電極に対す
る間隔とがほぼ同じなるように電極を配置したことを特
徴とする半導体素子。 - 【請求項2】 前記入出力増幅回路1個の幅が、65μ
m以上であることを特徴とする請求項1記載の半導体素
子。 - 【請求項3】 前記電極が、1層の金属膜又は2層の金
属膜のいずれかから成ることを特徴とする請求項1又は
2記載の半導体素子。 - 【請求項4】 周縁部に入出力増幅回路および電極が配
置された半導体素子を製造する方法において、 並列に配列された3個の入出力増幅回路の群ごとにその
両側の入出力増幅回路に対して2個の電極を対応させ、
前記2個の電極同士の間隔と隣接する群の電極に対する
間隔とがほぼ同じになるように電極を配置して結線した
パターンか、又は各入出力増幅回路に対して1個の電極
をそれぞれ配置して結線したパターンのいずれかを選択
し、前者に対してはボールボンディングにより、後者に
対してはTABボンディングによりボンディングするこ
とを特徴とする半導体素子の製造方法。
Priority Applications (4)
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---|---|---|---|
JP26962893A JP3246129B2 (ja) | 1993-10-01 | 1993-10-01 | 半導体素子の製造方法 |
KR1019940024697A KR950012656A (ko) | 1993-10-01 | 1994-09-29 | 반도체소자 및 그 제조방법 |
US08/315,619 US5989934A (en) | 1993-10-01 | 1994-09-30 | Process for manufacturing a semiconductor device having a logic circuit and a plurality of input/output amplifier circuits |
US08/460,643 US5510654A (en) | 1993-01-01 | 1995-06-02 | Semiconductor device and method of fabricating same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26962893A JP3246129B2 (ja) | 1993-10-01 | 1993-10-01 | 半導体素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07106523A true JPH07106523A (ja) | 1995-04-21 |
JP3246129B2 JP3246129B2 (ja) | 2002-01-15 |
Family
ID=17475005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26962893A Expired - Fee Related JP3246129B2 (ja) | 1993-01-01 | 1993-10-01 | 半導体素子の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US5989934A (ja) |
JP (1) | JP3246129B2 (ja) |
KR (1) | KR950012656A (ja) |
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WO1993012540A1 (en) * | 1991-12-10 | 1993-06-24 | Vlsi Technology, Inc. | Integrated circuit with variable pad pitch |
US5814892A (en) * | 1996-06-07 | 1998-09-29 | Lsi Logic Corporation | Semiconductor die with staggered bond pads |
JP3028080B2 (ja) * | 1997-06-18 | 2000-04-04 | 日本電気株式会社 | 半導体装置の構造およびその製造方法 |
US6185726B1 (en) | 1998-06-03 | 2001-02-06 | Sony Corporation | System and method for efficiently designing integrated circuit devices |
US6858945B2 (en) * | 2002-08-21 | 2005-02-22 | Broadcom Corporation | Multi-concentric pad arrangements for integrated circuit pads |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5662352A (en) * | 1979-10-26 | 1981-05-28 | Hitachi Ltd | Semiconductor integrated circuit device for acoustic amplification circuit |
US4750666A (en) * | 1986-04-17 | 1988-06-14 | General Electric Company | Method of fabricating gold bumps on IC's and power chips |
US4892842A (en) * | 1987-10-29 | 1990-01-09 | Tektronix, Inc. | Method of treating an integrated circuit |
US4827326A (en) * | 1987-11-02 | 1989-05-02 | Motorola, Inc. | Integrated circuit having polyimide/metal passivation layer and method of manufacture using metal lift-off |
-
1993
- 1993-10-01 JP JP26962893A patent/JP3246129B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-29 KR KR1019940024697A patent/KR950012656A/ko not_active Application Discontinuation
- 1994-09-30 US US08/315,619 patent/US5989934A/en not_active Expired - Fee Related
-
1995
- 1995-06-02 US US08/460,643 patent/US5510654A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5989934A (en) | 1999-11-23 |
US5510654A (en) | 1996-04-23 |
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KR950012656A (ko) | 1995-05-16 |
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Date | Code | Title | Description |
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LAPS | Cancellation because of no payment of annual fees |