KR19990072819A - 반도체장치및그제조방법 - Google Patents

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쯔보사키쿠니히로
마스다마사치카
이와야아키히코
나카무라아쯔시
이무라치카코
시오쯔키토시히로
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

버스바 리드(busbar lead)를 구비한 LOC구조의 패키지의 박형화, 저비용화, 고성능화를 추진한다.
구체적으로는, 버스바 리드(3C)에 연결된 전원용리드(3V)의 일부를 반도체 칩(2)의 주면방향으로 구부리고, 그 부분에 설치된 접착층(5)을 개재하여 반도체 칩(2)을 전원용리드(3V)에 지지 고정함과 동시에, 버스바 리드(3C) 및 신호용리드(3S)를 반도체 칩(2)의 주면에서 이간된 상태로 배치한다.

Description

반도체 장치 및 그 제조방법{semiconductor device and method of fabricating the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것이며, 특히 반도체 칩의 주면상에 리드의 인너리드(inner lead)부를 배치한 리드·온 ·칩(Lead On Chip;이하, LOC라 함)구조의 패키지(package)를 가지는 반도체 장치에 적용하여 유효한 기술에 관한 것이다.
표면장착형 LSI패키지 중 하나로 LOC구조의 패키지가 있다. 이 패키지는 반도체 칩의 주면상에 절연필름을 통해 리드의 인너리드부를 배치하고, 이 인너리드부와 반도체 칩의 본딩패드를 금(Au)와이어로 전기적으로 접속한 구조로 되어 있다. 절연필름은 폴리이미드(polyimide)와 같은 내열성수지로 구성되어 있고, 그 양면에는 접착제가 코팅되어 있다.
이 종류의 LOC구조를 가지는 패키지에 대해서는, 특개평 2-246125호 공보 등에 기재되어 있다.
상기한 LOC구조의 패키지는 반도체 칩과 인너리드부와의 사이에 두께 50㎛정도의 절연필름이 개재하고 있기 때문에, 두께 1㎜정도의 초박형 패키지를 제조할 경우 절연필름이 박형화의 장애로 된다는 문제가 있다. 또한, 절연필름은 제조비용이 비싸고, 또 이것을 리드프레임에 첩부하는 시간과 노력 등을 고려하면, 패키지의 제조비용이 비싸게 된다는 문제도 있다.
또한, 이 절연필름은 패키지를 구성하는 수지에 비해 흡습성이 높기 때문에, 패키지조립 후의 온도 사이클 시험시의 열이나, 패키지를 장착기판에 납땜할 때의 열에 의해 절연필름에 흡수된 수분이 급격하게 기화팽창하여 패키지 크랙(crack)을 일으키는 일도 있다.
본 발명의 목적은 LOC구조의 패키지의 박형화를 추진하는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은 LOC구조의 패키지의 제조비용을 저감하는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은 LOC구조의 패키지의 신뢰성 및 제조수율을 향상시키는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 다른 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에서 명백해질 것이다.
도 1은 본 발명의 실시형태 1의 반도체 장치의 외관을 나타내는 사시도,
도 2는 본 발명의 실시형태 1의 반도체 장치의 내부구조를 나타내는 사시도,
도 3는 본 발명의 실시형태 1의 반도체 장치의 내부구조를 나타내는 평면도,
도 4는 본 발명의 실시형태 1의 반도체 장치에 밀봉된 반도체 칩의 확대평면도,
도 5의 (a)는 도 3의 D-D'선을 따른 개략단면도, (b)는 리드의 하면과 반도체 칩의 주면과의 이간거리를 나타내는 설명도,
도 6은 도 3의 E-E'선을 따른 개략단면도,
도 7은 도 3의 F-F'선을 따른 개략단면도,
도 8은 도 3의 F-F'선을 따른 개략단면도,
도 9는 전원용 리드와 반도체 칩과의 접착영역을 나타내는 개략평면도,
도 10은 본 발명의 실시형태 1의 반도체 장치의 제조에 사용하는 리드프레임의 개략평면도,
도 11은 본 발명의 실시형태 1의 반도체 장치의 제조방법을 나타내는 리드프레임의 개략평면도,
도 12는 본 발명의 실시형태 1의 반도체 장치의 제조방법을 나타내는 리드프레임의 개략평면도,
도 13의 (a) 및 (b)는 본 발명의 실시형태 1의 반도체 장치의 와이어본딩방법을 나타내는 설명도,
도 14는 본 발명의 실시형태 1의 반도체 장치의 제조방법을 나타내는 리드프레임의 개략평면도,
도 15는 본 발명의 실시형태 2의 반도체 장치의 개략평면도,
도 16은 도 15의 A-A'선을 따른 개략단면도,
도 17은 도 15의 B-B'선을 따른 개략단면도,
도 18은 전원용 리드와 반도체 칩과의 접착영역을 나타내는 개략평면도,
도 19는 전원용 리드와 반도체 칩과의 접착영역을 나타내는 개략평면도,
도 20은 본 발명의 실시형태 3의 반도체 장치의 개략평면도,
도 21은 버스바 리드의 패턴을 나타내는 개략평면도이다.
본원에 있어서 개시되는 발명중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
(1) 본 발명의 반도체 장치는, 반도체 칩의 주면상을 복수의 본딩패드의 배열방향을 따라 연재(延在)하고, 그 일부에 상기 반도체 칩의 주면방향으로 변위하는 절곡부(折曲部)가 설치된 전원용 리드와, 일단부(一端部)가 상기 반도체 칩의 주면상에 배치된 신호용 리드를 가지고, 상기 전원용 리드 및 상기 신호용 리드는 와이어를 개재하여 상기 복수의 본딩패드 중 어느 하나와 전기적으로 접속되고, 상기 전원용 리드는 상기 절곡부가 접착층을 개재하여 상기 반도체 칩의 주면에 고착되며, 상기 신호용 리드는 상기 반도체 칩의 주면과 이간하여 배치되어 있다.
(2) 본 발명의 반도체 장치는, 상기 (1)의 반도체 장치에 있어서 상기 전원용 리드는 상기 반도체 칩에 전원전압을 공급하는 제1 전원용 리드와, 기준전압을 공급하는 제2 전원용 리드를 포함하고, 상기 제1 전원용 리드와 상기 제2 전원용 리드는 상기 복수의 본딩패드를 사이에 두고 대향하도록 배치되어 있다.
(3) 본 발명의 반도체 장치는, 상기 (1)의 반도체 장치에 있어서 상기 신호용 리드와 상기 반도체 칩의 주면과의 이간거리는 상기 전원용 리드와 상기 반도체 칩의 주면과의 이간거리보다도 크다.
(4) 본 발명의 반도체 장치는, 상기 (1)의 반도체 장치에 있어서 상기 전원용 리드에 설치된 상기 절곡부는 상기 반도체 칩의 단부(端部)보다도 내측에 배치되어 있다.
(5) 본 발명의 반도체 장치는, 상기 (1)의 반도체 장치에 있어서 상기 전원용 리드 및 상기 신호용 리드는 상기 반도체 칩의 단부에 있어서 그 주면으로부터 10㎛이상 이간하여 있다.
(6) 본 발명의 반도체 장치는, 상기 (1)의 반도체 장치에 있어서 상기 접착층은 열가소성 접착제로 이루어진다.
(7) 본 발명의 반도체 장치는, 상기 (1)의 반도체 장치에 있어서 상기 신호용 리드는 상기 전원용 리드보다도 상기 본딩패드로부터 이간하여 배치되고, 상기 신호용 리드와 상기 본딩패드를 전기적으로 접속하는 상기 와이어는 상기 전원용 리드의 위를 지나 본딩되어 있다.
(8) 본 발명의 반도체 장치는, 상기 (1)의 반도체 장치에 있어서 상기 전원용 리드의 일부에는 상기 반도체 칩의 주면과 평행한 면내에서 변위하는 절곡부가 설치되어 있다.
(9) 본 발명의 반도체 장치는, 상기 (1)의 반도체 장치에 있어서 상기 반도체 칩의 주면에는 표면보호막이 형성되고, 상기 표면보호막의 하층에는 상기 전원용 리드와 전기적으로 접속된 전원배선이 형성되어 있다.
(10) 본 발명의 반도체 장치는, 상기 (1)의 반도체 장치에 있어서 상기 본딩패드가 형성된 영역을 제외한 상기 반도체 칩의 주면에는 와이어본딩시의 충격을 완화하기 위한 절연층이 형성되어 있다.
(11) 본 발명의 반도체 장치는, 상기 (1)의 반도체 장치에 있어서 상기 반도체 칩, 상기 전원용 리드의 인너리드부 및 상기 신호용 리드의 인너리드부는 수지패키지의 내부에 밀봉되고, 상기 전원용 리드의 아우터리드(outer lead)부 및 상기 신호용 리드의 아우터리드부는 상기 수지 패키지의 외부로 인출되어 있다.
(12) 본 발명의 반도체 장치는, 반도체 칩의 주면상을 복수의 본딩패드의 배열방향을 따라서 연재하는 리드를 개재하여 서로 연결되고, 그 일부에 상기 반도체 칩의 주면방향으로 변위하는 절곡부가 설치된 복수의 전원용 리드와 일단부가 상기 반도체 칩의 주면상에 배치된 복수의 신호용 리드를 가지며, 상기 전원용 리드 및 상기 신호용 리드는 와이어를 개재하여 상기 복수의 본딩패드 중 어느 하나와 전기적으로 접속되고, 상기 전원용 리드는 상기 절곡부가 접착층을 개재하여 상기 반도체 칩의 주면에 고착되며, 상기 신호용 리드는 상기 반도체 칩의 주면과 이간하여 배치되어 있다.
(13) 본 발명의 반도체 장치는, 상기 (12)의 반도체 장치에 있어서 상기 복수의 본딩패드의 배열방향을 따라서 연재하는 리드는, 상기 반도체 칩에 전원전압을 공급하는 제1 전원용 리드에 연결된 제1 리드와 상기 반도체 칩에 기준 전압을 공급하는 제2 전원용 리드에 연결된 제2 리드를 포함하고, 상기 제1 리드와 상기 제2 리드는 상기 복수의 본딩패드를 사이에 두고 대향하도록 배치되어 있다.
(14) 본 발명의 반도체 장치는, 상기 (12)의 반도체 장치에 있어서 상기 복수의 본딩패드의 배열방향을 따라서 연재하는 리드의 일부에는 상기 본딩패드로부터 이간하는 방향으로 연재하는 돌기부가 설치되고, 상기 전원용 리드와 상기 본딩패드를 전기적으로 접속하는 상기 와이어의 일단부는 상기 돌기부상에 본딩되어 있다.
(15) 본 발명의 반도체 장치는, 상기 (12)의 반도체 장치에 있어서 상기 전원용 리드의 일부에는 상기 반도체 칩의 근방에 연재하는 분기리드가 연결되고, 상기 전원용 리드와 상기 본딩패드를 전기적으로 접속하는 상기 와이어의 일단부는 상기 분기리드상에 본딩되어 있다.
(16) 본 발명의 반도체 장치는, 반도체 칩의 주면상을 복수의 본딩패드의 배열방향을 따라서 연재하고, 적어도 그 일부가 접착층을 개재하여 상기 반도체 칩의 주면에 고착된 전원용 리드와, 일단부가 상기 반도체 칩의 주면상에 배치된 신호용 리드를 가지고, 상기 전원용 리드 및 상기 신호용 리드는 와이어를 개재하여 상기 복수의 본딩패드 중 어느 하나와 전기적으로 접속되고, 상기 신호용 리드는 상기 반도체 칩의 주면과 이간하여 배치되어 있다.
(17) 본 발명의 반도체 장치는, 상기 (16)의 반도체 장치에 있어서 상기 접착층은 상기 전원용 리드의 하면의 거의 전역에 형성되어 있다.
(18) 본 발명의 반도체 장치는, 상기 (16)의 반도체 장치에 있어서 상기 접착층은 상기 전원용 리드의 하면의 일부에 형성되어 있다.
(19) 본 발명의 반도체 장치는, 상기 (16)의 반도체 장치에 있어서 상기 접착층은 상기 전원용 리드의 본딩영역의 하면에 형성되어 있다.
(20) 본 발명의 반도체 장치의 제조방법은, 이하의 공정 (a)∼(d)를 포함하고 있다;
(a) 그 일면에 지지되어야 할 반도체 칩의 주면에 형성된 복수의 본딩패드의 배열방향을 따라서 연재하고, 상기 반도체 칩의 주면방향으로 변위하는 절곡부를 구비한 전원용 리드와, 일단부가 상기 반도체 칩의 주면과 이간하여 배치되는 신호용 리드가 형성된 리드프레임을 준비하는 공정,
(b) 상기 리드프레임과 상기 반도체 칩을 겹치고, 상기 전원용 리드의 일부에 형성된 상기 절곡부와 상기 반도체 칩의 주면과의 사이에 접착층을 개재시킴으로써, 상기 반도체 칩을 상기 리드프레임의 일면에 지지, 고정하는 공정,
(c) 상기 리드프레임에 형성된 상기 전원용 리드 및 상기 신호용 리드와 상기 반도체 칩의 주면에 형성된 상기 본딩패드를 와이어로 연결하는 공정,
(d) 상기 반도체 칩을 패키지에 밀봉하는 공정.
본 발명의 반도체 장치는, 상기 LOC구조의 패키지를 프린트배선기판의 상방향에 복수개 적층하여 장착한 멀티칩·모듈구조를 가지고 있다.
이하, 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 전체 도면에 있어서 동일 기능을 가지는 것은 동일한 부호를 부여하고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태의 반도체 장치는, 표면장착형 LSI패키지의 일종인 TSOP(Thin Small Outline Package)이다. 도 1은 이 TSOP의 외관을 나타내는 사시도, 도 2는 이 TSOP의 내부구조를 나타내는 개략사시도, 도 3은 이 TSOP의 개략평면도이다.
트랜스퍼 몰드(transfer mold)법으로 성형된 에폭시(epoxy)계 수지로 이루어지는 TSOP의 패키지 본체(1)는 예컨대 폭 400mil, 두께 1㎜의 외형치수를 가지고 있고, 그 내부에는 64메가비트(Mbit)의 DRAM(Dynamic Random Access Memory)이 형성된 단결정실리콘으로 이루어지는 직사각형의 반도체 칩(2)이 밀봉되어 있다.
도 4에 확대하여 나타낸 바와 같이, 상기 DRAM은 반도체 칩(2)의 주면에 형성되고, 8개로 분할된 메모리매트(memory mat)(MM)와 주변회로로 구성되어 있다. DRAM의 주변회로가 형성된 반도체 칩(2)의 중앙부에는 그 긴 변 방향을 따라서 복수개의 본딩패드(BP)가 일렬로 배치되어 있다. 도시는 생략하지만 메모리매트(MM)의 각각은 복수개의 메모리 어레이로 분할되어 있고, 메모리 어레이의 각각은 행열 모양으로 배치된 복수개의 메모리셀로 구성되어 있다.
본 실시형태의 TSOP는 패키지의 외부 접속단자를 구성하는 복수개의 리드(3)의 인너리드부(3A)를 상기 반도체 칩(2)의 주면상에 배치하는 LOC(Lead On chip)구조를 채용하고 있다. 리드(3)는 42얼로이(alloy) 등의 Fe-Ni합금으로 이루어지고, 그 인너리드부(3A)는 금(Au)와이어(4)를 통해 반도체 칩(2)의 본딩패드(BP)와 전기적으로 접속되어 있다. 또한, 리드(3)의 아우터리드부(3B)는 패키지본체(1)의 긴 변 방향의 측면에서 외부로 인출되어 갈매기 날개(gull wing)모양으로 성형되어 있다.
상기 리드(3)의 아우터리드부(3B)에는 규격에 의거하여 도 3에 나타낸 패키지본체(1)의 좌측 최상부에 위치하는 리드(3)(1번 핀)에서 우측 최상부에 위치하는 리드(3)(54번 핀)까지 연속된 번호가 부여됨과 동시에, 각각에 인가되는 전원/신호가 규정되어 있다. 즉, 1번 핀, 9번 핀, 14번 핀, 27번 핀, 43번 핀 및 49번 핀은, 예컨대 5V의 전원전압(Vdd)이 인가되고, 6번 핀, 12번 핀, 28번 핀, 41번 핀, 46번 핀 및 49번 핀은, 예컨대 0V의 기준전압(Vss)으로 고정된다. 또한, 상기 이외의 번호가 부여된 핀은, 데이터 입출력(DQ), 어드레스(A), WE(write enable), CAS(column address strobe), RAS(row address strobe), CLK(clock) 등의 신호핀을 구성하고 있다.
상기 전원전압(Vdd)핀의 일부를 구성하는 1번 핀, 14번 핀 및 27번 핀의 각각의 인너리드부(3A)는 반도체 칩(2)의 주면상을 그 긴 변 방향을 따라서 직선모양으로 연재하는 긴 리드(이하, 버스바 리드라 함)(3C)를 통해 서로 연결되고, 이 버스바 리드(3C)와 일체로 구성되어 있다. 마찬가지로, 기준전압(Vss)핀의 일부를 구성하는 28번 핀, 41번 핀 및 54번 핀의 각각의 인너리드부(3A)는 반도체 칩(2)의 중앙부에 배치된 상기 복수개의 본딩패드(BP)를 사이에 두고 상기 버스바 리드(3C)와 대향하도록 배치된 또 1개의 버스바 리드(3C)를 통해 서로 연결되어, 이 버스바 리드(3C)와 일체로 구성되어 있다.
복수의 전원전압(Vdd)핀의 인너리드부(3A) 및 복수의 기준전압(Vss)핀의 인너리드부(3A)를 각각 상기한 긴 버스바 리드(3C)로 연결하는 것에 의해, 반도체 칩(2)의 주면상의 어떤 위치에서라도 전원전압(Vdd) 및 기준전압(Vss)을 DRAM에 공급하는 것이 가능하게 되므로, 전환노이즈에 의한 전원전압의 요동을 저감하여 DRAM의 동작속도를 향상시킬 수 있다.
전원전압(Vdd)핀 및 기준전압(Vss)핀 중, 상기 버스바 리드(3C)와 연결되어 있지 않은 핀(6번 핀, 9번 핀, 12번 핀, 43번 핀, 46번 핀 및 49번 핀)의 인너리드부(3A)와, 모든 신호핀의 인너리드부(3A)는 그들의 선단부가 반도체 칩(2)의 주면상에서 서로 평행하게 되도록 연장되고, 본딩패드(BP)를 사이에 두고 2열로 배열되어 있다.
상기 전원전압(Vdd)핀의 일부를 구성하는 1번 핀 및 14번 핀의 각각의 인너리드부(3A)는 패키지본체(1)의 코너부에서 그 일부가 분기하고, 반도체 칩(2)이 존재하지 않는 영역에서 「빗살」모양으로 퍼져 있다. 마찬가지로, 기준전압(Vss)핀의 일부를 구성하는 28번 핀 및 54번 핀의 각각의 인너리드부(3A)는 패키지본체(1)의 코너부에서 그 일부가 분기하고, 반도체 칩(2)이 존재하지 않는 영역에서 「빗살」모양으로 퍼져 있다.
패키지본체(1)의 (긴 변 방향의)양단부에 상기와 같은 「빗살」모양의 패턴을 가지는 인너리드부(3A)를 배치하는 것에 의해, 패키지본체(1)를 수지성형할 때, 몰드금형의 캐비티(cavity)내에 위치 결정된 반도체 칩(2)의 주면측으로 유입하는 수지의 양과 뒷면측으로 유입하는 수지의 양을 균등하게 분산시킬 수 있기 때문에, 수지의 유입량의 불균등에 기인하는 보이드(void)의 발생을 방지하여 몰드 공정의 수율을 향상시킬 수 있다. 또한, 상기와 같은 「빗살」모양의 패턴의 일부를 반도체 칩(2)의 근방까지 연재하여 금(Au)와이어(4)의 일단(一端)을 본딩하는 것에 의해, 전원전압(Vdd)핀(1번 핀 및 27번 핀) 및 기준전압(Vss)핀(28번 핀 및 54번 핀)에 복수개의 금(Au)와이어(4)를 본딩하는 것이 가능하게 되므로, 전원전압의 요동을 더욱 저감할 수 있다.
도 5의 (a)는 도 3의 D-D'선(13번 핀(DQ7)-41번 핀(Vss))을 따른 패키지본체(1)의 개략단면도, 도 6은 도 3의 E-E'선(1번 핀(Vdd)-버스바 리드(3C)-27번 핀(Vdd))을 따른 패키지본체(1)의 개략단면도, 도 7은 도 3의 F-F'선(8번 핀(DQ4)-47번 핀(DQ11))을 따른 패키지본체(1)의 개략단면도이다. 또한, 이하의 설명에서는 상기 복수개의 리드(3) 중, 전원전압(Vdd)핀을 구성하는 리드(3) 및 기준전압(Vss)핀을 구성하는 리드(3)를 특히 전원용리드(3V)라고 하고, 신호핀을 구성하는 리드(3)를 특히 신호용 리드(3S)라고 한다.
도 5의 (a) 및 도 6에 나타낸 바와 같이, 버스바 리드(3C)와 일체로 구성된 전원용리드(3V)의 인너리드부(3A)는 반도체 칩(2)의 주면상에 있어서, 그 일부가 하방(칩측)으로 구부려지고, 이 영역에서 접착층(5)을 통해 반도체 칩(2)의 주면에 접착 고정되어 있다. 버스바 리드(3C)의 하면은 반도체 칩(2)에 접착되어 있지 않고, 그 주면과 이간된 상태로 되어 있다. 전원용리드(3V)의 하면과 반도체 칩(2)의 주면과의 사이에 개재하는 상기 접착층(5)은 작업성과 수율이 우수한 내열성의 열가소성 접착제, 예컨대 열가소성 폴리이미드접착제, 열가소성 폴리에테르아미드이미드접착제 등으로 구성되어 있다.
버스바 리드(3C)와 연결되어 있지 않은 전원용리드(3V) 및 모든 신호용 리드(3S)는 버스바 리드(3C)와 마찬가지로, 반도체 칩(2)에 접착되어 있지 않고, 그 주면과 이간된 상태로 되어 있다. 반도체 칩(2)의 주면에서 이간된 리드(3)의 인너리드부(3A) 및 버스바 리드(3C)의 각각의 하면과 반도체 칩(2)의 주면과의 극간(빈틈)에는 패키지본체(1)를 구성하는 수지가 충전되어 있다. 반도체 칩(2)의 주면의 본딩패드(BP)가 형성된 중앙부 이외의 영역은 후술하는 와이어 본딩공정에서 인너리드부(3A)가 접촉할 때 받는 충격을 완화하는 목적으로 폴리이미드수지 등으로 이루어지는 절연층(6)에 의해 피복되어 있다.
도 7에 나타낸 바와 같이, 버스바 리드(3C)의 일부에는 반도체 칩(2)의 중앙부측에서 주변부측을 향해 연재하는 짧은 돌기부(7)가 형성되어 있고, 금(Au)와이어(4)와 버스바 리드(3C)의 접속은, 이 돌기부(7)상에서 행해지도록 되어 있다. 이와 같은 돌기부(7)는 반드시 필요한 것은 아니지만, 반도체 칩(2)의 사이즈가 작고, 버스바 리드(3C)와 본딩패드(BP)와의 거리가 아주 접근해 있기 때문에, 버스바 리드(3C)상에 금(Au)와이어(4)를 본딩하는 것이 곤란한 경우에는 이와 같은 돌기부(7)를 설치하는 것이 유효한 대책으로 된다. 또한, 도시의 예에서는 돌기부(7)를 하방(칩측)으로 구부리고, 접착층(5)을 통해 반도체 칩(2)의 주면에 접착 고정하고 있지만, 예컨대 도 8에 나타낸 바와 같이, 돌기부(7)와 버스바 리드(3C)의 양방을 반도체 칩(2)의 주면에 접착 고정해도 된다.
이와 같이 본 실시형태의 TSOP는 버스바 리드(3C)에 연결된 전원용리드(3V)의 일부를 칩방향으로 절곡(折曲)가공(오프셋 가공)하고, 그 부분에 설치된 접착층(5)을 개재하여 반도체 칩(2)을 리드(3)에 지지 고정함과 동시에, 버스바 리드(3C) 및 신호용 리드(3S)를 반도체 칩(2)의 주면과 이간된 상태로 배치하고 있다.
도 9에는 전원용리드(3V)와 반도체 칩(2)의 접착영역이 해칭패턴으로 나타나 있다. 도시한 바와 같이, 접착영역은 반도체 칩(2)의 양단부 근방, 중앙부 근방 및 돌기부(7)에 설치되고, 본딩패드(BP)를 사이에 두고 좌우 양측에 각각 5곳씩 합계 10곳에 설치되어 있다.
리드(3)의 하면과 반도체 칩(2)의 주면과의 이간거리의 일례를 도 5의 (b)에 나타낸다. 도시한 바와 같이, 신호용 리드(3S)(및 버스바 리드(3C)와 연결되어 있지 않은 전원용리드(3V))의 하면과 반도체 칩(2)의 주면과의 이간거리 (a)는, 버스바 리드(3C)의 하면과 반도체 칩(2)의 주면과의 이간거리 (b)보다도 크게 되도록 설정되어 있다. 즉, 신호용 리드(3S)의 인너리드부(3A)는 전원용리드(3V)와 일체로 구성된 버스바 리드(3C)에 비해 반도체 칩(2)의 주면으로부터 더 떨어진 위치에 배치되어 있다(a 〉b). 이간거리 (a)는, 예컨대 100㎛정도이고, 이간거리 (b)는 예컨대 40∼50㎛정도이다. 또한, 도면중의 부호 (c)는 접착층(5)의 두께를 나타내고 있고, 예컨대 10㎛정도이다. 또, 리드(3)(전원용리드(3V), 신호용 리드(3S) 및 버스바 리드(3C))의 두께는 125㎛정도이고, 반도체 칩(2)의 두께는 280㎛정도이다. 패키지본체(1)의 두께는 상기한 것처럼 1㎜정도이다.
전원용리드(3V)의 일부를 칩방향으로 절곡가공(오프셋가공)할 경우, 그 위치를 반도체 칩(2)의 단부보다도 내측으로 하는 것이 바람직하다. 전원용리드(3V)의 절곡부가 반도체 칩(2)의 단부에서 그 주면에 접촉하고 있으면, DRAM의 제조프로세스가 완료된 반도체 웨이퍼를 다이싱(dicing)했을 때 반도체 칩(2)의 단부에 노출하는 다이싱영역(스크라이브라인(scribe lines))상의 도체패턴(TEG패턴 등)의 단편(斷片)이 전원용리드(3V)와 접촉하여 단락(short circuit)할 우려가 있다. 동일한 이유에서, 반도체 칩(2)의 주면과 이간하여 배치하는 신호용리드(3S)도 단락방지의 관점에서, 반도체 칩(2)의 단부에서는 그 주면에서 적어도 10㎛이상 이간시켜 두는 것이 바람직하다. 또한, 전원용리드(3V)의 절곡가공(오프셋가공)은, 그 연재방향에 대하여 직교하는 방향(90도 방향)으로 행하는 것이 바람직하다. 이와 같은 각도로 구부리는 것에 의해, 미세하게 변형하기 쉬운 리드(3)를 높은 치수 정밀도로 절곡할 수 있다.
도시는 생략하지만, 상기 반도체 칩(2)의 주면에 형성된 DRAM은 메모리셀 및 주변회로를 구성하는 트랜지스터의 상부에, 이들의 트랜지스터 사이를 연결하는 신호배선과 이들의 트랜지스터에 동작전압 및 기준전압을 공급하는 전원배선으로 이루어지는 다층배선을 형성한 구성으로 되어 있다. 또한, 이들의 신호배선 및 전원배선은 반도체 칩(2)의 최상층배선으로 구성되는 상기 본딩패드(BP)와 전기적으로 접속되어 있다.
한편, 반도체 칩(2)의 주면상에는 전원용리드(3V)와 일체로 구성된 버스바 리드(3C) 및 신호용 리드(3S)의 인너리드부(3A)가 배치되고, 금(Au)와이어(4)를 통해 대응하는 본딩패드(BP)와 전기적으로 접속되어 있다. 이들의 전원용리드(3V) 및 신호용 리드(3S)는, 반도체 칩(2)의 최상층배선을 덮는 표면보호막(패시베이션(passivation)막)이나 그 상부에 형성된 상기 절연층(6)을 개재하여 반도체 칩(2) 내부의 다층배선의 상방에 배치되어 있기 때문에, 전원용리드(3V) 및 신호용 리드(3S)에는 각각 부유용량(기생용량)이 부가된다. 이들의 부유용량 중 전원용리드(3V)에 부가되는 부유용량은 상기한 전환노이즈에 의한 전원전압의 요동을 방지하는 관점에서 큰 편이 바람직하고, 신호용 리드(3S)에 부가되는 부유용량은 신호전송속도의 고속화를 도모하는 관점에서 작은 편이 바람직하다.
따라서, 신호용 리드(3S)의 인너리드부(3A)를, 전원용리드(3V)와 일체로 구성된 버스바 리드(3C)에 비해 반도체 칩(2)의 주면에서 떨어진 위치에 배치하는 본 실시형태에 의하면, 신호용 리드(3S)에 부가되는 부유용량을 작게 할 수 있다. 또한, 전원용리드(3V)와 일체로 구성된 버스바 리드(3C)를 신호용 리드(3S)보다도 반도체 칩(2)의 주면에 근접시켜 배치하는 본 실시형태에 의하면, 전원용리드(3V)에 부가되는 부유용량을 크게 할 수 있다. 즉, 본 실시형태에 의하면, 전환노이즈에 의한 전원전압의 요동을 저감할 수 있음과 동시에, 신호전송속도의 고속화를 도모할 수 있다.
또한, 신호용 리드(3S)의 인너리드부(3A)를 버스바 리드(3C)보다도 반도체 칩(2)의 주면에서 떨어져 배치함으로써, 신호용 리드(3S)와 본딩패드(BP)의 사이에 버스바 리드(3C)를 지나 연결되는 금(Au)와이어(4)와 버스바 리드(3C)의 단락을 확실하게 방지할 수 있다.
도 10은 본 실시형태의 TSOP의 제조에 사용하는 리드프레임(LF)의 개략평면도이다. 실제의 리드프레임(LF)은 5, 6개 정도의 TSOP를 동시에 성형할 수 있는 다련(多連)구조로 되어 있지만, 도면에는 TSOP 1개분의 영역만을 나타낸다.
이 리드프레임(LF)은 주위가 프레임 몸체(8)로 둘러싸여진 직사각형의 영역내에 상기 전원용리드(3V), 버스바 리드(3C), 신호용 리드(3S) 등의 리드패턴을 형성한 구성으로 되어 있다. 전원용리드(3V) 및 신호용 리드(3S)는 패키지본체(1)에 밀봉되는 인너리드부(3A)와 그 외부에 인출되는 아우터리드부(3B)로 구성되고, 타이바(tie bar)(9)에 의해 서로 연결되어 있다.
리드프레임(LF)은 42얼로이 등의 Fe-Ni합금으로 이루어지는 판재(후프(hoop)재)를 프레스가공 또는 에칭가공하여 상기 리드패턴을 형성하고, 다음으로 프레스가공에 의해 전원용리드(3V)의 일부를 판 두께방향으로 구부려 반도체 칩과의 접합부(절곡부)(OF)를 형성한 후, 금(Au)와이어(4)를 본딩하는 영역에 금(Au)도금을 실시하는 것에 의해 제조된다.
상기 리드프레임(LF)을 사용하여 TSOP를 조립하는데는 우선, 도 11에 나타낸 바와 같이, 반도체 칩(2)을 리드프레임(LF)에 지지 고정한다. 반도체 칩(2)의 지지는 전원용리드(3V)에 형성된 절곡부의 하면에 디스펜서(dispenser) 등을 사용하여 접착제를 도포한 후, 반도체 칩(2)의 주면에 리드프레임(LF)의 인너리드부(3A)를 위치 결정하여 양자를 접합하는 것에 의해 행한다. 반도체 칩(2)과 인너리드부(3A)의 위치 맞춤은 예컨대 인너리드부(3A)의 일부에 도면에 나타낸 바와 같은 위치 맞춤 패턴(10)을 형성하고, 이 패턴(10)과 반도체 칩(2)의 단부를 겹치는 것에 의해 행한다. 또한, 디스펜서를 사용하여 접착제를 도포하는 수단을 대신하여 절곡부와 동일한 정도의 치수로 재단한 쉬트(sheet)모양 접착제를 절곡부의 하면에 두도록 해도 된다.
다음에, 도 12에 나타낸 바와 같이, 반도체 칩(2)의 본딩패드(BP)와 인너리드부(3A)의 사이에 금(Au)와이어(4)를 본딩하여 양자를 전기적으로 접속한다. 반도체 칩(2)의 주면으로부터 이간된 신호용 리드(3S)에 금(Au)와이어(4)를 본딩하는데는 도 13의 (a)에 나타낸 바와 같이, 스테이지(11) 상에 재치된 반도체 칩(2)의 주면상에 클램퍼(clamper)(12)를 사용하여 인너리드부(3A)를 누른 상태에서 행한다. 본딩종료 후, 클램퍼(12)를 떼어 내는 것에 의해 인너리드부(3A)는 그 탄성에 의해 원래의 위치로 되돌아 간다(도 13의 (b)).
또한, 리드프레임(LF)의 리드패턴을 프레스 가공으로 형성한 경우에는 인너리드부(3A)의 단면에 프레스의 구멍뚫는 방향에 따른 바늘모양의 미세한 버(burr)가 발생한다. 따라서, 반도체 칩(2)의 주면에 인너리드부(3A)를 눌러 붙일 때, 이 버에 의한 반도체 칩(2)의 주면의 손상을 방지하는 관점에서, 프레스의 구멍뚫는 방향이 반도체 칩(2)과의 접촉면에서 반대측의 면을 향하도록 리드프레임(LF)을 배향(配向)시키는 것이 바람직하다.
다음에, 도 14에 나타낸 바와 같이, 몰드금형을 사용하여 패키지본체(1)를 성형한다. 그후, 패키지본체(1)의 외부에 노출된 리드프레임(LF)의 불필요한 곳을 절단·제거하고, 아우터리드부(3B)를 갈매기 날개모양으로 성형하는 것에 의해 상기 도 1 및 도 2에 나타낸 것과 같은 TSOP를 완성한다.
이 TSOP를 프린트배선기판에 장착하는데는, 미리 땜납도금을 행한 아우터리드부(3B)를 프린트배선기판의 전극상에 위치결정한다. 전극의 표면에는 미리 땜납페이스트(paste)를 인쇄해 두고, 그 점착력으로 아우터리드부(3B)를 전극상에 임시로 붙인다. 또는, 전극상에 아우터리드부(3B)를 위치결정한 후, 예비가열을 행하여 아우터리드부(3B)의 표면의 땜납도금을 약간 녹이는 것에 의해 임시 붙임을 행하여도 좋다. 그후, 이 상태에서 땜납도금을 리플로(reflow)한다.
(실시형태 2)
도 15는 본 실시형태의 TSOP의 개략평면도, 도 16은 도 15의 A-A'선을 따른 개략단면도, 도 17은 도 15의 B-B'선을 따른 개략단면도이다.
본 실시형태의 TSOP는 버스바 리드(3C)와 일체로 구성된 전원용리드(3V)를 버스바 리드(3C)의 양단부 및 중앙부(부호 OF로 나타낸 영역)에서 칩방향으로 절곡가공(오프셋가공)하고, 버스바 리드(3C) 전체를 반도체 칩(2)의 주면상에 접착 고정하고 있다. 또한, 신호용 리드(3S)는 상기 실시형태 1과 마찬가지로, 반도체 칩(2)의 주면과 이간된 상태로 배치하고 있다.
상기 버스바 리드(3C)와 반도체 칩(2)을 접합하는 접착층(5)은 도 15의 해칭패턴으로 나타낸 바와 같이, 버스바 리드(3C)의 하면 전역에 설치된다. 이 접착층(5)을 구성하는 접착제는 디스펜서 등을 사용하여 버스바 리드(3C)의 하면 전체에 도포해도 되고, 또는 스크린 인쇄법을 사용하여 반도체 칩(2)의 주면상에 도포해도 된다.
상기 실시형태 1과 같이, 버스바 리드(3C)의 하면과 반도체 칩(2)의 주면과의 사이에 빈틈을 설치한 경우에는, 이 빈틈이 너무 좁으면 반도체 칩(2)을 수지 밀봉했을 때, 이 빈틈에 수지가 완전하게 충전되지 않아 공극(보이드)이 발생하지만, 버스바 리드(3C)의 하면 전역에 접착층(5)을 형성한 경우에는 이와 같은 성형불량의 발생을 확실하게 방지할 수 있다.
버스바 리드(3C)와 반도체 칩(2)을 접합하는 접착층(5)은 도 18의 해칭패턴으로 나타낸 바와 같이, 소정의 간격을 두고 스폿(spot)모양으로 형성해도 된다. 이 경우는 복수의 니들(needle)을 구비한 디스펜서를 사용하여 복수의 개소에 동시에 접착제를 도포할 수 있기 때문에, 버스바 리드(3C)의 하면 전체에 접착제를 도포하는 경우에 비해 접착공정을 간략화 할 수 있다.
버스바 리드(3C)와 반도체 칩(2)을 접합하는 접착층(5)은 도 19의 해칭패턴으로 나타낸 바와 같이, 전원용리드(3V)와 본딩패드(BP)를 접속하는 금(Au)와이어(4)가 본딩되는 영역에 형성해도 된다. 이와 같이 한 경우는 와이어 본딩시에 반도체 칩(2)에 가해지는 충격을 접착층(5)에 의해 완화할 수 있다.
(실시형태 3)
도 20은 본 실시형태의 TSOP의 개략평면도이다. 이 TSOP는 42얼로이 등의 Fe-Ni합금보다도 열전도성이 좋은 구리(Cu)로 리드(3)를 구성하는 것에 의해, 패키지의 열저항의 저감을 도모하고 있다. 또한, 패키지본체(1)에 밀봉된 반도체 칩(2)의 주면에는, 예컨대 256Mbit의 DRAM이 형성되어 있고, 칩사이즈는 상기 실시형태 1, 2의 그것보다도 약간 크게 되어 있다.
리드(3)와 반도체 칩(2)의 접합은 상기 실시형태 1과 같이, 전원용리드(3V)의 일부를 칩방향으로 구부려 반도체 칩(2)의 주면상에 접착해도 좋고, 또는 상기 실시형태 2와 같이 버스바 리드(3C)의 전체를 반도체 칩(2)의 주면상에 접착하거나, 금(Au)와이어(4)를 본딩하는 영역에만 선택적으로 접착층(5)을 설치해도 된다. 한편, 신호용 리드(3S)는 어느 경우라도 반도체 칩(2)의 주면과 이간된 상태로 배치한다. 리드(3)를 Fe-Ni합금을 대신하여 구리(Cu)로 구성한 경우 패키지의 열저항은 저감할 수 있지만, 구리(Cu)는 Fe-Ni합금보다도 선팽창계수가 크기 때문에, 특히 사이즈가 큰 반도체 칩(2)이나 소비전력이 큰 반도체 칩(2)을 패키지본체(1)에 밀봉한 경우, 리드(3)와 반도체 칩(2)과의 열팽창계수 차이에 기인하여 접착층(5)에 가해지는 스트레스가 크게 되어, 접착면의 신뢰성이 문제로 된다.
그래서 본 실시형태에서는 버스바 리드(3C)의 일부를 반도체 칩(2)의 주면과 수평한 면내에서 구부리는 것에 의해, 버스바 리드(3C)의 실효적인 길이를 크게 한다. 도시한 예에서는, 2개의 버스바 리드(3C)의 각각의 중도(中途)부에 「V」자형의 절곡부가 설치된다. 이와 같이 한 경우는 리드(3)와 반도체 칩(2)과의 열팽창계수 차이에 기인하는 스트레스를 버스바 리드(3C)의 변형에 의해 흡수할 수 있기 때문에, 접착층(5)에 가해지는 스트레스가 작게 되는 결과, 접착면의 신뢰성이 향상한다.
이상, 본 발명자에 의해 이루어진 발명을 상기 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되지 않고, 그 요지를 일탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 말할 것도 없다.
버스바 리드(3C)는 본딩패드(BP)를 사이에 두고 그 양측에 1개씩 배치되어 있지 않아도 되고, 예컨대 전원전압(Vdd)핀을 구성하는 리드(3) 또는 기준전압(Vss)핀을 구성하는 리드(3)중 어느 한쪽에만 버스바 리드(3C)를 연결해도 된다. 또한, 버스바 리드(3C)의 패턴은 직선형태의 패턴(실시형태 1, 2), 도중(途中)이 직각으로 구부린 패턴(실시형태 3) 이외, 예컨대 도 21에 나타낸 바와 같은, 서로 분리된 불연속패턴이라도 된다. 또한, 리드(3)의 인너리드부(3A)는 그들 전체가 반도체 칩(2)의 주면상에 배치되어 있지 않아도 되고, 일부는 반도체 칩(2)의 근방에 배치되어 있어도 된다.
본 발명은, TSOP형의 패키지에 한정되지 않고, 버스바 리드를 구비한 LOC구조의 패키지에 넓게 적용할 수 있다. 또한, DRAM 이외의 메모리 LSI나, 마이크로 컴퓨터, 로직 LSI 등을 밀봉하는 패키지에 적용하는 것도 가능하다.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
본 발명의 반도체 장치에 의하면, 리드의 인너리드부와 반도체 칩의 주면과의 사이에 절연테이프를 설치하지 않고, 접착층에만 의해 양자를 접착하고 있기 때문에, 절연테이프의 막두께에 상당하는 만큼, 패키지를 박형화할 수 있다.
본 발명의 반도체 장치에 의하면, 절연테이프를 폐지한 만큼 부품개수가 적게 되므로, 패키지의 제조비용을 저감할 수 있다.
본 발명의 반도체 장치에 의하면, 비교적 흡습성이 높은 절연테이프의 사용을 폐지한 것에 의해, 패키지의 크랙 내성(耐性)이 향상한다.
본 발명의 반도체 장치에 의하면, 전원용리드를 반도체 칩의 주면에 근접 또는 밀착시키고, 신호용 리드를 반도체 칩의 주면에서 이간시킴으로써, 전원용리드에 부가되는 부유용량(기생용량)을 크게 하고, 또 신호용 리드에 부가되는 부유용량을 작게 할 수 있기 때문에, 전원전위의 요동의 저감과 신호전반속도의 고속화를 도모할 수 있다.
본 발명의 반도체 장치에 의하면, 버스바 리드의 일부를 반도체 칩의 주면내에서 구부리는 것에 의해, 리드와 반도체 칩과의 열팽창계수 차이에 기인하는 스트레스를 버스바 리드의 변형에 의해 흡수할 수 있기 때문에, 대면적의 반도체 칩을 밀봉하는 경우나, 고소비전력의 반도체 칩을 밀봉하는 경우에도 리드와 반도체 칩과의 접착면의 신뢰성이 향상한다.

Claims (30)

  1. 반도체 장치에 있어서,
    그 주면에 집적회로와 복수의 본딩패드(bonding pad)가 형성된 반도체 칩과;
    인너리드(inner lead)와 상기 인너리드와 일체로 형성된 아우터리드(outer lead)를 가지는 전원리드, 상기 전원리드의 인너리드는 상기 주면상에 위치하는 제1 부분과, 상기 제1 부분에서 상기 주면의 외측으로 연장되는 제2 부분을 가지고;
    인너리드와 상기 인너리드와 일체로 형성된 아우터리드를 가지는 복수의 신호리드, 상기 복수의 신호리드의 인너리드는, 상기 주면상에 위치하는 제1 부분과 상기 주면의 외측으로 연장되는 제2 부분을 가지고;
    상기 전원리드의 제1 부분과 상기 복수의 본딩패드를 전기적으로 연결하는 복수의 제1 본딩와이어와;
    상기 복수의 신호리드의 제1 부분과 상기 복수의 본딩패드를 전기적으로 연결하는 복수의 제2 본딩와이어 및;
    상기 반도체 칩, 상기 복수의 신호리드의 인너리드, 상기 전원리드의 인너리드 및 상기 복수의 제1 및 제2 본딩와이어를 밀봉하는 수지체(樹脂體)를 구비하며,
    상기 전원리드의 인너리드의 제1 부분은, 독립된 복수의 영역에 있어서 상기 반도체 칩의 주면에 접착층을 통해 접착되고,
    상기 신호리드의 인너리드의 제1 부분은 상기 반도체 칩의 두께 방향에 있어서 상기 반도체 칩의 주면에서 이간되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 칩의 주면은, 제1 방향으로 연장되는 한쌍의 긴 변과, 상기 제1 방향과 수직방향으로 연장되는 한쌍의 짧은 변을 가지는 직사각형 모양을 가지고, 상기 전원리드의 인너리드의 제1 부분은, 상기 제1 방향으로 연장되는 부분과 상기 제1 방향으로 연장되는 부분에서 굴곡하여 상기 제1 방향과 다른 방향으로 연장되는 부분을 가지고, 상기 복수의 제1 와이어는 상기 전원리드의 인너리드의 상기 제1 방향으로 연장되는 부분에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 복수의 본딩패드는 상기 전원리드의 인너리드의 상기 제1 방향으로 연장되는 부분을 따라서 배치되는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 전원리드는 전원전압리드인 것을 특징으로 하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 전원리드는 기준전압 리드인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 접착층은 열가소성 접착제를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 2 항에 있어서,
    상기 복수의 독립된 영역은 상기 전원리드의 상기 제1 방향으로 연장되는 부분에 위치하는 것을 특징으로 하는 반도체 장치.
  8. 제 2 항에 있어서,
    상기 복수의 독립된 영역은 전원리드의 상기 제1 방향으로 연장되는 부분 및 상기 제1 방향으로 연장되는 부분에서 굴곡하여 상기 제1 방향과 다른 방향으로 연장되는 부분의 각각에 위치하는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 전원리드의 제1 부분은 상기 반도체 칩의 두께방향에 있어서, 상기 반도체 칩의 주면에 접착된 복수의 독립된 부분보다더 이간된 부분을 가지고, 상기 전원리드의 제1 부분의 이간된 부분과 상기 복수의 독립된 부분 사이에 오프셋(offset)이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 전원리드의 제1 부분의 이간된 부분과 상기 신호리드의 제1 부분은, 상기 반도체 칩의 두께 방향에 있어서 상기 반도체 칩의 주면에서 거의 동일한 거리에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  11. 반도체 칩의 주면상을 복수의 본딩패드의 배열방향을 따라서 연재(延在)하고, 그 일부에 상기 반도체 칩의 주면방향으로 변위하는 절곡부(折曲部)가 설치된 전원용리드와, 일단부(一端部)가 상기 반도체 칩의 주면상에 배치된 신호용 리드를 가지고, 상기 전원용리드 및 상기 신호용리드는 와이어를 개재하여 상기 복수의 본딩패드 중 어느 하나와 전기적으로 접속되고, 상기 전원용리드는 상기 절곡부가 접착층을 개재하여 상기 반도체 칩의 주면에 고착되며, 상기 신호용리드는 상기 반도체 칩의 주면과 이간하여 배치되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 전원용리드는 상기 반도체 칩에 전원전압을 공급하는 제1 전원용리드와, 기준전압을 공급하는 제2 전원용리드를 포함하고, 상기 제1 전원용리드와 상기 제2 전원용리드는 상기 복수의 본딩패드를 사이에 두고 대향하도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 신호용리드와 상기 반도체 칩의 주면과의 이간거리는 상기 전원용리드와 상기 반도체 칩의 주면과의 이간거리보다도 큰 것을 특징으로 하는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 전원용리드에 설치된 상기 절곡부는 상기 반도체 칩의 단부(端部)보다도 내측에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 전원용리드 및 상기 신호용리드는 상기 반도체 칩의 단부에 있어서, 그 주면에서 10㎛이상 이간하여 있는 것을 특징으로 하는 반도체 장치.
  16. 제 11 항에 있어서,
    상기 접착층은 열가소성 접착제로 이루어지는 것을 특징으로 하는 반도체 장치.
  17. 제 11 항에 있어서,
    상기 신호용리드는 상기 전원용리드보다도 상기 본딩패드에서 이간하여 배치되고, 상기 신호용리드와 상기 본딩패드를 전기적으로 접속하는 상기 와이어는 상기 전원용리드의 위를 지나 본딩되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제 11 항에 있어서,
    상기 전원용리드의 일부에는 상기 반도체 칩의 주면과 평행한 면내에서 변위하는 절곡부가 설치되어 있는 것을 특징으로 하는 반도체 장치.
  19. 제 11 항에 있어서,
    상기 반도체 칩의 주면에는 표면보호막이 형성되고, 상기 표면보호막의 하층에는 상기 전원용리드와 전기적으로 접속된 전원배선이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  20. 제 11 항에 있어서,
    상기 본딩패드가 형성된 영역을 제외한 상기 반도체 칩의 주면에는 와이어 본딩시의 충격을 완화하기 위한 절연층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  21. 제 11 항에 있어서,
    상기 반도체 칩, 상기 전원용리드의 인너리드부 및 상기 신호용리드의 인너리드부는 수지패키지의 내부에 밀봉되고, 상기 전원용리드의 아우터리드부 및 상기 신호용리드의 아우터리드부는 상기 수지 패키지의 외부에 인출되어 있는 것을 특징으로 하는 반도체 장치.
  22. 반도체 칩의 주면상을 복수의 본딩패드의 배열방향을 따라서 연재하는 리드를 개재하여 서로 연결되고, 그 일부에 상기 반도체 칩의 주면방향으로 변위하는 절곡부가 설치된 복수의 전원용리드와, 일단부가 상기 반도체 칩의 주면상에 배치된 복수의 신호용리드를 가지고, 상기 전원용리드 및 상기 신호용리드는 와이어를 개재하여 상기 복수의 본딩패드 중 어느 하나와 전기적으로 접속되고, 상기 전원용리드는 상기 절곡부가 접착층을 개재하여 상기 반도체 칩의 주면에 고착되고, 상기 신호용리드는 상기 반도체 칩의 주면과 이간하여 배치되어 있는 것을 특징으로 하는 반도체 장치.
  23. 제 22 항에 있어서,
    상기 복수의 본딩패드의 배열방향을 따라서 연재하는 리드는 상기 반도체 칩에 전원전압을 공급하는 제1 전원용리드에 연결된 제1 리드와, 상기 반도체 칩에 기준전압을 공급하는 제2 전원용리드에 연결된 제2 리드를 포함하고, 상기 제1 리드와 상기 제2 리드는 상기 복수의 본딩패드를 사이에 두고 대향하도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  24. 제 22 항에 있어서,
    상기 복수의 본딩패드의 배열방향을 따라서 연재하는 리드의 일부에는 상기 본딩패드에서 이간하는 방향으로 연재하는 돌기부가 설치되고, 상기 전원용리드와 상기 본딩패드를 전기적으로 접속하는 상기 와이어의 일단부는 상기 돌기부상에 본딩되어 있는 것을 특징으로 하는 반도체 장치.
  25. 제 22 항에 있어서,
    상기 전원용리드의 일부에는 상기 반도체 칩의 근방에 연재하는 분기리드가 연결되고, 상기 전원용리드와 상기 본딩패드를 전기적으로 접속하는 상기 와이어의 일단부는 상기 분기리드상에 본딩되어 있는 것을 특징으로 하는 반도체 장치.
  26. 반도체 칩의 주면상을 복수의 본딩패드의 배열방향을 따라서 연재하고, 적어도 그 일부가 접착층을 개재하여 상기 반도체 칩의 주면에 고착된 전원용리드와, 일단부가 상기 반도체 칩의 주면상에 배치된 신호용리드를 가지고, 상기 전원용리드 및 상기 신호용리드는 와이어를 개재하여 상기 복수의 본딩패드 중 어느 하나와 전기적으로 접속되고, 상기 신호용리드는 상기 반도체 칩의 주면과 이간하여 배치되어 있는 것을 특징으로 하는 반도체 장치.
  27. 제 26 항에 있어서,
    상기 접착층은 상기 전원용리드의 하면의 거의 전역에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  28. 제 26 항에 있어서,
    상기 접착층은 상기 전원용리드의 하면의 일부에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  29. 제 26 항에 있어서,
    상기 접착층은 상기 전원용리드의 본딩영역의 하면에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  30. (a) 그 일면에 지지되어야 할 반도체 칩의 주면에 형성된 복수의 본딩패드의 배열방향을 따라서 연재하고, 상기 반도체 칩의 주면방향으로 변위하는 절곡부를 구비한 전원용리드와, 일단부가 상기 반도체 칩의 주면과 이간하여 배치되는 신호용리드가 형성된 리드프레임을 준비하는 공정과,
    (b) 상기 리드프레임과 상기 반도체 칩을 겹치고, 상기 전원용리드의 일부에 형성된 상기 절곡부와 상기 반도체 칩의 주면과의 사이에 접착층을 개재시키는 것에 의해, 상기 반도체 칩을 상기 리드프레임의 일면에 지지, 고정하는 공정과,
    (c) 상기 리드프레임에 형성된 상기 전원용리드 및 상기 신호용리드와 상기 반도체 칩의 주면에 형성된 상기 본딩패드를 와이어로 연결하는 공정과,
    (d) 상기 반도체 칩을 패키지에 밀봉하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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