JP2764518B2 - Ｔａｂ用キャリヤテープおよびこれを用いたテープキャリヤパッケージ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本願発明は、テープ・オートメイ
テッド・ボンディング（ＴＡＢ）用キャリヤテープおよ
びこれを用いたテープキャリヤパッケージに関する。

【０００２】

【従来の技術】ＬＳＩ等の多端子型の半導体チップのパ
ッケージング方法として、いわゆるテープキャリヤパッ
ケージ（ＴＣＰ）が採用されつつある。

【０００３】このテープキャリヤパッケージは、表面に
リードパターンが形成されたフレキシブルな絶縁テープ
（キャリヤテープ）を用い、このキャリヤテープのデバ
イスホールに内向きに上記リードパターンから延出させ
たインナリードに、チップの端子に形成された金バンプ
を熱圧着接合して支持させる、ＴＡＢの手法を採用した
パッケージである。

【０００４】図６に、このようなＴＡＢの手法によって
半導体チップを支持するためのキャリヤテープ１の構成
例を示す。

【０００５】ポリイミドフィルム等でできたキャリヤテ
ープ本体１ａの表面には、複数本のリードパターン２が
エッチング等によって形成される。テープ本体１ａの幅
方向中央には、デバイスホール３が開口させられるとと
もに、このデバイスホール３を囲むようにして、アウタ
リード２ｂ、切断用スリット４が形成される。上記リー
ドパターン２は、上記スリット４のさらに外側に設けら
れたテストパッド５から延び、上記デバイスホール３の
四辺において、上記スリット４を横断して各先端がデバ
イスホール３の内縁からさらに内側に突出するように形
成されている。テープ本体１ａにおける上記スリット４
とデバイスホール３とで挟まれる領域は、上記デバイス
ホール３の周囲を囲んでリード２を支持するサポートリ
ング６を構成している。

【０００６】一般に、上記リードパターン２のうち、上
記サポートリング６からさらに内方に向けてデバイスホ
ール３内に延出する部分をインナリード２ａと呼び、上
記スリット４を横断している部分をアウタリード２ｂと
呼んでいる。

【０００７】上記のような構成が、長尺状のテープ本体
１ａの長手方向に複数等間隔に形成されており、かかる
キャリヤテープ１をその両側縁に形成されたスプロケッ
トホール７を利用して長手方向にステップ送りしなが
ら、次に述べるチップボンディング（インナリードボン
ディング）が行われる。

【０００８】半導体チップ８は、上記キャリヤテープ１
におけるデバイスホール３内に入り込みうる平面形態を
有しており、その上面四辺の端子面には金でできたバン
プ９（図７）があらかじめ形成されている。

【０００９】ボンディングツール１０は、図７に示すよ
うに、上記半導体チップ８を載置して加熱する下ツール
１０ａと、この下ツール１０ａの上方において上下動
し、上記インナリード２ａを上記バンプ９に対して押し
つける上ツール１０ｂとを備えている。半導体チップ８
に対するキャリヤテープ１の位置決めが行われた後、上
記上ツール１０ｂが下動し、その先端部が上記インナリ
ード２ａを一括して各バンプ９に押しつけ、熱圧着作用
によって、各インナリード２ａが半導体チップ上の各端
子に接続される。

【００１０】このようにして、半導体チップ８は、キャ
リヤテープ１に対して支持される。半導体チップ８の上
面回路面８ａには、エポキシ樹脂等の熱硬化性の樹脂１
１が塗布されることによって、保護される。

【００１１】次に、キャリヤテープ１における上記スリ
ット４をわたるアウタリード２ｂが切断されて、図８に
示す形態をもつ半導体装置１２がキャリヤテープ１から
切り離され、必要に応じてアウタリード２ｂがフォーミ
ングされて、回路基板上に実装される。

【００１２】上記のようなＴＡＢを利用したテープキャ
リヤパッケージ１３においては、次のような利点があ
る。

【００１３】第一に、リードがエッチングによって形成
可能であるので、微細リードとすることができ、これに
対応して、ＬＳＩ等の半導体チップ上の電極ピッチをき
わめて小さくすることができる。このことにより、半導
体装置の実装におけるさらなる高密度化が可能となる。

【００１４】第二に、チップの表面回路形成部分のみを
保護樹脂で覆えばよいので、いわゆる樹脂パッケージ型
の半導体装置に比較して、著しいパッケージングの薄型
化が可能となり、このことも、かかる半導体装置が搭載
される基板全体の薄型化、高密度化、多層化を促すこと
ができる。

【００１５】

【発明が解決しようとする課題】図６に示す例は、従前
のテープキャリヤパッケージを説明する目的で、リード
の数を比較的少なく示しているが、実際には、インナリ
ードのピッチが１００μｍ以下となる場合もある。ま
た、支持するべき半導体チップの集積度が今後もさらに
高まることが予想され、チップ外形も比較的大きなもの
もある。そうすると、従前のテープキャリヤパッケージ
の構成では、デバイスホール３が半導体チップの高集積
化に呼応して大きくなり、また、リードの配線密度も高
まる。すなわち、配線密度が高まるにもかかわらず、か
かる配線を形成するべき領域が、上記のごとくデバイス
ホールが大きくなる分減少させられ、複雑な配線パター
ンをキャリヤテープ上に形成しておくことが難しくな
る。

【００１６】また、回路基板と協働して一定の回路を構
成するにあたっても、回路基板上に形成するべきパター
ンが複雑化せざるをえず、このことが、一定範囲の回路
基板上での複雑な配線を困難化しているのである。

【００１７】要するに、従前のテープキャリヤパッケー
ジ、あるいはこれに用いられるＴＡＢ用キャリヤテープ
においては、デバイスホール内の領域が配線パターンの
配置のためには全く用いられていないのであり、その故
に、半導体チップの高集積化、リードピッチの狭ピッチ
化が進めば進むほど、半導体チップをめぐるその周囲の
配線の困難性が増大していくと考えられるのである。

【００１８】本願発明は、上記のような知見のもとで考
え出されたものであって、テープキャリヤパッケージさ
れる半導体装置を、より効率良く回路基板に実装するこ
とができるようにすることをその基本的課題としてい
る。

【００１９】

【課題を解決するための手段】上記の課題を解決するた
め、本願発明では、次の各技術的手段を講じている。

【００２０】

【００２１】

【００２２】

【００２３】本願の請求項１に記載した発明は、所定幅
を有し、長手方向に一定長さを有するテープ本体を備
え、上記テープ本体には長手方向に複数のメモリチップ
保持部が形成されており、上記各メモリチップ保持部
は、テープ幅方向に対向する一対の窓孔と、テープ本体
裏面における上記各窓孔間の領域に形成されたリードパ
ターンと、このリードパターンから上記窓孔内に延びる
インナリードとを備えており、上記テープ本体の上面に
は、その長手方向に延びる複数の信号用配線パターンが
上記各メモリチップ保持部間をわたらせるように形成さ
れており、上記各メモリチップ保持部において、上記信
号用配線パターンの選択されたものが上記リードパター
ンの選択されたものに対してＶＩＡホールを介して導通
させられていることに特徴づけられる。

【００２４】さらに、本願の請求項２に記載した発明
は、請求項１のメモリチップ用キャリヤテープにおい
て、上記信号用配線パターンは、アドレスバス用パター
ンおよび／またはデータバス用パターンを含んでおり、
各バス用パターンは、各メモリチップ保持部において、
選択されたリードパターンに対してＶＩＡホールを介し
て共通接続されていることに特徴づけられる。

【００２５】さらに、請求項３に記載した発明は、請求
項１のメモリチップ用キャリヤテープにおいて、上記テ
ープ本体の上面には、その長手方向に上記各メモリチッ
プ保持部にわたって形成される電源用配線パターンとグ
ランド用配線パターンとをさらに備えており、上記各メ
モリチップ保持部において、上記電源用配線パターンと
グランド用配線パターンとの間を掛け渡すバイパスコン
デンサが搭載されていることに特徴づけられる。

【００２６】そして、本願の請求項４に記載した発明
は、上記請求項１ないし３に記載したメモリチップ用キ
ャリヤテープを用いたメモリチップ用テープキャリヤパ
ッケージであって、メモリチップを、その上面バンプを
各メモリチップ保持部において各窓孔に延出するインナ
リードに接続することによって支持したものである。

【００２７】

【作用および効果】本願発明は要するに、従来ＴＡＢ用
キャリヤテープにおいてデバイスホールが設けられた領
域を、配線パターンを形成するべき領域として積極的に
利用し、キャリヤテープ上において、複雑な配線のとり
回しを可能とし、かかるキャリヤテープに半導体チップ
を支持してなるテープキャリヤパッケージを回路基板に
装填するにあたり、回路基板上の配線の複雑化を回避し
て、より効率的な半導体装置の実装を可能としようとす
るものである。

【００２８】テープキャリヤパッケージである以上、キ
ャリヤテープに形成したリードパターンを窓孔内に延出
してインナリードを形成し、これを半導体チップ上のバ
ンプに熱圧着するという点は、従前と同様である。

【００２９】しかしながら、本願発明では、従前のキャ
リヤテープにおけるデバイスホールが存在しない。イン
ナリードを露出させるべくテープ本体に設ける窓孔は、
支持するべき半導体チップに通常その上面周縁に設けら
れる端子部ないしこれに形成されるバンプを臨ませるに
必要最小限なものとされる。したがって、キャリヤテー
プ本体には、支持されるべき半導体チップの上面を覆う
部分が残される。かかる半導体チップを覆う部分を利用
して、必要な配線パターンを形成しておくのである。

【００３０】従来、デバイスホールが存在したため、キ
ャリヤテープに担持された半導体チップの上面の領域
は、配線に対してなんら利用されていなかったが、本願
発明では、上記のように、半導体チップを覆うキャリヤ
テープに配線パターンを形成することができるので、そ
れだけ複雑な配線をキャリヤテープ上に形成することが
でき、その分、テープキャリヤパッケージ化された半導
体装置を装填するべき回路基板上の配線を簡略化するこ
とができる。これにより、半導体装置の回路基板に対す
るさらなる効率的な実装が可能となり、電子回路のより
小型化が実現できる。

【００３１】本願発明が採用されたテープキャリヤパッ
ケージを実装するべき回路基板としては、ハイブリッド
ＩＣや、マルチチップモジュール等が考えられる。ま
た、後述するように、支持するべき半導体チップとし
て、メモリチップがあり、このメモリチップ用のテープ
キャリヤパッケージを後述する構成にしたがい形成すれ
ば、メモリ基板がより効率化されることになる。

【００３２】本願発明では、上記窓孔に臨むインナリー
ドにつながるリードパターンを上記テープ本体における
上記の半導体チップを覆う部分の下面に形成する一方、
上記テープ本体の上面に別途配線パターンを形成し、こ
れらテープ本体の上面の配線パターンと下面のリードパ
ターンとを、ＶＩＡホールを介して導通させている。こ
れにより、インナリードを、上記窓孔内に内側から延出
させることが実質的に可能となり、窓孔の外側の領域を
周辺回路構成のための配線パターンとして有効に利用す
ることができるようになる。その結果、全体として、キ
ャリヤテープ本体を、これを搭載するべき半導体チップ
の周辺回路を構成するための配線のために有効に利用す
ることができるようになり、前述したように、かかるキ
ャリヤテープを用いて構成したテープキャリヤパッケー
ジ化された半導体装置を実装する回路基板を簡略化し、
より一層の高密度実装が可能となる。

【００３３】なお、キャリヤテープにボンディングされ
た半導体チップの上面は、樹脂封止する必要があるが、
たとえば、ボンディングされた半導体チップの上面を覆
うテープ本体に開口を設け、この開口から封止樹脂を注
入することにより、問題なく、半導体チップの上面を封
止樹脂で覆うことができるようになる。

【００３４】請求項１〜４に記載した発明は、多数個の
メモリチップを搭載してメモリ基板を構成するにあた
り、ＴＡＢ用キャリヤテープを利用して、これにアドレ
スバスラインやデータバスライン等の信号配線を担当さ
せるようにしたものである。一般に、多数個のランダム
アクセスメモリ（ＲＡＭ）チップを用いて所定容量のメ
モリ装置を構成する場合、基板に搭載された複数個のメ
モリチップは、アドレスバスあるいはデータバスでつな
げられる。一つのメモリチップの容量が大きくなればな
るほど、あるいは、かかるメモリチップを用いる個数が
多くなればなるほど、基板上における上記バスラインの
配線が複雑となるとともに、かかる配線に要する基板上
のスペースが必要となってき、結果的に、メモリ基板上
へのメモリチップの搭載密度を上げることができなくな
る。

【００３５】本願発明では、かかるメモリチップを多数
個用いてメモリ基板を構成する場合における上記した従
来の問題を著しく改善している。

【００３６】テープ本体には、複数のメモリチップ保持
部が長手方向に形成され、各メモリチップ保持部に対
し、上記した本願発明の基本的概念を用いて、メモリチ
ップをボンディングする。すなわち、各メモリチップ保
持部には、メモリチップに形成される端子ないしバンプ
を臨ませるに必要最小限の窓孔を設け、メモリチップの
上面を覆う領域を残しておく。そして、このテープ本体
における各メモリチップを覆う部分を、テープ長手方向
に貫通状に渡らせるようにして、信号配線パターンを形
成するのである。

【００３７】一方、各メモリチップ保持部の裏面には、
リードパターンが形成され、これより延びる内部リード
が上記窓孔内に臨ませられる。テープ本体の表面に形成
される上記の信号配線パターンと、各メモリチップ保持
部においてテープ本体の裏面に形成される上記のリード
パターンとは、ＶＩＡホールを介して互いに導通させら
れる。

【００３８】このようにすることにより、従来、多数個
搭載されたメモリ装置の周辺部に形成せざるをえなかっ
た多数本のバスラインの多くを、メモリチップがボンデ
ィングされたＴＡＢ用キャリヤテープ上に形成すること
ができるのであり、それだけ基板の配線領域を少なくし
て、基板に対するメモリチップの高密度実装が可能とな
る。

【００３９】もちろん、各メモリチップには、ロジック
電源ライン、グランドライン等の電源系ラインを接続す
る必要もあるが、かかるラインもが、上記信号配線パタ
ーンと同様、ＴＡＢ用キャリヤテープ上に都合良く形成
することができる。

【００４０】請求項３に記載した発明では、上記ＴＡＢ
用キャリヤ本体上に形成される電源用配線パターンとグ
ランド配線パターンとの間にこれらを掛け渡す電源ノイ
ズバイパスコンデンサを搭載している。この種のランダ
ムアクセスメモリ（ＲＡＭ）を雑音等の障害を回避しな
がら都合よく作動させるには、電源ライン（Ｖｃｃライ
ン）とグランドラインとの間に、電源ノイズバイパスコ
ンデンサを介装することが必須となり、しかも、かかる
バイパスコンデンサは、できるだけチップに近い位置に
設けるのが効果的である。請求項３の発明では、かかる
要求を、都合良く達成することができるのである。ま
た、従前においては、基板上にメモリチップと隣接して
設けざるえなった上記のバイパスコンデンサが、メモリ
チップの上方にキャリヤテープを介して階層上に搭載す
ることができるのであり、このことが、多数個のメモリ
チップを搭載するべき基板のスペース効率を高める結果
ともなっている。

【００４１】

【実施例の説明】以下、本願発明の好ましい実施例を、
図１ないし図５を参照にして具体的に説明する。なお、
これらの図において、図６以下の図面に示されている部
品または部分と同様のものには、同一の符号を付してあ
る。

【００４２】図１ないし図４は、本願発明の第一の実施
例を示しており、多数個のＲＡＭチップ８を基板に搭載
して所定容量のメモリ基板を構成するにあたり、一定個
数のメモリチップをＴＡＢ用キャリヤテープ１に担持し
て、一括して上記基板に搭載するべきメモリモジュール
を構成したものである。

【００４３】図１に表れているように、両側縁にスプロ
ケットホール７が形成されたテープ本体１ａに、長手方
向等間隔に複数のメモリチップ保持部１４が形成されて
いる。各メモリチップ保持部１４には、テープの長手方
向に延びる一対の窓孔１５，１５が、テープ幅方向に所
定間隔をあけて形成されている。これら窓孔１５，１５
の配置は、図１に示すような、上記キャリヤテープ１に
ボンディングするべきメモリチップ８の端子配列と対応
したものとしてある。すなわち、メモリチップ８は、矩
形の平面形状をもつとともに、その対向する二辺近傍
に、必要な端子が集中配置されている。もちろん、各端
子には、金バンプ９があらかじめ形成されている。

【００４４】図１にあらわれているように、本願発明の
ＴＡＢ用キャリヤテープ１においては、図６に示した従
来のＴＡＢ用キャリヤテープのように、デバイスホール
に相当する大きな開口は形成しない。これに代え、上記
一対の窓孔１５，１５は、後述するインナリード２ａを
接合するべきチップ上の端子（すなわちバンプ）９を臨
ませるに必要最小限の大きさおよび位置としている。

【００４５】したがって、図１に示す実施例の場合、各
チップ保持部１４において、二つの窓孔１５，１５の間
の領域は、ボンディングされるべきチップ８の上面を覆
うような恰好で、キャリヤテープ本体１ａと一体に残存
させられている。

【００４６】一方、上記キャリヤテープ１のチップ８を
覆う領域、すなわち、各チップ保持部１４において一対
の窓孔１５，１５に挟まれる領域の裏面には、所定のリ
ードパターン２が形成される。各リードパターン２は、
概してテープ本体１ａの幅方向に延びており、その先端
が上記各窓孔１５，１５内に延びて、インナリード２ａ
を形成している。

【００４７】一方、上記キャリヤテープ本体１ａの上面
には、各チップ保持部１４にわたるようにして、すなわ
ち、キャリヤテープ１の長手方向に延びるようにして、
信号配線パターン等の配線パターン１６が形成されてい
る。これら信号配線パターン１６としては、アドレスバ
ス用パターン、データバス用パターン、コントロールバ
ス用パターン等がある。

【００４８】さらに、上記キャリヤテープ本体１ａの上
面には、電源系の配線パターン１７も、上記信号用配線
パターン１６と平行するようにして形成することができ
る。電源系配線パターン１７には、ロジック電源（Ｖｃ
ｃ）用配線パターン１７ａと、グランド用配線パターン
１７ｂとが含まれる。

【００４９】上記キャリヤテープ表面側の配線パターン
１６，１７と、各チップ保持部１４において、キャリヤ
テープ本体１ａの裏面側に形成されたリードパターン２
間の電気的導通は、ＶＩＡホール１８によって図られ
る。ＶＩＡホール１８は、図３に表れているように、テ
ープ本体１ａを貫通させた小孔内面に、無電解メッキに
よる導電被膜を形成して構成される、公知の導通手段で
ある。

【００５０】各信号用配線パターン１６は、各チップ保
持部１４において、対応する端子に導通するリードパタ
ーン２に対して上記のごとくＶＩＡホール１８を介して
導通させられる。

【００５１】電源系の配線パターン１７ａ，１７ｂもま
た、対応する端子と導通するリードパターン２に対し
て、ＶＩＡホール１８を介して導通させられる。

【００５２】図１に示した実施例では、テープ本体１ａ
上面にその長手方向に延びるように形成された配線パタ
ーン１６，１７中、電源用配線パターン１７ａとグラン
ド用配線パターン１７ｂとを隣接して形成し、各チップ
保持部１４において、それぞれ、電源ノイズバイパスコ
ンデンサチップ１９を上記各パターン１７ａ，１７ｂを
掛け渡すようにして搭載している。

【００５３】上記のように形成したＴＡＢ用キャリヤテ
ープ１を用いて各チップ保持部１４に上記メモリチップ
８を保持させる操作は、たとえば次のようにして行うこ
とができる。

【００５４】まず、上記窓孔１５，１５に臨むインナリ
ード２ａを、あらかじめ図３に詳示するようにフォーミ
ングする。すなわち、インナリード２ａの先端部が、基
端部に対して段下げ状となるようにフォーミングする。
これは、インナリード２ａが不用意にチップ上面に接触
して短絡不良を起こすことを回避するためである。

【００５５】キャリヤテープ１は、スプロケットホール
７を利用することによって長手方向にステップ送りされ
る。ボンディングツール１０は、従前と同様、チップ８
が搭載される下ツール１０ａと、各窓孔１５，１５に臨
むインナリード２ａの先端をチップ上のバンプ９に押し
つける作用をする上ツール１０ｂとを備えている。各ツ
ール１０ａ，１０ｂは、内部にヒータが組み込まれてお
り、ボンディング部を所定の温度に昇温させることがで
きるようになっている。キャリヤテープ１と下ツール上
チップ８との間の平面的な位置が調整されると、上ツー
ル１０ｂが下動し、インナリード２ａの先端をチップ上
のバンプ９に押しつけ、この際にツールの熱によってバ
ンプが昇温させられることによって、このバンプ９と各
インナリード２ａの先端部とは互いに熱圧着される。

【００５６】本願発明のように、窓孔１５にインナリー
ド２ａのみを臨ませる場合、上記上ツール１０ｂは、上
記窓孔１５にのみ下端が突入しうる断面コの字状とな
る。

【００５７】こうして、ＴＡＢ用キャリヤテープ１の各
チップ保持部１４にメモリチップ８が支持されると、次
に、各チップ８の表面が樹脂封止される。これには、キ
ャリヤテープ１と半導体チップ８との間の隙間に液状状
態にあるエポキシ樹脂等の熱硬化性樹脂１１を注入する
ことにより行われる。上記キャリヤテープ１とチップ８
との隙間に都合よく上記封止樹脂１１を注入するために
は、図１および図４に示すように、キャリヤテープ本体
１ａに封止樹脂注入用開口２０を設けておくのがよい。

【００５８】上記のように、単一のＴＡＢ用キャリヤテ
ープ１に一定個数のメモリチップ８が搭載されたＴＡＢ
マルチメモリチップモジュールは、テープ本体の両側部
不用部分を切除するとともに、テープ長手方向両端部に
各配線パターンを延出して外部リード（図示略）を形成
した上で、所定の回路基板（図示略）上に実装される。

【００５９】多数個のメモリチップ８を使用して所定容
量のメモリ基板を形成するにあたり、各チップをバスラ
インでつなぐことが求められる。従前の手法において
は、かかるバスライン等の信号配線パターンは、基板上
に形成せざるをえず、単一のメモリチップの容量が増え
れば増えるほど、あるいはかかるメモリチップの搭載個
数が増えれば増えるほど、基板上にバスライン等の信号
配線パターンを形成するべき領域が多く必要となり、そ
の故に、基板へのメモリチップの高密度実装には限界が
あったが、本願発明では、従来基板に形成せざるえなっ
たバスライン等の信号配線の多くの部分が、モジュール
化されたメモリチップを搭載するＴＡＢキャリヤテープ
１上に形成することができるのであり、したがって、メ
モリ基板の大幅な小型化が可能となる。

【００６０】本願発明の技術を応用することにより、従
来のハードディスクメモリに相当する大容量のメモリ装
置を、高密度実装された多数個のメモリチップを用いる
ことにより、占有体積を節約しながら構成することが夢
ではなくなる。かかるメモリチップを利用した大容量メ
モリ装置の利点は、アクセスタイムをハードディスクメ
モリを用いることに比較して著しく短縮することができ
るということであり、将来のメモリ装置の革命をもたら
すことを可能としうるものである。

【００６１】また、メモリやロジックＩＣ等を搭載して
回路を構成する場合、チップ近くに電源ノイズバイパス
コンデンサを介装する必要があり、従来は、これを回路
基板上に搭載せざるをえず、このことが回路基板面積の
有効利用を阻害する要因ともなっていたが、本願発明に
よれば、図１に示したように、マルチチップテープモジ
ュール化されたメモリモジュールのキャリヤテープに搭
載することが容易となり、このことが、基板への実装密
度を高める上で少なからず寄与することになる。

【００６２】本願発明は、上記した実施例のように、メ
モリチップを多数個まとめてキャリヤテープ上に担持
し、マルチメモリチップテープモジュールを構成する場
合の他、メモリチップ以外のＬＳＩチップ等の複数個の
チップを基板上に搭載してマルチチップモジュールを形
成する場合に、各チップ間をつなぐ配線の一部をキャリ
ヤテープ上に分担させるような応用も可能である。

【００６３】本願発明の要点は、繰り返し述べるが、キ
ャリヤテープ本体１ａの下面に形成したリードパターン
１を、キャリヤテープ本体１の上面に形成した配線パタ
ーン１６，１７とをＶＩＡホールによってつなげること
により、キャリヤテープ１に複雑な配線パターンを形成
することが可能となるようにしたものである。そして、
キャリヤテープのうち、ボンディングするべきチップの
上面を覆う部分をも配線パターンを形成するべき領域と
して利用できることにより、複雑な配線パターンを、ス
ペース効率よく形成することができるのである。

【００６４】メモリチップ以外の複数のチップを単一の
キャリヤテープ上に担持してモジュールを形成する場
合、キャリヤテープには、これに搭載するべき種々のチ
ップと対応したチップ保持部１４’が形成されることに
なる。

【００６５】図５に、ＬＳＩチップ８を本願発明にした
がって支持するべく形成されたキャリヤテープ１上のチ
ップ保持部１４’の例を示している。矩形のチップ１の
四隅部近傍に集中配置した端子ないしバンプ９を臨ませ
るようにして、合計四つの窓孔１５が形成されている。
この窓孔１５の内側には、チップ８の上面を覆うテープ
部分が残存している。

【００６６】このテープの裏面には、リードパターン２
が形成され、各リードパターン２の先端は、内部リード
２ａとして内方から外方に向けて各窓孔１５に延出させ
られている。

【００６７】一方、キャリヤテープ本体１ａの上面に
は、所定の配線パターン１６が形成される。この配線パ
ターン１６の一部は、キャリヤテープ１の縁部において
外部リード２１となっており、一部は、同一のキャリヤ
テープ上に形成された他のチップ保持部１４”のための
配線パターン１６’として延出させられる。

【００６８】こうして、このテープ上のモジュールを図
示しない基板に搭載して最終的なマルチチップモジュー
ルを構成する場合において、本願発明を用いれば、モジ
ュール全体を構成するに必要な配線の一部をキャリヤテ
ープ１が分担することになり、回路基板への配線が簡略
化されるとともに、回路基板上のスペースが節約され、
最終的に基板への複数のチップの高密度実装が可能とな
るのである。

【００６９】以上説明したように、本願発明によれば、
半導体装置を支持するキャリヤテープが配線を分担する
ことができるので、多数個の半導体チップを回路基板に
搭載して一定の機能回路を構成する場合において、より
高密度な実装が可能となり、回路構成の著しい小型化に
大きく寄与することができるのである。

【００７０】もちろん、本願発明の範囲は上述した実施
例に限定されるものではない。本願の各請求項に記載し
た発明概念内での修正、変更、具体化、または応用は、
全て、本願発明の範囲に含まれる。

【図面の簡単な説明】

【図１】本願発明の第一の実施例の略示平面図である。

【図２】図１のＡ部拡大図である。

【図３】図２のIII −III 線に沿う断面図である。

【図４】図１のIV−IV線に沿う拡大断面図である。

【図５】本願発明の第二の実施例の略示平面図である。

【図６】従来例の平面図である。

【図７】図６のVII −VII 線に沿う拡大断面図である。

【図８】図６に示すキャリヤテープを用いてテープキャ
リヤパッケージ化された半導体装置の平面図である。

【符号の説明】

１ ＴＡＢ用キャリヤテープ １ａ テープ本体 ２ リードパターン ２ａ インナリード ８ 半導体チップ ９ バンプ １３ テープキャリヤパッケージ １４ チップ保持部 １５ 窓孔 １６ 配線パターン １８ ＶＩＡホール １９ 電源ノイズバイパスコンデンサ ２０ 封止樹脂注入開口

フロントページの続き (56)参考文献 特開 平３−11646（ＪＰ，Ａ) 特開 平４−297047（ＪＰ，Ａ) 特開 昭52−156561（ＪＰ，Ａ) 特開 昭63−276232（ＪＰ，Ａ) 特開 昭64−35925（ＪＰ，Ａ) 特開 平１−181540（ＪＰ，Ａ) 特開 平２−222158（ＪＰ，Ａ) 特表 平２−503613（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/60 311 H01L 21/56 H01L 25/00

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 所定幅を有し、長手方向に一定長さを有
   するテープ本体を備え、 上記テープ本体には長手方向に複数のメモリチップ保持
   部が形成されており、上記各メモリチップ保持部は、一
   定間隔をあけて形成された一対の窓孔と、テープ本体裏
   面における上記各窓孔間の領域に形成されたリードパタ
   ーンと、このリードパターンから上記窓孔内に延びるイ
   ンナリードとを備えており、 上記テープ本体の上面には、その長手方向に延びる複数
   の信号用配線パターンが上記各メモリチップ保持部間を
   わたらせるように形成されており、 上記各メモリチップ保持部において、上記信号用配線パ
   ターンの選択されたものが上記リードパターンの選択さ
   れたものに対してＶＩＡホールを介して導通させられて
   いることを特徴とする、メモリチップ用キャリヤテー
   プ。
2. 【請求項２】 上記信号用配線パターンは、アドレスバ
   ス用パターンおよび／またはデータバス用パターンを含
   んでおり、各バス用パターンは、各メモリチップ保持部
   において、選択されたリードパターンに対してＶＩＡホ
   ールを介して共通接続されている、請求項１のメモリチ
   ップ用キャリヤテープ。
3. 【請求項３】 上記テープ本体の上面には、その長手方
   向に上記各メモリチップ保持部にわたって形成される電
   源用配線パターンとグランド用配線パターンとをさらに
   備えており、 上記各メモリチップ保持部において、上記電源用配線パ
   ターンとグランド用配線パターンとの間を掛け渡すバイ
   パスコンデンサが搭載されている、請求項１のメモリチ
   ップ用キャリヤテープ。
4. 【請求項４】 請求項１ないし３のいずれかのメモリチ
   ップ用キャリヤテープを用い、上面対向辺近傍に形成し
   たバンプ付きの端子を有する複数個のメモリチップを、
   上記各メモリチップ保持部において、各窓孔に延出する
   インナリードに上記バンプを接合することにより支持し
   てなる、メモリチップ用テープキャリヤパッケージ。