JP3196026B2 - 半導体パッケージ - Google Patents

半導体パッケージ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体パッケージに
関し、より詳しくは、半導体パッケージの厚さを薄型に
構成するとともに、電気的性能及び放熱性を向上させ、
かつ多数の半導体パッケージを積層して使用し得るよう
にすることにより半導体パッケージの実装密度を高めた
半導体パッケージに関するものである。
【０００２】
【従来の技術】一般に、メモリ用半導体素子のためのパ
ッケージング技術は高密度の実装が要求される。すなわ
ち、同一面積に対してより大きいメモリ容量を確保する
ためには半導体チップの集積技術も重要であるが、マザ
ーボード（Mother Board）などへの実装時に、多くの半
導体パッケージを限定された面積に効率的に実装し得る
か否かも重要な問題である。このような実装密度を増大
させる方法の一つとして、従来においては、半導体パッ
ケージ〔例えば、ボールグリッドアレイ（Ball Grid Ar
ray）半導体パッケージ〕を垂直に積層した状態でマザ
ーボードに実装する技術が知られている。
【０００３】前記のような半導体パッケージの一例とし
て、積層型半導体パッケージを図１に示す。図に示すよ
うに、従来の積層型半導体パッケージは、多数の半導体
パッケージ１００’を一列に積層した形態を取ってい
る。前記各々の半導体パッケージ１００’の構造は、印
刷回路基板２’を中心に、その上面に接着剤７’で半導
体チップ１’が接着され、この半導体チップ１’の入出
力パッド１ａ’は、印刷回路基板２’の上面に電導体か
ら形成された回路パターン２ａ’に電導性ワイヤ３’で
ボンディングされる。そして、前記回路パターン２ａ’
は、電導性ビアホール（図示せず）を通じて下部のソル
ダボールランド２ｂ’に連結され、このソルダボールラ
ンド２ｂ’には、ソルダボール４’が融着される。ま
た、前記印刷回路基板２’の上面には半導体チップ１’
及び電導性ワイヤ３’などを外部の環境から保護するた
めに、封止材によりパッケージされた封止部５’が形成
される。
【０００４】ここで、前記印刷回路基板２’の上面に形
成された回路パターン２ａ’は外部へ直接に露出され、
また、この回路パターン２ａ’には、上方に突出した突
出パッド８’が形成されている。このような構造を有す
る半導体パッケージ１００’は、それぞれ独立した形態
でマザーボードに実装することもできるが、一つの半導
体パッケージ１００’の上面にほかの半導体パッケージ
１００’を積層することにより実装密度を増大すること
もできる。
【０００５】このような、半導体パッケージ１００’を
積層するためには、上部に位置する半導体パッケージ１
００’の下面に形成されたソルダボール４’を、その下
部に位置する半導体パッケージ１００’の上面に形成さ
れた突出パッド８’に融着する方法が用いられる。しか
し、このような従来における積層型半導体パッケージ
は、各半導体パッケージの厚さが厚いために全体の高さ
が高くなる欠点がある。すなわち、単に、既存の半導体
パッケージ１００’の印刷回路基板の上部周辺に突出パ
ッド８’を形成し、その突出パッド８’にほかの半導体
パッケージ１００’のソルダボール４’を融着する方法
で実装密度を増大させる方法ではその高さが高くなるた
めに、結局において電子機器の容積の縮小化には限界が
ある。
【０００６】また、このように多数の半導体パッケージ
を積層することにより半導体パッケージから発生する熱
も増加するが、この熱を外部に放出するための別の手段
がないため、発生する熱によって動作速度が著しく低下
し、半導体パッケージの寿命を短縮させる欠点を内包し
ている。更に、各々の半導体パッケージ用印刷回路基板
上には、回路基板が長く形成されているため、全体の信
号ラインが長くなり電気的性能が著しく低下する欠点が
ある。あるいは、高価な印刷回路基板を使用することに
より単価が上昇するなどの問題点もある。
【０００７】
【発明が解決しようとする課題】本発明は前記のような
従来の問題点を解決するためになされたもので、上部及
び下部に突出される突出部を有するリードフレームを用
いて厚さを薄型にし、電気的性能及び放熱性を向上させ
るとともに、各々の半導体パッケージを積層して使用し
得るようにすることにより、実装密度を増大させること
ができる半導体パッケージの提供をその目的としてい
る。
【０００８】
【課題を解決するための手段】前記目的を達成するため
の本発明による半導体パッケージは、集積された電子回
路の信号を外部に引出すための複数の入出力パッドが一
面中心部に配設されている半導体チップと、前記半導体
チップの入出力パッドが配設された一面に下部面が接着
手段で付着され、外側端部が前記半導体チップの外部に
延長され、この延長端部の上下面のいずれか一面に突出
部が形成されている複数のリードと、前記半導体チップ
の入出力パッドと前記複数のリードを電気的に連結する
接続手段と、前記半導体チップ、複数のリード及び接続
手段を外部環境から保護するためにこれらを前記リード
の突出部が外部に露出されるように取り囲む封止部と、
前記リードの外側端部に形成され前記封止部の外部に露
出された突出部の下面に融着され、前記半導体チップの
信号を外部に対して入出力するソルダボールとを含んで
なり、前記ソルダボールが融着される半導体パッケージ
外周部の厚さが半導体チップが封止される部分の厚さよ
りも相対的に小さくなっている。
【０００９】ここで、前記半導体チップは、回路動作時
に発生する熱を外部に効果的に放出し得るように、前記
半導体チップの入出力パッドが設けられた面の反対面が
前記封止部の外部に露出される。
【００１０】また、前記目的を達成するための本発明に
よる半導体パッケージの他の実施例においては、集積さ
れた電子回路の信号を外部に引き出すための複数の入出
力パッドが一面の外郭に配設されている半導体チップ
と、前記半導体チップより小さく形成され、前記半導体
チップの入出力パッドが設けられた一面に接着手段で付
着されて、前記半導体チップの回路動作時に発生する熱
を外部に放出する半導体チップ搭載板と、前記半導体チ
ップの外周に位置し、外側部には上部面と下部面のいず
れか一面に突出部が形成されている複数のリードと、前
記半導体チップの入出力パッドと前記複数のリードを電
気的に連結する接続手段と、前記半導体チップ、半導体
チップ搭載板、複数のリード及び接続手段を外部の環境
から保護するためにこれらを前記リードの突出部と前記
半導体チップの一面に付着された半導体チップ搭載板の
反対面がそれぞれ外部に露出されるように取り囲む封止
部と、前記リードの外側端部に形成され前記封止部の外
部に露出される突出部の下面に融着され、前記半導体チ
ップの信号を外部に対して入出力させるソルダボールと
を含んでなり、前記ソルダボールが融着される半導体パ
ッケージ外周部の厚さが半導体チップが封止される部分
の厚さよりも相対的に小さくなっている。
【００１１】ここで、前記半導体チップの入出力パッド
が設けられた面の反対面に半導体チップ搭載板を付着す
ることもできる。この場合にも、前記半導体チップ搭載
板は封止部の外部に露出されることが好ましい。
【００１２】前記構成の接続手段としては、電導性ワイ
ヤを用いるワイヤボンディング法又は電導性ボールを用
いるボールボンディング法を使用するか、又はＴＡＢボ
ンディング法によりリードを半導体チップの入出力パッ
ドに直接熱圧着して、前記半導体チップの入出力パッド
と前記リードを連結させる。また、前記リードの外側端
部に形成される突出部は、前記リードの下部にだけ突出
させて、その底面を封止部の外部に露出させることがで
きる。この際に、多数の半導体パッケージを積層し得る
ように、前記リードの上面は前記封止部の外部に露出さ
せる。また、前記リードの外側端部に形成された突出部
は、前記リードの最外側端部に形成させ、この最外側端
部の側面は前記封止部の側面に露出させることもでき
る。
【００１３】
【発明の実施の形態】以下、本発明を添付図面を参照し
て詳細に説明する。まず、図２（ａ）及び図２（ｂ）
は、本発明による半導体パッケージの実施例を示す断面
図及び平面図である。同図に示すように、本発明にかか
る半導体パッケージ１００は、電子回路が集積されてい
る半導体チップ１０の上面中央部には複数の入出力パッ
ド１１が設けられ、その上部にはリード２０が接着手段
７０で付着されている。
【００１４】前記リード２０は、前記半導体チップ１０
の上面に形成された入出力パッドの外側周囲に放射状に
長く延長され、その延長された端部、つまり半導体チッ
プ１０の外側周囲に位置するリード２０の外側端には、
上部及び下部の両方に突出される突出部２１が形成され
ている。また、突出部２１はその下面に入出力端子とし
てソルダボール４０が融着され、ソルダボールが融着さ
れる半導体パッケージ外周部の厚さが半導体チップが封
止される部分の厚さよりも相対的に小さくなっている。
【００１５】前記突出部２１は、通常エッチング法によ
り形成されることが好ましい。このようなエッチング
は、銅円板からリードフレームを製造するとき、リード
部はエッチングし、前記突出部２１はエッチングを施さ
ないことにより、上部と下部に突出する突出部２１が形
成されるものである。
【００１６】また、前記リード２０を半導体チップ１０
の上面に接着させるための接着手段７０は非電導性物質
であり、一般的な接着剤を用いるか又は両面接着テープ
を用いることができる。一方、前記半導体チップ１０の
入出力パッドとリード２０の一端を連結する接続手段と
しては電導性ワイヤ３１、つまりゴールド（Ａｕ）ワイ
ヤ又はアルミニウム（Ａｌ）ワイヤを利用することがで
きる。
【００１７】前記リード２０の端部に形成された突出部
２１は、その下面に入出力端子としてソルダボール４０
が融着され、前記突出部２１の上部面を除く（図２ｂ参
照）前記半導体チップ１０、電導性ワイヤ３１からなる
接続手段、リード２０などは外部の環境から保護される
ように、エポキシモールディングコンパウンド（EpoxyM
olding Compound）又はグロップトップ（Glop Top）の
ような封止材からなる封止部５０により封止されてい
る。図３はこのような半導体パッケージ１００が多数積
層された状態を示す断面図である。
【００１８】本発明による半導体パッケージ１００は、
独立した個体としてマザーボードに直接実装することも
できるが、同図に示すように、多数を積層した状態でマ
ザーボードに実装することもできる。このように、多数
の半導体パッケージ１００を積層する場合には、リード
２０の外側部に形成された突出部２１を用いる。これ
は、突出部２１の上部面は封止部５０の外部に露出され
ているために可能なものである。すなわち、前記露出さ
れた突出部２１の上部面にほかの半導体パッケージ１０
０のソルダボール４０が位置するように整列した後、リ
フロー（Reflow）工程で半導体パッケージの積層を可能
にし、その積層された半導体パッケージ１００の上面に
前記のような過程を再度実施することにより、多数の半
導体パッケージ１００を垂直に積層して使用し得るもの
である。
【００１９】一方、図４ないし図１４は本発明による半
導体パッケージの様々な実施例を示す断面図である。こ
れらの実施例はその基本的な構成が類似するが、ただ、
半導体チップの入出力パッドとリードを連結する接続手
段、リードの外側部に形成される突出部の形状、封止部
の外部に露出される部分などに違いがある。まず、図４
に示す半導体パッケージ１０１は、放熱性能を向上させ
るため、前記半導体チップ１０の入出力パッド１１が設
けられた面の反対面を前記封止部５０の外部に露出させ
た構成である。
【００２０】図５に示す半導体パッケージ１０２は、前
記リード２０の端部を半導体チップ１０の入出力パッド
１１上に置き、熱圧着により直接に連結させることで、
ＴＡＢボンディング部３３を形成したものである。これ
は、接続手段として電導性ワイヤ３１又は電導性ボール
３２を使用しなくてもよいので、生産費を節減し得る利
点がある。
【００２１】図６に示す半導体パッケージ１０３は、前
記リード２０の外側端部に形成される突出部２１を前記
リード２０の下部にだけ突出させ、この突出された底面
を前記封止部５０の外部に露出させ、前記リード２０の
上面は前記封止部５０の外部に露出させたもので、これ
は半導体パッケージの厚さを減少し得る利点がある。
【００２２】図７に示す半導体パッケージ１０４は、前
記リード２０の外側端部に形成された突出部２１を、前
記リード２０の最外側端部に形成し、その外側端部の側
面を前記封止部５０の側面に露出させたもので、この構
成においては、前記封止部５０の側面に露出される突出
部２１の側面から、より効果的に放熱させ得る利点があ
る。そして、図８ないし図１４に示す半導体パッケージ
は、すべて、前記半導体チップ１０上に設けられる入出
力パッド１１が前記半導体チップ１０の一面外郭に配列
されるようにした半導体チップを用いるものである。ま
た、前記半導体チップ１０には、半導体チップ搭載板６
０が付着され、この半導体チップ搭載板６０は封止部５
０の外部から露出されているものである。
【００２３】まず、図８に示す半導体パッケージ１０５
は、半導体チップ１０の入出力パッド１１が設けられた
一面に前記半導体チップ１０の大きさより小さく形成さ
れた半導体チップ搭載板６０が接着手段７０で接着され
ているので、前記半導体チップ１０の回路動作時に発生
する熱を外部に迅速に放出し得るようになっている。ま
た、リード２０は、半導体チップ１０の外周部に位置
し、このリード２０の端部と半導体チップ１０の入出力
パッドは接続手段たる電導性ワイヤ３１により連結され
ている。
【００２４】図９に示す半導体パッケージ１０６は、前
記半導体チップ１０の入出力パッド１１が設けられた一
面には半導体チップ搭載板６０が付着され、その反対面
を前記封止部５０の外部に露出させることで、半導体チ
ップ１０の回路動作時に発生する熱の放出を最大化し得
るものである。すなわち、前記半導体チップ１０の一面
に付着された半導体チップ搭載板６０と、前記半導体チ
ップ搭載板６０が付着されていない半導体チップ１０の
反対面とが共に前記封止部５０の外部に露出されるの
で、前記半導体チップ搭載板６０の作用とともに、半導
体チップ１０の熱をより良好に放出し得ることになる。
このように、前記半導体チップ１０の入出力パッド１１
が設けられた面の反対面を前記封止部５０の外部に露出
させるためには、前記半導体チップ１０の周辺にだけ液
相の封止材などを塗布して封止部５０を形成することが
好ましい。
【００２５】図１０に示す半導体パッケージ１０７は、
前記半導体チップ１０に付着される半導体チップ搭載板
６０が、前記半導体チップ１０の入出力パッド１１が設
けられた面の反対面に接着手段７０で付着されている。
ここで、前記半導体チップ搭載板６０は前記半導体チッ
プ１０の面積より大きいものを使用してもよいので、半
導体チップ１０の回路動作時に発生する熱を外部に迅速
に放出させることができる。
【００２６】図１１に示す半導体パッケージ１０８は、
半導体チップ１０の入出力パッド１１とリード２０を連
結する接続手段として電導性ボール３２を使用すること
により、電気的経路をより短く構成し得るものである。
【００２７】図１２に示す半導体パッケージ１０９は、
前記リード２０の外側端部に形成される突出部２１を前
記リード２０の下部にだけ突出させ、この突出された底
面を前記封止部５０の外部に突出させ、前記リード２０
の上面は前記封止部５０の外部に露出させることで、半
導体パッケージの厚さを減少させることができるもので
ある。
【００２８】図１３に示す半導体パッケージ１１０は、
図１２に示すものと同様に、リード２０の突出部２１を
下部にだけ形成して半導体パッケージの厚さを減少させ
ることはもちろん、前記半導体チップ１０の入出力パッ
ド１１が設けられた面の反対面を前記封止部５０の外部
に露出させて放熱性を最大化したものである。図１４に
示す半導体パッケージ１１１は、前記リード２０の外側
端部に形成された突出物２１を前記リード２０の最外側
端部に形成し、その外側端部の側面を前記封止部５０の
側面から露出させることにより、前記封止部５０の側面
から露出される突出部２１の側面によっても放熱し得る
ものである。
【００２９】前述した半導体パッケージの様々の実施例
において、半導体チップ１０の入出力パッド１１が設け
られた面の反対面を前記封止部５０の外部に露出させる
ことは、グロップトップのような液相封止材を封止すべ
き部分にだけ塗布することで簡単に封止部５０を形成す
ることができ、このような液相封止材は、当業者によく
知られている物質であるので、ここにはその説明を省略
する。
【００３０】なお、本発明に係る半導体パッケージを実
施例にしたがって説明したが、本発明はこの実施例に限
定されないことはもちろんであり、本発明の技術的思想
を超えない範囲において様々に変形して実施することが
できるのは当然である。
【００３１】
【発明の効果】以上説明したように、本発明の半導体パ
ッケージによれば、印刷回路基板の代わりにリードとソ
ルダボールを使用して半導体パッケージの厚さを著しく
減少させることができ、また、全体信号ラインを短縮さ
せてその電気的性能を向上させることができ、半導体チ
ップ搭載板を外部に露出させるか又は半導体チップの一
面を直接外部に露出させて、半導体チップからの熱を効
率的に放出させえる効果があるとともに、本発明による
半導体パッケージを多数積層してメモリ素子として使用
することにより、小さい面積に対してメモリ容量を最大
化することができる効果がある。
【図面の簡単な説明】
【図１】従来の積層型半導体パッケージを示す断面図で
ある。
【図２】（ａ）は本発明による半導体パッケージの実施
例を示す断面図であり、（ｂ）は図２（ａ）の平面図で
ある。
【図３】本発明による半導体パッケージが積層された状
態を示す断面図である。
【図４】本発明による半導体パッケージの半導体チップ
が封止部の外部に露出された状態を示す断面図である。
【図５】本発明による半導体パッケージの接続手段がＴ
ＡＢボンディングにより直接連結されている状態を示す
断面図である。
【図６】本発明による半導体パッケージのリードに形成
された突出部が下部にだけ形成され、リードの上面は封
止部の上部に露出されている状態を示す断面図である。
【図７】本発明による半導体パッケージのリードに形成
された突出部がリードの最外側端部に形成されている状
態を示す断面図である。
【図８】本発明による半導体パッケージの半導体チップ
搭載板が半導体入出力パッドの形成された一面に付着さ
れている状態を示す断面図である。
【図９】本発明による半導体パッケージの半導体チップ
が封止部の外部に露出された状態を示す断面図である。
【図１０】本発明による半導体パッケージの半導体チッ
プ搭載板が半導体チップの入出力パッドの形成された面
の反対面に付着されている状態を示す断面図である。
【図１１】本発明による半導体パッケージの接続手段が
電導性ボールにより連結されている状態を示す断面図で
ある。
【図１２】本発明による半導体パッケージのリードに形
成された突出部が下部にだけ形成され、リードの上面は
封止部の上部に露出されている状態を示す断面図であ
る。
【図１３】本発明による半導体パッケージのリードに形
成された突出部が下部にだけ形成され、リードの上面は
封止部の上部に露出され、半導体チップは封止部の外部
に露出されている状態を示す断面図である。
【図１４】本発明による半導体パッケージのリードに形
成された突出部がリードの最外側端部に形成されている
状態を示す断面図である。
【符号の説明】
１０ 半導体チップ １１ 入出力パッド ２０ リード（Lead） ２１ 突出部 ３１ 電導性ワイヤ ３２ 電導性ボール ３３ ＴＡＢ（Tape Automated Bonding）部 ４０ ソルダボール ５０ 封止部 ６０ 半導体チップ搭載板 ７０ 接着手段
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 23/50 H01L 23/52

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 集積された電子回路の信号を外部に引き
    出すための複数の入出力パッドが一面の中心部に配設さ
    れている半導体チップと、 前記半導体チップの入出力パッドが配設された一面に下
    部面が接着手段で付着され、外側端部が前記半導体チッ
    プの外部に延長され、この延長端部の上下面のいずれか
    一面に突出部が形成されている複数のリードと、 前記半導体チップの入出力パッドと前記複数のリードを
    電気的に連結する接続手段と、 前記半導体チップ、複数のリード及び接続手段を外部環
    境から保護するためにこれらを前記リードの突出部が外
    部に露出されるように取り囲む封止部と、 前記リードの外側端部に形成され前記封止部の外部に露
    出された突出部の下面に融着され、前記半導体チップの
    信号を外部に対して入出力するソルダボールとを含んで
    なり、 前記ソルダボールが融着される半導体パッケージ外周部
    の厚さが半導体チップが封止される部分の厚さより相対
    的に小さくなっている ことを特徴とする半導体パッケー
    ジ。
  2. 【請求項２】 前記複数のリードは、半導体チップの外
    部に延長された突出部がリードの上部面と下部面にそれ
    ぞれ形成されていることを特徴とする請求項１記載の半
    導体パッケージ。
  3. 【請求項３】 前記半導体チップの入出力パッドが設け
    られた面の反対面は前記封止部の外部に露出されている
    ことを特徴とする請求項１又は２記載の半導体パッケー
    ジ。
  4. 【請求項４】 前記半導体チップの入出力パッドと前記
    リードを連結する前記接続手段は電導性ワイヤによりな
    ることを特徴とする請求項２記載の半導体パッケージ。
  5. 【請求項５】 前記半導体チップの入出力パッドと前記
    リードを連結する前記接続手段は電導性ボールによりな
    ることを特徴とする請求項２記載の半導体パッケージ。
  6. 【請求項６】 前記接続手段としては、前記半導体チッ
    プの入出力パッドが前記リードに直接連結されてなるこ
    とを特徴とする請求項２記載の半導体パッケージ。
  7. 【請求項７】 前記リードの外側端部に形成された突出
    部は前記リードの最外側端部に形成され、その外側端部
    の側面は前記封止部の側面から露出されていることを特
    徴とする請求項１又は２記載の半導体パッケージ。
  8. 【請求項８】 集積された電子回路の信号を外部に引き
    出すための複数の入出力パッドが一面の外郭に配設され
    ている半導体チップと、 前記半導体チップより小さく形成され、前記半導体チッ
    プの入出力パッドが設けられた一面に接着手段で付着さ
    れ、前記半導体チップの回路動作時に発生する熱を外部
    に放出する半導体チップ搭載板と、 前記半導体チップの外周に位置し、外側部には上部面と
    下部面のいずれか一面に突出部が形成されている複数の
    リードと、 前記半導体チップの入出力パッドと前記複数のリードを
    電気的に連結する接続手段と、 前記半導体チップ、半導体チップ搭載板、複数のリード
    及び接続手段を外部の環境から保護するためにこれらを
    前記リードの突出部と前記半導体チップの一面に付着さ
    れた半導体チップ搭載板の反対面がそれぞれ外部に露出
    されるように取り囲む封止部と、 前記リードの外側端部に形成され前記封止部の外部に露
    出される突出部の下面に融着され、前記半導体チップの
    信号を外部に対して入出力させるソルダボールとを含ん
    でなり、 前記ソルダボールが融着される半導体パッケージ外周部
    の厚さが半導体チップが封止される部分の厚さよりも相
    対的に小さくなっている ことを特徴とする半導体パッケ
    ージ。
  9. 【請求項９】 前記複数のリードは、上部面と下部面に
    それぞれ突出部が形成されていることを特徴とする請求
    項８記載の半導体パッケージ。
  10. 【請求項１０】 前記半導体チップの入出力パッドが設
    けられた面の反対面は前記封止部の外部に露出されてい
    ることを特徴とする請求項８又は９記載の半導体パッケ
    ージ。
  11. 【請求項１１】 集積された電子回路の信号を外部に引
    き出すための複数の入出力パッドが一面の外郭に配設さ
    れている半導体チップと、 前記半導体チップより大きく形成され、前記半導体チッ
    プの入出力パッドが設けられた面の反対面に接着手段で
    付着され、前記半導体チップの回路動作時に発生する熱
    を外部に放出する半導体チップ搭載板と、 前記半導体チップの外周に位置し、外側部には上部面と
    下部面のいずれか一面に突出部が形成されている複数の
    リードと、 前記半導体チップの入出力パッドと前記複数のリードを
    電気的に連結する接続手段と、 前記半導体チップ、半導体チップ搭載板、複数のリード
    及び接続手段を外部の環境から保護するためにこれらを
    前記リードの突出部と前記半導体チップの一面に付着さ
    れた半導体チップ搭載板の反対面がそれぞれ外部に露出
    されるように取り囲む封止部と、 前記リードの外側端部に形成され前記封止部の外部に露
    出される突出部の下面に融着され、前記半導体チップの
    信号を外部に対して入出力させるソルダボールとを含ん
    でなり、 前記ソルダボールが融着される半導体パッケージ外周部
    の厚さが半導体チップが封止される部分の厚さよりも相
    対的に小さくなっている ことを特徴とする半導体パッケ
    ージ。
  12. 【請求項１２】 前記半導体チップの入出力パッドと前
    記リードを連結する前記接続手段は電導性ワイヤにより
    なることを特徴とする請求項９記載の半導体パッケー
    ジ。
  13. 【請求項１３】 前記半導体チップの入出力パッドと前
    記リードを連結する前記接続手段は電導性ボールにより
    なることを特徴とする請求項９記載の半導体パッケー
    ジ。
  14. 【請求項１４】 前記接続手段としては、前記半導体チ
    ップの入出力パッドが前記リードに直接連結されてなる
    ことを特徴とする請求項９記載の半導体パッケージ。
  15. 【請求項１５】 前記リードの外側端部に形成された突
    出部は前記リードの最外側端部に形成され、その外側端
    部の側面は前記封止部の側面から露出されていることを
    特徴とする請求項８又は９記載の半導体パッケージ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6153929A (en) * 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
KR20000029054A (ko) * 1998-10-15 2000-05-25 이데이 노부유끼 반도체 장치 및 그 제조 방법
US6122171A (en) * 1999-07-30 2000-09-19 Micron Technology, Inc. Heat sink chip package and method of making
US6424033B1 (en) * 1999-08-31 2002-07-23 Micron Technology, Inc. Chip package with grease heat sink and method of making
KR20010037247A (ko) * 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
KR20010066268A (ko) * 1999-12-31 2001-07-11 마이클 디. 오브라이언 적층형 반도체 패키지 및 그 제조방법
JP4251421B2 (ja) * 2000-01-13 2009-04-08 新光電気工業株式会社 半導体装置の製造方法
JP2001250907A (ja) * 2000-03-08 2001-09-14 Toshiba Corp 半導体装置及びその製造方法
JP2001274196A (ja) * 2000-03-28 2001-10-05 Rohm Co Ltd 半導体装置
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US7247932B1 (en) 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
US6548764B1 (en) * 2000-06-07 2003-04-15 Micron Technology, Inc. Semiconductor packages and methods for making the same
US6543510B1 (en) * 2000-06-07 2003-04-08 Micron Technology, Inc. Apparatus and methods for coverlay removal and adhesive application
KR100501878B1 (ko) * 2000-06-12 2005-07-18 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR100542672B1 (ko) * 2000-06-12 2006-01-12 앰코 테크놀로지 코리아 주식회사 반도체패키지
JP2002009236A (ja) * 2000-06-21 2002-01-11 Shinko Electric Ind Co Ltd 多層半導体装置及びその製造方法
KR100549311B1 (ko) * 2000-08-21 2006-02-02 앰코 테크놀로지 코리아 주식회사 반도체패키지
TW473965B (en) * 2000-09-04 2002-01-21 Siliconware Precision Industries Co Ltd Thin type semiconductor device and the manufacturing method thereof
JP3874062B2 (ja) * 2000-09-05 2007-01-31 セイコーエプソン株式会社 半導体装置
JP3405456B2 (ja) * 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
JP3798620B2 (ja) * 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
US6885106B1 (en) 2001-01-11 2005-04-26 Tessera, Inc. Stacked microelectronic assemblies and methods of making same
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
KR100393448B1 (ko) * 2001-03-27 2003-08-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
KR20030042819A (ko) * 2001-11-24 2003-06-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 상기 반도체 패키지를 적층한 적층형반도체 패키지, 이를 제조하는 제조방법
JP3925615B2 (ja) * 2001-07-04 2007-06-06 ソニー株式会社 半導体モジュール
US6451626B1 (en) 2001-07-27 2002-09-17 Charles W.C. Lin Three-dimensional stacked semiconductor package
US6765287B1 (en) 2001-07-27 2004-07-20 Charles W. C. Lin Three-dimensional stacked semiconductor package
US6790710B2 (en) 2002-01-31 2004-09-14 Asat Limited Method of manufacturing an integrated circuit package
US20030048624A1 (en) * 2001-08-22 2003-03-13 Tessera, Inc. Low-height multi-component assemblies
US7605479B2 (en) * 2001-08-22 2009-10-20 Tessera, Inc. Stacked chip assembly with encapsulant layer
US6613606B1 (en) * 2001-09-17 2003-09-02 Magic Corporation Structure of high performance combo chip and processing method
DE10297316T5 (de) * 2001-10-09 2004-12-09 Tessera, Inc., San Jose Gestapelte Baugruppen
US6987034B1 (en) 2002-01-09 2006-01-17 Bridge Semiconductor Corporation Method of making a semiconductor package device that includes singulating and trimming a lead
US6936495B1 (en) 2002-01-09 2005-08-30 Bridge Semiconductor Corporation Method of making an optoelectronic semiconductor package device
US7190060B1 (en) * 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
US6891276B1 (en) 2002-01-09 2005-05-10 Bridge Semiconductor Corporation Semiconductor package device
JP2003264260A (ja) * 2002-03-08 2003-09-19 Toshiba Corp 半導体チップ搭載基板、半導体装置、半導体モジュール及び半導体装置実装基板
US6653723B2 (en) * 2002-03-09 2003-11-25 Fujitsu Limited System for providing an open-cavity low profile encapsulated semiconductor package
US6803303B1 (en) * 2002-07-11 2004-10-12 Micron Technology, Inc. Method of fabricating semiconductor component having encapsulated, bonded, interconnect contacts
US6765288B2 (en) * 2002-08-05 2004-07-20 Tessera, Inc. Microelectronic adaptors, assemblies and methods
WO2004017399A1 (en) * 2002-08-16 2004-02-26 Tessera, Inc. Microelectronic packages with self-aligning features
JP3801121B2 (ja) * 2002-08-30 2006-07-26 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
US7294928B2 (en) 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
US7071547B2 (en) 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
CN1711636A (zh) * 2002-10-11 2005-12-21 德塞拉股份有限公司 用于多芯片封装的元件、方法和组件
TW567601B (en) 2002-10-18 2003-12-21 Siliconware Precision Industries Co Ltd Module device of stacked semiconductor package and method for fabricating the same
JP3736516B2 (ja) * 2002-11-01 2006-01-18 松下電器産業株式会社 リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
CN100336221C (zh) * 2002-11-04 2007-09-05 矽品精密工业股份有限公司 可堆栈半导体封装件的模块化装置及其制法
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
KR100616435B1 (ko) * 2002-11-28 2006-08-29 삼성전자주식회사 반도체 패키지 및 그를 적층한 적층 패키지
DE10259221B4 (de) * 2002-12-17 2007-01-25 Infineon Technologies Ag Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US6686656B1 (en) * 2003-01-13 2004-02-03 Kingston Technology Corporation Integrated multi-chip chip scale package
US7253510B2 (en) 2003-01-16 2007-08-07 International Business Machines Corporation Ball grid array package construction with raised solder ball pads
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
US7309923B2 (en) * 2003-06-16 2007-12-18 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
US6984881B2 (en) * 2003-06-16 2006-01-10 Sandisk Corporation Stackable integrated circuit package and method therefor
US20050012207A1 (en) * 2003-07-16 2005-01-20 Jackson Hsieh Substrate structure for an integrated circuit package and method for manufacturing the same
US7191516B2 (en) * 2003-07-16 2007-03-20 Maxwell Technologies, Inc. Method for shielding integrated circuit devices
US7368810B2 (en) * 2003-08-29 2008-05-06 Micron Technology, Inc. Invertible microfeature device packages
US7180165B2 (en) * 2003-09-05 2007-02-20 Sanmina, Sci Corporation Stackable electronic assembly
US7061121B2 (en) 2003-11-12 2006-06-13 Tessera, Inc. Stacked microelectronic assemblies with central contacts
US7993983B1 (en) 2003-11-17 2011-08-09 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with chip and encapsulant grinding
US7425759B1 (en) 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
US7538415B1 (en) 2003-11-20 2009-05-26 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal, filler and insulative base
US6998703B2 (en) * 2003-12-04 2006-02-14 Palo Alto Research Center Inc. Thin package for stacking integrated circuits
US7227249B1 (en) 2003-12-24 2007-06-05 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package with chips on opposite sides of lead
TWI244174B (en) * 2003-12-31 2005-11-21 Siliconware Precision Industries Co Ltd Photosensitive semiconductor package and method for fabricating the same
DE102004009056B4 (de) * 2004-02-23 2010-04-22 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleitermoduls aus mehreren stapelbaren Halbleiterbauteilen mit einem Umverdrahtungssubstrat
US7411289B1 (en) 2004-06-14 2008-08-12 Asat Ltd. Integrated circuit package with partially exposed contact pads and process for fabricating the same
US7091581B1 (en) * 2004-06-14 2006-08-15 Asat Limited Integrated circuit package and process for fabricating the same
US7678610B2 (en) * 2004-10-28 2010-03-16 UTAC-United Test and Assembly Test Center Ltd. Semiconductor chip package and method of manufacture
KR101313391B1 (ko) 2004-11-03 2013-10-01 테세라, 인코포레이티드 적층형 패키징
US7750483B1 (en) 2004-11-10 2010-07-06 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal
US7645640B2 (en) * 2004-11-15 2010-01-12 Stats Chippac Ltd. Integrated circuit package system with leadframe substrate
JP2006196709A (ja) * 2005-01-13 2006-07-27 Sharp Corp 半導体装置およびその製造方法
US7446396B2 (en) * 2005-02-10 2008-11-04 Stats Chippac Ltd. Stacked integrated circuit leadframe package system
US7196427B2 (en) * 2005-04-18 2007-03-27 Freescale Semiconductor, Inc. Structure having an integrated circuit on another integrated circuit with an intervening bent adhesive element
US7615851B2 (en) * 2005-04-23 2009-11-10 Stats Chippac Ltd. Integrated circuit package system
JP4308797B2 (ja) * 2005-05-02 2009-08-05 株式会社アドバンストシステムズジャパン 半導体パッケージおよびソケット付き回路基板
US20060267173A1 (en) * 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
TWI255561B (en) * 2005-07-21 2006-05-21 Chipmos Technologies Inc Manufacturing process for chip package without core
US8643163B2 (en) * 2005-08-08 2014-02-04 Stats Chippac Ltd. Integrated circuit package-on-package stacking system and method of manufacture thereof
US8039956B2 (en) * 2005-08-22 2011-10-18 Texas Instruments Incorporated High current semiconductor device system having low resistance and inductance
US7335536B2 (en) 2005-09-01 2008-02-26 Texas Instruments Incorporated Method for fabricating low resistance, low inductance interconnections in high current semiconductor devices
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US7714453B2 (en) * 2006-05-12 2010-05-11 Broadcom Corporation Interconnect structure and formation for package stacking of molded plastic area array package
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
TW200818451A (en) * 2006-06-02 2008-04-16 Renesas Tech Corp Semiconductor device
US8581381B2 (en) * 2006-06-20 2013-11-12 Broadcom Corporation Integrated circuit (IC) package stacking and IC packages formed by same
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
SG139573A1 (en) * 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
TWI336502B (en) * 2006-09-27 2011-01-21 Advanced Semiconductor Eng Semiconductor package and semiconductor device and the method of making the same
US7811863B1 (en) 2006-10-26 2010-10-12 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment
US20080157302A1 (en) * 2006-12-27 2008-07-03 Lee Seungju Stacked-package quad flat null lead package
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
TWI335070B (en) * 2007-03-23 2010-12-21 Advanced Semiconductor Eng Semiconductor package and the method of making the same
US7763983B2 (en) * 2007-07-02 2010-07-27 Tessera, Inc. Stackable microelectronic device carriers, stacked device carriers and methods of making the same
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
TWI358816B (en) * 2008-03-19 2012-02-21 Chipmos Technologies Inc Chip package structure
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
TWI473553B (zh) * 2008-07-03 2015-02-11 Advanced Semiconductor Eng 晶片封裝結構
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
KR100997793B1 (ko) 2008-09-01 2010-12-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
KR101461630B1 (ko) * 2008-11-06 2014-11-20 삼성전자주식회사 실장 높이는 축소되나, 솔더 접합 신뢰도는 개선되는 웨이퍼 레벨 칩 온 칩 패키지와, 패키지 온 패키지 및 그 제조방법
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US20100171206A1 (en) * 2009-01-07 2010-07-08 Chi-Chih Chu Package-on-Package Device, Semiconductor Package, and Method for Manufacturing The Same
TWI499024B (zh) * 2009-01-07 2015-09-01 Advanced Semiconductor Eng 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法
US8012797B2 (en) * 2009-01-07 2011-09-06 Advanced Semiconductor Engineering, Inc. Method for forming stackable semiconductor device packages including openings with conductive bumps of specified geometries
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US8580609B2 (en) * 2009-06-30 2013-11-12 Intel Corporation Semiconductor device with embedded interconnect pad
US8310835B2 (en) * 2009-07-14 2012-11-13 Apple Inc. Systems and methods for providing vias through a modular component
TWI469283B (zh) * 2009-08-31 2015-01-11 Advanced Semiconductor Eng 封裝結構以及封裝製程
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8198131B2 (en) 2009-11-18 2012-06-12 Advanced Semiconductor Engineering, Inc. Stackable semiconductor device packages
JP2010080971A (ja) * 2009-11-25 2010-04-08 Dainippon Printing Co Ltd 樹脂封止型半導体装置とその製造方法
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8476775B2 (en) * 2009-12-17 2013-07-02 Stats Chippac Ltd. Integrated circuit packaging system with embedded interconnect and method of manufacture thereof
TWI408785B (zh) 2009-12-31 2013-09-11 Advanced Semiconductor Eng 半導體封裝結構
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI419283B (zh) * 2010-02-10 2013-12-11 Advanced Semiconductor Eng 封裝結構
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
TWI451546B (zh) 2010-10-29 2014-09-01 Advanced Semiconductor Eng 堆疊式封裝結構、其封裝結構及封裝結構之製造方法
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8674485B1 (en) 2010-12-08 2014-03-18 Amkor Technology, Inc. Semiconductor device including leadframe with downsets
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
TWI445155B (zh) 2011-01-06 2014-07-11 Advanced Semiconductor Eng 堆疊式封裝結構及其製造方法
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
US9171792B2 (en) 2011-02-28 2015-10-27 Advanced Semiconductor Engineering, Inc. Semiconductor device packages having a side-by-side device arrangement and stacking functionality
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9263412B2 (en) 2012-03-09 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged semiconductor devices
US20130234317A1 (en) 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9484278B2 (en) * 2013-11-27 2016-11-01 Infineon Technologies Ag Semiconductor package and method for producing the same
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
KR101718321B1 (ko) 2014-12-23 2017-03-21 인텔 코포레이션 패키지 온 패키지 제품을 위한 와이어 리드를 포함하는 적층 패키지 어셈블리, 컴퓨팅 디바이스 및 집적 패키지 설계 방법
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
KR102582066B1 (ko) * 2018-04-17 2023-09-25 삼성디스플레이 주식회사 칩 온 필름 패키지 및 칩 온 필름 패키지를 포함하는 표시 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945741A (en) * 1995-11-21 1999-08-31 Sony Corporation Semiconductor chip housing having a reinforcing plate
JP2967697B2 (ja) * 1994-11-22 1999-10-25 ソニー株式会社 リードフレームの製造方法と半導体装置の製造方法
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
JPH1098072A (ja) * 1996-09-20 1998-04-14 Hitachi Ltd 半導体装置及びその製造方法
US5952611A (en) * 1997-12-19 1999-09-14 Texas Instruments Incorporated Flexible pin location integrated circuit package
US6049129A (en) * 1997-12-19 2000-04-11 Texas Instruments Incorporated Chip size integrated circuit package

Also Published As

Publication number Publication date
US6303997B1 (en) 2001-10-16
JPH11330306A (ja) 1999-11-30
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KR100260997B1 (ko) 2000-07-01

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