JP3148718B2 - 熱的及び電気的に増強された半導体パッケージ - Google Patents

熱的及び電気的に増強された半導体パッケージ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子デバイス、た
とえば半導体パッケージに関し、特に、放熱能力及び電
気的性能を高めた高性能パッケージに関する。
【０００２】
【従来の技術】近年、チップ中の回路素子が高密度で製
造され、小さなサイズの半導体素子が製造される傾向に
あるため、ＩＣ（集積回路）設計者たちは、各装置のサ
イズを縮小し、単位面積当たりのチップレベル集積を高
めることを絶えず促されている。通常、半導体装置は、
湿気及び機械的損傷からの保護を要する。このような保
護は、チップと外部回路との間で信号を伝送するための
導電手段を有するパッケージによって提供される。高密
度ハイブリッド化への新たな関心は、多数のＩＣ相互接
続を扱うという要求、高速化するデジタルシステムのク
ロック速度、及びより多くの機能性をより小さな空間に
詰め込むという要望によるものであり、このためパッケ
ージのリード数はますます増えることになる。
【０００３】小型高速高密度デバイスを製造する際の重
要な考慮点は、発生する熱を放散することができるパッ
ケージを提供することであり、チップあたりより多くの
Ｉ／Ｏが要求される場合大きな問題となる。このような
放熱の問題は、装置に対するより大きな電力の要求及び
誘導性インピーダンスの減少等に関わってくることにな
るが、従来のリードフレームパッケージではパッケージ
のリードの数を増やすのに限界がある。
【０００４】図１は、基板２と、ダイ付着エポキシ６に
よって基板上に形成されたダイ４とを含む従来のパッケ
ージの断面図である。ダイは、金ワイヤ８によって基板
２にボンディングされ電気的に接続されている。基板２
の下面には、信号伝送のためのはんだボール１０が形成
される。成形コンパウンド１２が、ダイ４及び金ワイヤ
８を覆って保護するために使用される。熱は、基板２に
形成された放熱バイア１４及び放熱バイア１４に接続さ
れた放熱ボール１６によって放散される。しかし、実装
密度が増すにつれデバイスが発生する熱の量も増加し、
上記従来のパッケージでは今後要求を満たし得なくなる
可能性がある。
【０００５】半導体の生産が増大するのに伴い、多種類
のパッケージが開発されている。顕著なものの一つは、
米国特許第５，５８６，０１０号明細書に記載されてい
るようなプラスチック成形パッケージである。もう一つ
のタイプのパッケージが、「METAL BALL GRID ARRAY
PACKAGE WITH IMPROVED THERMAL CONDUCTIVITY」
と題するMahulikarらの米国特許第５，６２９，８３５
号明細書に開示されている。
【０００６】高い接続容量を有するＶＬＳＩ回路パッケ
ージは、ピングリッドアレイ（ＰＧＡ）及びボールグリ
ッドアレイ（ＢＧＡ）である。このようなパッケージタ
イプの一つにプラスチックボールグリッドアレイ（ＰＢ
ＧＡ）がある。ＰＢＧＡは、はんだボールＩ／Ｏ等のよ
うな従来のパッケージを上回る多くの利点及び高い速度
を提供する。ＰＢＧＡパッケージは、信号変換のための
経路が短いため高速であり、そのはんだボールは、パッ
ケージ表面により多くの信号接点を設けることができる
マトリックスアレイで配設される。
【０００７】放熱に関する問題を解消するため、パッド
アレイ半導体素子が発案されている（米国特許第５，２
８５，３５２号明細書を参照）。この構造では、熱伝導
体をパッドアレイ素子の中に使用し、導電トレース及び
端子を半導体ダイの下に回して基板面積の利用度が改善
されている。開口及び熱伝導体は、ダイの下、基板上に
配設される。装置によって発生する熱は、銀エポキシ、
開口及び金属接地面を介してコンピュータボードに散逸
される。
【０００８】
【発明が解決しようとする課題】上記従来の構造を有す
るパッケージでは放熱効率が十分であるとはいえない。
また、従来構造のパッケージは電磁（ＥＭ）遮蔽も良好
ではない。したがって、良好な放熱効率及びＥＭ遮蔽を
有する改良されたパッケージが求められるている。
【０００９】本発明の目的は、良好な放熱効率及び増強
されたＥＭ遮蔽を有するパッケージを提供することであ
る。
【００１０】
【課題を解決するための手段】本パッケージは基板を有
し、半導体チップまたはダイが、ダイ付着材、たとえば
ダイ付着エポキシによって基板に固着される。ダイと基
板とは、信号伝送手段、たとえばボンディングワイヤ、
はんだボールまたは導電ピンを有するテープによって相
互接続される。ボールグリッドアレイ（ＢＧＡ）、好ま
しくははんだバンプ（ボール）が基板の下側面に形成さ
れる。はんだバンプは、チップに対する外部電気結合の
ために使用され、基板中の各導電トレース（配線）の端
部がはんだバンプに接続される。はんだバンプは、チッ
プへの電気信号伝送を可能にする装置の端子である。
【００１１】本発明では、成形コンパウンドが、基板、
ダイ及び放熱体の間に封入される。放熱体またはヒート
スラグが基板の上面の上に配設される。放熱体は平面部
を含み、この平面部は、その下面角部に配設された複数
の、好ましくは４個の支持部を有する。支持部は、平面
部から突出して放熱体と基板とを接続する。放熱体はさ
らに、放熱体がダイ及びボンディングワイヤと不要に接
するのを防ぐ形状である突出部を含む。さらなる支持部
が突出部の中央部に形成される。支持部は、場合によっ
ては、ダイと接するよう形成してもよい。基板には、ダ
イを受けるためのダイパドルが形成される。基板の表の
面上、ダイパドルの周囲には、電力入力のための電力リ
ングが形成される。基板上で電力リングの周囲に形成さ
れた接地リングが接地パッドを有している。放熱体の支
持部は、放熱体付着材を使用することにより、接地パッ
ドに接続されている。
【００１２】
【発明の実施の形態】本発明は、放熱効率及びＥＭ遮蔽
を改善するための半導体パッケージの構造を開示する。
図２〜４は、本発明の実施形態の断面図である。
【００１３】図２は、本発明の第一の実施形態を示す。
図示するように、パッケージは基板２０を含む。半導体
チップまたはダイ２２が、ダイ付着材であるダイ付着エ
ポキシ２４によって基板２０に固着されている。基板
は、第一の主面及び第二の主面を有し、第一の主面を基
板の上側面と呼び、第二の主面を基板の下側面と呼ぶ。
本例の基板２０は、フレキシブル印刷回路（ＰＣ）のよ
うに、その中に形成された複数の導電トレース（図示せ
ず）を含む。基板２０の導電トレースは、信号伝送のた
めの導電経路を設けるのに使用される。基板に使用され
る材料としては、ある種の誘電体、たとえばポリイミ
ド、フェノール樹脂またはビスマレイミドトリアジン
（ＢＴ）等があるが、その他の適当な材料を基板として
使用してもよい。導電トレースは、金、銅または導電性
金属もしくは合金から選択することができる。
【００１４】さらに図２を参照すると、チップ（ダイ）
２２と基板２０とが、信号伝送手段である金ワイヤ等の
ボンディングワイヤ２６によって相互接続されている。
本例では実際はチップ２２と、基板２０中の導電トレー
スとが接続される。チップ２２と導電トレースの結合
は、従来のワイヤボンディング技術を使用すればよい。
前述したように、導電トレースは、電気接続経路を設け
るため基板の中にあり、ボンディングワイヤの一端は、
チップ上に形成された導電性パッドアレイを介してチッ
プ２２に接続され、ボンディングワイヤ２６の他端は、
後述の導電トレース（図６の２０ｅ）を介して基板２０
の下側面（第二の主面）に形成されたボールグリッドア
レイ（ＢＧＡ）２８に接続される。
【００１５】ボールグリッドアレイ（ＢＧＡ）、好まし
くははんだバンプ（ボール）２８が、従来の配置技術及
びはんだリフロー処理により、基板２０の下側面に形成
される。はんだバンプ２８は、チップ２２と電気的に結
合するために使用される。金属合金をはんだバンプ２８
として使用できることが理解されよう。通常、基板２０
中の各導電トレースの端部は、はんだバンプ２８に接続
される。はんだバンプ２８は、チップ２２への電気信号
伝送を可能にするデバイスの端子である。一般に、はん
だバンプ２８はマトリックスアレイ形状に配設される。
【００１６】本発明では、基板２０、チップ２２及び放
熱体３２の間の空間は、カプセル封入技術を使用して、
成形材料（コンパウンド）３０により封止される。した
がって、ボンディングワイヤ２６どうしは封入材３０に
よって電気的に隔絶される。放熱体またはヒートスラグ
３２は、接着材３４を使用することによって基板２０の
上面（第一の主面）に配設される。たとえば、放熱体付
着エポキシを使用してこの目的を達成することができ
る。好ましくは、放熱体３２を成形コンパウンド３０か
ら露出させることにより、この部分で放熱の効率を改善
することができる。概して、チップ２２は動作中に多量
の熱を発する。放熱体３２は、チップ２２による発熱を
チップ２２から離すよう促進する。通常、放熱体３２
は、低い熱抵抗を有するある種の金属または合金で形成
される。
【００１７】図５は、図２の放熱体３２の平面図及び断
面図である。放熱体３２は、平面部３２ａ、平面部３２
ａの裏面の角部に配設された複数の、好ましくは４個の
支持部３２ｄを有している。支持部３２ｄは平面部３２
ａから突出しており、基板２０の後述する接地パッド
（図６の２０ａ）に接続するのに使用される。より詳細
には、支持部３２ｄと基板２０とは、放熱体付着材によ
って接続されている。この目的を達成するための材料と
して、エポキシまたは導電性接着剤等を利用することが
できる。放熱体３２はさらに、放熱体３２がチップ２２
及びボンディングワイヤ２６と接触することを防ぐ形状
の突出部３２ｂを含み、これにより放熱体の中には空洞
３２ｅが形成される。チップ２２はこの空洞３２ｅの中
に収納される。さらなる支持部３２ｃが、空洞３２ｅの
内側、突出部３２ｂの中央部に形成されている。支持部
３２ｃは、場合によってはチップ２２と接触させてもよ
い。
【００１８】図６は、基板２０の平面図である。基板に
は、ダイ２２を受けるためのダイパドル２０ｂがその上
に形成されている。基板２０の表面上、ダイパドル２０
ｂの周囲には、電力入力のための電力リング２０ｄが形
成されている。基板上の電力リング２０ｄの周囲に形成
された接地リング２０ｃは、接地パッド２０ａを有して
いる。前記放熱体３２の支持部３２ｄは、放熱体付着材
３４によって接地パッド２０ａに接続されている。
【００１９】本例は、接地リング２０ｃと放熱体３２と
が電磁（ＥＭ）遮蔽を構成してＥＭ効果を抑制するとい
う利点を特徴としており、このような構造によれば誘導
性インピーダンスを低減することができる。本例のよう
に、接地パッド２０ａと支持部３２ｄは、同列に収まる
ようにするのが好ましい。熱は放熱体３２によって直接
放散されるが、放熱体３２を基板２０の接地リング２０
ｃに接続することによりさらに放熱効率を改善すること
ができる。この例によれば短い信号伝送経路が提供され
る。さらに、ＥＭ遮蔽効果を改善することができる。
【００２０】図３は、本発明の第二の実施形態の断面図
である。図３において、第一の実施形態とそれぞれ対応
する部分には同様の参照番号が割り振られているため、
詳細な説明の繰り返しは避ける。本例では、第一の実施
形態におけるボンディングワイヤ２６の代わりにボール
グリッドアレイ（ＢＧＡ）、好ましくははんだバンプ
（ボール）２６ａが信号伝送手段として使用されてい
る。したがって、ダイ２２の下ならびにはんだバンプ２
６ａ、基板２０及びダイ２２の間を埋めるために、図２
のダイ付着材２４の代わりにコンパウンド（アンダフィ
ル）２４ａが使用されている。
【００２１】図４は、本発明の第三の実施形態の断面図
であり、信号伝送手段だけが第一の実施形態とは異な
る。この実施形態では、導電性テープ２６ｂが信号伝送
手段として用いられている。
【００２２】図７Ａ〜Ｆは、本発明の組み立て工程を示
す部分断面図である。まず、図７Ａで、ダイ付着エポキ
シ２４を基板２０のダイパドル２０ｂに塗布し、半導体
チップまたはダイ２２をダイパドル２０ｂに載せる。約
１４５〜１５０℃で熱処理を実施してダイ２２を基板２
０に固着する。
【００２３】次に、図７Ｂに示すように、約１７０〜１
７５℃の加熱温度で、ダイ２２と基板２０とを金ワイヤ
でできたボンディングワイヤ２６によって相互接続す
る。
【００２４】次に図７Ｃに示すように、エポキシまたは
導電性接着剤が自動ディスペンサ５０によって基板２０
の接地パッド２０ａの上に塗布される。そして、自動真
空ピックアップ配置装置を使用することにより、接地パ
ッド２０ａを支持部材３２ｄに整列させながら、放熱体
３２を基板の上に落ろす。そして、約１４５〜１５０℃
で熱硬化を実施する。
【００２５】次に、図７Ｄに示すように、保護のため
に、成形コンパウンド３０をダイ２２及び放熱体３２の
上に成形する。
【００２６】図７Ｅにおいては、はんだボール２８を基
板２０の裏側の面に配設するために、パッケージがひっ
くり返されている。組み立て工程の結果を図７Ｆに示
す。
【００２７】当業者によって理解されるように、以上の
実施形態は、本発明を例示するものであり、本発明を限
定するものではない。添付の請求の範囲の本質及び範囲
に含まれる種々の変形及び類似構造をも包含することを
意図する。請求の範囲は、そのような変形及び類似構造
をすべて包含するよう、もっとも広義に解釈されるべき
である。したがって、本発明の好ましい実施形態を例示
して説明したが、本発明の本質及び範囲を逸することな
く、種々の変更を加えうることが理解されよう。
【図面の簡単な説明】
【図１】従来技術のパッケージ構造の断面図である。
【図２】本発明の第一の実施形態のパッケージの断面図
である。
【図３】本発明の第二の実施形態のパッケージの断面図
である。
【図４】本発明の第三の実施形態のパッケージの断面図
である。
【図５】図２の放熱体（ヒートスラグ）の平面図及び断
面図である。
【図６】図２の基板の平面図である。
【図７】本発明の自動セットアップ工程を示す図である
（Ａ〜Ｆ）。
【符号の説明】
２０ 基板 ２２ チップ（ダイ） ２４ ダイ付着エポキシ ２６ ボンディングワイヤ ２８ ボールグリッドアレイ ３０ 成形材料（コンパウンド） ３２ 放熱体（ヒートスラグ） ３４ 接着剤
フロントページの続き (72)発明者 チェン ポウファン 台湾 チャンフアシティー ミンチュア ンロード ナンバー216 (56)参考文献 実開 平６−17244（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/36

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 第一の主面にダイを装着するためのダイ
    パドルを有し、このダイパドルの周囲に接地リングが形
    成されており、この接地リングが接地パッドを有する基
    板と、 前記ダイパドルに装着されたダイ上に配置され、前記接
    地パッドに接続される支持部を有し、ＥＭ作用を抑制し
    てインダクタンスインピーダンスを低減するために前記
    接地リングとともに電磁遮蔽を構成する放熱体と、 前記基板と前記ダイとを電気的に接続するための信号伝
    送手段と、 前記基板、前記ダイ及び前記放熱体との間を埋める封入
    材と、 前記基板の第二の主面に形成されたボールグリッドアレ
    イと、 を含むことを特徴とする半導体パッケージ。
  2. 【請求項２】 放熱体は、 角部下面に第一の支持部が配設された平面部と、 ダイ及び信号伝送手段との接触を防ぐ形状の突出部と、 該突出部の中央部分に形成された第二の支持部と、 を含む請求項１記載の半導体パッケージ。
  3. 【請求項３】 支持部が導電性接着剤によって基板の接
    地パッドに接続されている請求項１又は請求項２記載の
    半導体パッケージ。
  4. 【請求項４】 信号伝送手段にボンディングワイヤを使
    用する請求項１〜３のいずれか１項に記載の半導体パッ
    ケージ。
  5. 【請求項５】 ボンディングワイヤが金ワイヤである請
    求項４記載の半導体パッケージ。
  6. 【請求項６】 信号伝送手段に導電性テープを使用する
    請求項１〜３のいずれか１項に記載の半導体パッケー
    ジ。
  7. 【請求項７】 信号伝送手段にボールグリッドアレイを
    使用する請求項１〜３のいずれか１項に記載のパッケー
    ジ。
  8. 【請求項８】 第一の主面に接地パッドを有する基板
    と、 この基板の第一の主面上の前記接地パッド間に装着され
    たダイと、支持部を突設した平面部を有するとともに、該平面部に
    前記ダイを収容する空 洞を形成する突出部をもち、前記
    支持部を 前記接地パッドに接続することによって前記ダ
    イ上に配置される放熱体と、 前記基板と前記ダイとを電気的に接続するための信号伝
    送手段と、 前記基板、前記ダイ及び前記放熱体との間を埋める封入
    材と、 前記基板の第二の主面に形成されたボールグリッドアレ
    イと、 を含むことを特徴とする半導体パッケージ。
  9. 【請求項９】 放熱体は、 角部下面に第一の支持部が配設された平面部と、 ダイ及び信号伝送手段との接触を防ぐ形状の突出部と、 この突出部の中央部分に形成された第二の支持部と、 を含む請求項８記載の半導体パッケージ。
  10. 【請求項１０】 支持部が導電性接着剤によって基板の
    接地パッドに接続されている請求項８又は請求項９記載
    の半導体パッケージ。
  11. 【請求項１１】 信号伝送手段にボンディングワイヤを
    使用する請求項８〜１０のいずれか１項に記載の半導体
    パッケージ。
  12. 【請求項１２】 ボンディングワイヤが金ワイヤである
    請求項１１記載の半導体パッケージ。
  13. 【請求項１３】 信号伝送手段に導電性テープを使用す
    る請求項８〜１０のいずれか１項に記載の半導体パッケ
    ージ。
  14. 【請求項１４】 信号伝送手段にボールグリッドアレイ
    を使用する請求項８〜１０のいずれか１項に記載の半導
    体パッケージ。
  15. 【請求項１５】 基板が、装着されたダイの周囲に形成
    された接地リングをさらに含み、接地パッドがその接地
    リングに接続されている請求項８記載のパッケージ。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100747995B1 (ko) * 2001-03-26 2007-08-08 앰코 테크놀로지 코리아 주식회사 반도체 패키지
KR20030023985A (ko) * 2001-09-14 2003-03-26 주동욱 산화처리된 방열판을 이용하여 피비쥐에이 패키지에전기적 안정성을 확보하는 방법
KR20030041653A (ko) * 2001-11-21 2003-05-27 주동욱 플립칩비지에이에서 접착성이 향상된 일체형 방열판을이용하여 그라운드를 확보하는 방법
US6747350B1 (en) 2003-06-06 2004-06-08 Silicon Integrated Systems Corp. Flip chip package structure
CN1331221C (zh) * 2003-12-19 2007-08-08 威宇科技测试封装有限公司 芯片球栅阵列封装结构
KR100632459B1 (ko) * 2004-01-28 2006-10-09 삼성전자주식회사 열방출형 반도체 패키지 및 그 제조방법
US7190053B2 (en) 2004-09-16 2007-03-13 Rosemount Inc. Field device incorporating circuit card assembly as environmental and EMI/RFI shield
US7287432B2 (en) 2005-11-17 2007-10-30 Rosemount Inc. Process transmitter with overpressure vent
TW200810040A (en) 2006-06-09 2008-02-16 Nec Electronics Corp Semiconductor device and apparatus and method for manufacturing the same
US8674509B2 (en) * 2012-05-31 2014-03-18 Freescale Semiconductor, Inc. Integrated circuit die assembly with heat spreader
JP6605382B2 (ja) * 2016-03-30 2019-11-13 新光電気工業株式会社 半導体装置及び半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8981554B2 (en) 2013-05-16 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package having heat spreader and method of forming the same

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