KR100393099B1 - 반도체패키지 - Google Patents

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KR100393099B1
KR100393099B1 KR10-2000-0081975A KR20000081975A KR100393099B1 KR 100393099 B1 KR100393099 B1 KR 100393099B1 KR 20000081975 A KR20000081975 A KR 20000081975A KR 100393099 B1 KR100393099 B1 KR 100393099B1
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Abstract

이 발명은 반도체패키지에 관한 것으로, 반도체칩 사이에 열전도도가 우수한 히트스프레더를 위치시킴으로써, 전체적인 반도체패키지의 방열 성능을 향상시키고, 비교적 얇은 두께의 인터포저를 이용할 수 있고, 또한 상부에 위치되는 반도체칩의 저면을 소정 수단으로 지지하도록 함으로써, 그 반도체칩의 와이어 접속 공정중 바운싱 현상이 발생하지 않토록 대략 판상의 섭스트레이트와; 상기 섭스트레이트의 상면 중앙에 접착수단으로 접착되어 있고, 상면 둘레에는 다수의 입출력패드가 형성된 제1반도체칩과; 상기 제1반도체칩의 상부에 위치되어 있고, 상면 둘레에는 다수의 입출력패드가 형성된 제2반도체칩과; 상기 제1반도체칩과 제2반도체칩 사이에 위치되어 있으며, 상,하면에는 인터포저가 접착되어 상기 제1반도체칩 및 제2반도체칩을 상호 접착시키는 히트스프레더와; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 섭스트레이트를 접속시키는 도전성와이어와; 상기 제1반도체칩, 제2반도체칩, 히트스프레더 및 도전성와이어를 봉지재로 봉지하여 형성된 봉지부를 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지{Semiconductor package}
본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 다수의 반도체칩이 스택된 반도체패키지에 관한 것이다.
통상 스택형 반도체패키지란 반도체칩 위에 다른 반도체칩을 더 탑재하여 패키지 부피의 증가없이도 메모리의 용량을 배가시키거나, 현재의 반도체기술로서는 원칩(One Chip)으로 통합시키기 어려운 복합기능을 한 패키지안에서 해결하도록 한 것을 말한다. 이러한 스택형 반도체패키지는 기존의 CABGA(Chip Array Ball Grid Array) 제조시설과 기술을 사용하되, 반도체칩의 두께를 7mil(1mil=0.001inch)로 줄이는 기술을 사용하여 패키지를 구현한다. 이러한 방법을 이용하여 하나의 패키지안에 다양한 반도체칩의 조합이 가능하다. 예를 들면, 32MB 플래쉬 메모리칩과 4MB SRAM(Static RAM)의 조합, 로직 칩과 플래쉬 메모리 칩의 조합, 또는 디지털처리 칩과 아날로그처리 칩의 조합 등이 가능해졌으며, 208개까지의 볼(Ball) 갯수를 지원하게 되었다.
이러한 종래의 스택형 반도체패키지(100')가 도1에 도시되어 있으며, 이를 참조하여 그 구조 및 작용을 간단히 설명하면 다음과 같다.
도시된 바와 같이 대략 판상의 섭스트레이트(2')(인쇄회로기판, 써킷필름, 써킷테이프 또는 리드프레임 등등)가 구비되어 있고, 상기 섭스트레이트(2')의 상면 중앙에는 제1반도체칩(4')이 접착수단(12')(에폭시 접착제, 접착필름, 양면 접착테이프 등등)에 의해 접착되어 있다. 상기 제1반도체칩(4')은 상면 둘레 주변에 다수의 입출력패드(4a')가 형성된 엣지패드(Edge Type)형이다. 또한, 상기 제1반도체칩(4')의 상면에는 소정두께와 접착력을 갖는 인터포저(18')(Interposer)가 개재된 채 제2반도체칩(6')이 접착되어 있으며, 상기 제2반도체칩(6')도 통상 엣지패드형이다. 여기서, 상기 인터포저(18')는 제1반도체칩(4')의 입출력패드(4a')를 침범하지 않토록, 상기 입출력패드(4a')의 내측으로 위치되어 있다.
또한, 상기 제1반도체칩(4') 및 제2반도체칩(6')의 입출력패드(4a',6a')는 도전성와이어(8')(골드와이어(Au Wire), 알루미늄 와이어(Al Wire) 등등)에 의해 섭스트레이트(2')의 소정 영역(예를 들면, 배선패턴 또는 리드 등등)에 접속되어 있다. 또한, 상기 섭스트레이트(2')의 상면 전체 즉, 제1반도체칩(4'), 제2반도체칩(6') 및 도전성와이어(8')는 외부환경으로부터 보호되도록 봉지재(예를 들면, 에폭시몰드컴파운드(Epoxy Molding Compound) 또는 액상의 글럽탑(Glop Top) 등등)로 봉지되어 일정 형상의 봉지부(10')가 형성되어 있다.
더불어, 도시되지는 않았지만, 상기 섭스트레트(2')의 저면에는 차후 마더보드에 실장 가능하도록 외부인출단자(예를 들면, 도전성볼, 도전성패드 또는 리드)가 형성되어 있다.
이러한 스택형 반도체패키지는 제1반도체칩(4') 및 제2반도체칩(6')의 전기적 신호가 각각의 입출력패드(4a',6a') 및 이것에 접속된 도전성와이어(8'), 섭스트레이트(2')를 통하여 마더보드에 전달되고, 또한 마더보드로부터의 전기적 신호는 역으로 제1반도체칩(4') 및 제2반도체칩(6')에 전달된다.
그러나, 이러한 종래의 스택형 반도체패키지는 열원(熱源)이 되는 반도체칩의 갯수가 증가됨에도 불구하고, 상기 반도체칩으로부터 발생되는 열을 외부로 방출시키기 위한 별도의 수단이 구비되지 않음으로써, 반도체칩의 동작 주파수가 커질수록 그 반도체칩이 작동오류를 일으키거나 또는 작동이 정지되는 치명적인 문제점이 있다.
또한, 종래의 스택형 반도체패키지는 제1반도체칩에 접속된 도전성와이어가 제2반도체칩의 하면과 간섭하지 않토록 하기 위해, 상기 제1반도체칩의 상면에 위치되는 인터포저의 두께를 크게 하여야 할 필요가 있다. 그러나, 상기 인터포저는 통상 일정한 탄성이 있음으로써, 제2반도체칩의 입출력패드에 도전성와이어를 접속시, 상기 제2반도체칩의 좌,우측이 상,하부로 흔들려(Bouncing) 와이어 접속불량으로 이어지기도 한다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 첫번째 목적은 반도체칩 사이에 열전도도가 우수한 히트스프레더를 위치시킴으로써, 전체적인 반도체패키지의 방열 성능을 향상시키는데 있다.
본 발명의 두번째 목적은 비교적 얇은 두께의 인터포저를 이용할 수 있고, 또한 상부에 위치되는 반도체칩의 저면을 소정 수단으로 지지하도록 함으로써, 그 반도체칩의 와이어 접속 공정중 바운싱 현상이 발생하지 않토록 하는데 있다.
도1은 종래의 스택형 반도체패키지를 도시한 단면도이다.
도2는 본 발명에 의한 히트스프레더가 장착된 스택형 반도체패키지를 도시한 단면도이다.
도3a 및 도3b는 본 발명의 반도체패키지에서 사용된 히트스프레더를 도시한 평면도 및 단면도이다.
도4a 및 도4b는 본 발명의 반도체패키지에서 사용된 히트스프레더를 도시한 평면도 및 단면도이다.
- 도면중 주요 부호에 대한 설명 -
101; 본 발명에 의한 반도체패키지
2; 섭스트레이트(Substrate) 4; 제1반도체칩
4a; 제1반도체칩의 입출력패드 6; 제2반도체칩
6a; 제2반도체칩의 입출력패드 8; 도전성와이어
10; 봉지부 12; 접착수단
18; 인터포저(Interposer)
20,30; 히트스프레더 22; 수직벽
23,33; 수평벽 24,34; 타이바
25,35; 탑재판 26,36; 개구부
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 대략 판상의 섭스트레이트와; 상기 섭스트레이트의 상면 중앙에 접착수단으로 접착되어 있고, 상면 둘레에는 다수의 입출력패드가 형성된 제1반도체칩과; 상기 제1반도체칩의 상부에 위치되어 있고, 상면 둘레에는 다수의 입출력패드가 형성된 제2반도체칩과; 상기 제1반도체칩과 제2반도체칩 사이에 위치되어 있으며, 상,하면에는 인터포저가 접착되어 상기 제1반도체칩 및 제2반도체칩을 상호 접착시키는 히트스프레더와; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 섭스트레이트를 접속시키는 도전성와이어와; 상기 제1반도체칩, 제2반도체칩, 히트스프레더 및 도전성와이어를 봉지재로 봉지하여 형성된 봉지부를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 히트스프레더는 제1반도체칩의 외주연인 섭스트레이트 상면에 대략 사각프레임 모양의 수직벽이 고정되어 있고, 상기 수직벽의 상부에는 그 수직벽에 대해 대략 직각인 동시에 내측으로 절곡되어 수평벽이 형성되어 있으며, 상기 수평벽의 네모서리에서는 내측을 향하여 일정길이의 타이바가 형성되어 있고, 상기 각각의 타이바에는 대략 사각판 형상의 탑재판이 연결되어 이루어질 수 있다.
또한, 상기 히트스프레드는 제1반도체칩의 외주연인 섭스트레이트 상면에 대략 사각프레임 모양의 수평벽이 고정되어 있고, 상기 수평벽의 네모서리에서는 내측 상부를 향해 상향 절곡된 타이바가 형성되어 있고, 상기 각각의 타이바에는 대략 사각판 형상의 탑재판이 연결되어 이루어질 수도 있다.
구체적으로, 상기 제1반도체칩과 제2반도체칩은 상기 히트스프레더의 탑재판 상,하면에 접착된 인터포저에 의해 상호 접착되어 있다.
상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면, 제1반도체칩 및 제2반도체칩 사이에 열전도도가 우수한 히트스프레더를 위치시킴으로써, 전체적인 반도체패키지의 방열 성능을 향상시키게 되는 장점이 있다.
또한, 히스트프레더 상,하면에 종래보다 얇은 두께의 인터포저를 접착하여 이용할 수 있고, 또한 제2반도체칩의 저면을 상기 히트스프레더가 안정적으로 지지함으로써, 제2반도체칩의 와이어 접속 공정중 종래와 같은 바운싱 현상이 억제되는 장점이 있다. 물론, 상기 히트스프레더 자체가 상기와 같은 인터포저 역활도 겸하게 된다.
마지막으로, 본 발명에 의한 반도체패키지는 현재의 장비(예를 들면, 스택형 반도체패키지 제조 장비 또는 CABGA 생산용 장비)에 그대로 구현 가능하여 원가를 대폭 절감할 수 있는 장점이 있다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2는 본 발명에 의한 히트스프레더가 장착된 스택형 반도체패키지(101)를 도시한 단면도이다.
먼저 인쇄회로기판, 써킷필름, 써킷테이프 또는 리드프레임과 같은 통상의 섭스트레이트(2)가 구비되어 있다. 상기 섭스트레이트(2)의 상면 중앙에는 제1반도체칩(4)이 에폭시 접착제, 접착필름 또는 양면 접착테이프와 같은 접착수단(12)에 의해 접착되어 있다.
상기 제1반도체칩(4)은 상면 둘레에 다수의 입출력패드(4a)가 형성되어 있으며, 상기 제1반도체칩(4)의 상부에는 제2반도체칩(6)이 위치되어 있다. 물론, 상기 제2반도체칩(6) 역시 상면 둘레에 다수의 입출력패드(6a)가 형성되어 있다.
한편, 상기 제1반도체칩(4)과 제2반도체칩(6) 사이에는 상,하면에 인터포저(18)가 접착된 히트스프레더(20)가 끼워져 있다.
상기 히트스프레더(20)는 도3a 및 도3b에 도시된 바와 같이 대략 사각프레임 모양의 수직벽(22)이 구비되어 있고, 상기 수직벽(22)의 상부에는 그 수직벽(22)에 대해 대략 직각인 동시에 내측으로 절곡되어 수평벽(23)이 형성되어 있으며, 상기 수평벽(23)의 네모서리에서는 내측을 향하여 일정길이의 타이바(24)가 형성되어 있고, 상기 각각의 타이바(24)에는 대략 사각판 형상의 탑재판(25)이 연결되어 있다.
또한, 도4a 및 도4b에 도시된 바와 같이, 히트스프레더(30)는 대략 사각프레임 모양의 수평벽(33)이 구비되어 있고, 상기 수평벽(33)의 네모서리에서는 내측 상부를 향해 상향 절곡된 타이바(34)가 형성되어 있고, 상기 각각의 타이바(34)에는 대략 사각판 형상의 탑재판(35)이 연결되어 이루어질 수도 있다.
여기서, 상기 탑재판(25,35), 타이바(24,34) 및 수평벽(23,33) 사이에는 일정 크기의 개구(開口)(26,36)가 각각 형성되어 있다. 또한, 상기 히트스프레더(20,30)는 탑재판(25,35)의 상,하면에 종래보다 얇은 인터포저(18)가 접착된 채 상기 제1반도체칩(4) 및 제2반도체칩(6) 사이에 개재됨으로써, 상기 히트스프레더(20,30)는 인터포저(18) 역활과 함께 제2반도체칩(6)을 저면에서 지지하며, 또한 제1반도체칩(4) 및 제2반도체칩(6)의 열을 흡수하는 역활을 한다.
한편, 상기 히트스프레더(20,30)는 사각프레임 모양의 수직벽(22) 또는 수평벽(33)이 섭스트레이트(2) 상면에 접착수단(12)으로 접착되거나 고정되어 있다. 여기서, 도2는 상기 도3a 및 도3b의 히트스프레더(20)가 장착되어 있다.
계속해서, 상기 제1반도체칩(4) 및 제2반도체칩(6)은 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(8)에 의해 상기 섭스트레이트(2)의 소정 영역(예를 들면, 배선패턴 또는 리드 등등)에 전기적으로 접속되어 있다. 여기서, 상기 도전성와이어(8)는 상기 히트스프레더(20)에 형성된 개구(26)를 통하여 섭스트레이트(2)에 접속된다.
또한, 상기 제1반도체칩(4), 제2반도체칩(6), 히트스프레더(20) 및 도전성와이어(8)는 외부환경으로부터 보호되도록 에폭시몰드컴파운드 또는 글럽탑과 같은 봉지재로 감싸여져, 소정 형상의 봉지부(10)가 형성되어 있다.
마지막으로, 상기 섭스트레이트(2)가 인쇄회로기판, 써킷필름 또는 써킷테이프일 경우에는 상기 섭스트레이트(2) 저면에는 외부 인출 단자로서 볼(Ball), 핀(Pin) 또는 패드(Pad) 등이 어레이(Array)되어 있고, 리드프레임일 경우에는 리드가 어레이(Array)되어 있다.(도시되지 않음)
상기와 같이 하여, 본 발명에 의한 반도체패키지(101)는 제1반도체칩(4) 및 제2반도체칩(6)에서 발생되는 열이 히트스프레더(20)에 의해 흡수됨으로써, 전체적인 반도체패키지(101)의 방열성능이 향상된다.
또한, 상기 히트스프레더(20)를 사용함으로써, 전체적인 인터포저(18)의 두께가 얇아질 뿐만 아니라, 제2반도체칩(6)을 저면에서 안정적으로 지지하게 되어,상기 제2반도체칩(6)의 와이어 접속시 바운싱 현상이 억제된다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체패키지는 제1반도체칩 및 제2반도체칩 사이에 열전도도가 우수한 히트스프레더를 위치시킴으로써, 전체적인 반도체패키지의 방열 성능을 향상시키는 효과가 있다.
또한, 히스트프레더 상,하면에 종래보다 얇은 두께의 인터포저를 접착하여 이용할 수 있고, 또한 제2반도체칩의 저면을 상기 히트스프레더가 안정적으로 지지함으로써, 제2반도체칩의 와이어 접속 공정중 종래와 같은 바운싱 현상이 억제되는 효과가 있다. 물론, 상기 히트스프레더 자체가 인터포저 역활도 겸하는 효과도 있다.
마지막으로, 본 발명에 의한 반도체패키지는 현재의 장비(예를 들면, 스택형 반도체패키지 제조 장비 또는 CABGA 생산용 장비)에 그대로 구현 가능하여 원가를 대폭 절감할 수 있는 효과가 있다.

Claims (4)

  1. (정정) 대략 판상의 섭스트레이트, 상기 섭스트레이트의 상면 중앙에 접착수단으로 접착되어 있고, 상면 둘레에는 다수의 입출력패드가 형성된 제1반도체칩, 상기 제1반도체칩의 상부에 위치되어 있고, 상면 둘레에는 다수의 입출력패드가 형성된 제2반도체칩, 상기 제1반도체칩과 제2반도체칩 사이에 위치되어 있는 히트스프레더, 상기 제1,2반도체칩의 입출력패드와 섭스트레이트를 전기적으로 접속시키는 다수의 도전성와이어, 및 상기 제1,2반도체칩, 히트스프레더 및 도전성와이어를 봉지재로 봉지하여 형성된 봉지부로 이루어진 반도체패키지에 있어서,
    상기 히트스프레더는 상기 제1,2반도체칩의 외주연인 섭스트레이트 상면에 대략 사각프레임 모양의 수직벽이 고정되어 있고, 상기 수직벽의 상부에는 그 수직벽에 대해 대략 직각인 동시에 내측으로 절곡된 일정폭의 수평벽이 형성되어 있으며, 상기 수평벽의 네모서리에서 내측을 향하여는 각변에 인접하여 일정크기의 개구부가 형성되도록 일정길이의 타이바가 연장되어 있고, 상기 각각의 타이바에는 상기 제1반도체칩과 제2반도체칩 사이에 위치되며, 상,하면에는 인터포저가 접착되어 상기 제1,2반도체칩을 접착시키도록 탑재판이 위치되어 이루어진 것을 특징으로 하는 반도체패키지.
  2. (삭제)
  3. (정정) 제1항에 있어서, 상기 히트스프레더는 상기 제1,2반도체칩의 외주연인 섭스트레이트 상면에 대략 사각프레임 모양의 수평벽이 고정되어 있고, 상기 수평벽의 네모서리에서는 내측 상부를 향하여 각변에 인접하여 일정크기의 개구부가 형성되도록 상향 절곡된 타이바가 형성되어 있고, 상기 각각의 타이바에는 상기 제1반도체칩과 제2반도체칩 사이에 위치되며, 상,하면에는 인터포저가 접착되어 상기 제1,2반도체칩을 접착시키도록 탑재판이 위치되어 이루어진 것을 특징으로 하는 반도체패키지.
  4. (삭제)
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100747996B1 (ko) * 2001-03-26 2007-08-08 앰코 테크놀로지 코리아 주식회사 반도체 패키지
KR100721825B1 (ko) * 2001-07-12 2007-05-25 주식회사 포스코 스트립표면의 이물질 흡입 제거 장치
KR100429885B1 (ko) * 2002-05-09 2004-05-03 삼성전자주식회사 열방출 특성을 개선한 멀티 칩 패키지
KR100533763B1 (ko) * 2002-10-29 2005-12-06 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR100712499B1 (ko) * 2004-07-09 2007-05-02 삼성전자주식회사 열 배출 효율이 증대된 멀티 칩 패키지 및 그 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204398A (ja) * 1992-12-28 1994-07-22 Nec Corp 混成集積回路装置
JPH10154786A (ja) * 1996-11-26 1998-06-09 Sharp Corp 半導体集積回路装置およびその製造方法
JP2000252419A (ja) * 1999-03-04 2000-09-14 Nec Corp ３次元モジュール構造
JP2000357769A (ja) * 1999-06-15 2000-12-26 Toshiba Corp 半導体スタック

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204398A (ja) * 1992-12-28 1994-07-22 Nec Corp 混成集積回路装置
JPH10154786A (ja) * 1996-11-26 1998-06-09 Sharp Corp 半導体集積回路装置およびその製造方法
JP2000252419A (ja) * 1999-03-04 2000-09-14 Nec Corp ３次元モジュール構造
JP2000357769A (ja) * 1999-06-15 2000-12-26 Toshiba Corp 半導体スタック

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