KR20020022268A - 반도체패키지 - Google Patents

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KR20020022268A
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박영국
이상호
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마이클 디. 오브라이언
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Abstract

본 발명은 반도체패키지에 관한 것으로, 반도체칩의 크기 또는 부피에 상관없이 그 반도체칩을 다수 스택할 수 있도록, 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과; 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 제1반도체칩의 제2면과 마주하여 위치된 제2반도체칩과; 상기 제1반도체칩의 제1면에 접착되어 있으며, 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 도전성와이어로 접속되며, 마더보드에 실장가능한 섭스트레이트와; 상기 제1반도체칩의 제2면과 상기 제2반도체칩의 제1면 사이에 개재(介在)되어 접착되고, 두께는 상기 제1반도체칩의 입출력패드에 연결된 도전성와이어의 루프 하이트보다 두껍게 형성된 완충수단과; 상기 제1반도체칩, 제2반도체칩, 도전성와이어 및 섭스트레이트의 일면을 봉지하는 봉지재를 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지{Semiconductor package}
본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 다수의 반도체칩이 스택된 스택형 반도체패키지에 관한 것이다.
통상 반도체패키지는 반도체칩을 외부 환경으로부터 안전하게 보호함은 물론, 그 반도체칩과 마더보드(Mother Board)와의 전기적 신호가 용이하게 교환되도록 한 것을 말한다.
최근에는 상기한 반도체패키지 내부에 다수의 반도체칩을 스택함으로써 고기능화를 구현한 스택형 반도체패키지가 출시되고 있으며, 이러한 종래의 통상적인 스택형 반도체패키지(100')를 도1에 도시하였다.
도시된 바와 같이 통상 수지층(18')을 중심으로 상,하면에 본드핑거(20a') 및 볼랜드(20b')를 갖는 회로패턴(20')이 형성되어 있고, 상기 회로패턴(20')의 표면은 커버코트(23')로 코팅된 회로기판(16')이 구비되어 있다. 또한, 상기 회로기판(16')의 상면 중앙부에는 제1반도체칩(2')이 접착층에 의해 접착되어 있고, 상기 제1반도체칩(2')의 상면에는 제2반도체칩(6')이 접착층으로 접착되어 있다. 물론, 상기 제1반도체칩(2') 및 제2반도체칩(6')의 상면에는 다수의 입출력패드(4',8')가 형성되어 있다. 상기 제1반도체칩(2') 및 제2반도체칩(6')의 입출력패드(4',8')는 각각 회로기판(16')에 형성된 회로패턴(20')중 본드핑거(20a')에 도전성와이어(60')로 접속되어 있다. 또한, 제1반도체칩(2'), 제2반도체칩(6'), 도전성와이어(60') 및 회로기판(16')의 상면은 봉지재(40')로 봉지되어 있다. 상기 회로기판(16')의 하면에 형성된 회로패턴(20')중 볼랜드(20b')에는 다수의 도전성볼(50')이 융착되어 있으며, 이 도전성볼(50')이 차후 마더보드의 소정 패턴에 접속된다. 도면중 미설명 부호 20c'는 도전성 비아홀이다.
이러한 반도체패키지(100')는 제1반도체칩(2') 및 제2반도체칩(6')의 전기적 신호가 도전성와이어(60'), 회로기판(16')의 본드핑거(20a'), 도전성 비아홀(20c'), 볼랜드 (20b') 및 도전성볼(50')을 통해서 마더보드와 교환되며, 두개의 반도체칩이 스택된 상태이므로 반도체패키지가 고용량, 고기능화되고 또한 실장밀도를 높일 수 있는 장점이 있다.
그러나, 상기 제1반도체칩의 입출력패드에 접속되는 도전성와이어와의 접촉을 피하기 위해, 상기 제2반도체칩의 넓이 또는 부피가 상기 제1반도체칩의 넓이 또는 부피보다 반듯이 작아야 하는 단점이 있다. 즉, 상기 제2반도체칩의 부피가 제1반도체칩의 부피와 같거나 클 경우에는 그 제2반도체칩의 저면과 도전성와이어가 상호 쇼트됨으로써 제1반도체칩의 전기적 기능이 마비되는 문제가 있어, 반듯이 그 제2반도체칩의 크기가 제1반도체칩의 크기보다 작아야 한다.
이러한 문제는 동일한 크기의 반도체칩을 다수 스택하여야 하는 메모리 반도체패키지(예를 들면 다수의 DRAM을 스택한 반도체패키지)에 적용할 수 없고, 또한 설계상 제2반도체칩의 크기가 제1반도체칩의 크기보다 더 큰 경우에는 전혀 적용할 수 없어, 패키징할 수 있는 반도체칩의 종류를 극히 제한시키고 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 반도체칩의 크기 또는 부피에 상관없이 그 반도체칩을 다수 스택할 수 있는 반도체패키지를 제공하는데 있다.
도1은 종래의 반도체패키지를 도시한 단면도이다.
도2 및 도3은 본 발명에 의한 반도체패키지를 도시한 단면도이다.
도4a 및 도4b는 본 발명에 의한 다른 반도체패키지를 도시한 단면도 및 봉지재가 없는 상태의 평면도이다.
- 도면중 주요 부호에 대한 설명 -
101,102,103; 본 발명에 의한 반도체패키지
1; 제1반도체칩 1a,2a,11a,70a; 제1면
1b,2b,11b,70b; 제2면 2; 제2반도체칩
3; 스터드 범프 1c,2c; 입출력패드
10; 인쇄회로기판 11; 수지층
12; 회로패턴 12a,71a; 본드핑거
12b; 볼랜드 13; 비아홀
14; 커버코트 31; 에폭시
32; 완충수단 40; 도전성와이어
50; 봉지재 60; 도전성볼
70; 리드 71b; 랜드
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과; 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 제1반도체칩의 제2면과 마주하여 위치된 제2반도체칩과; 상기 제1반도체칩의 제1면에 접착되어 있으며, 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 도전성와이어로 접속되며, 마더보드에 실장가능한 섭스트레이트와; 상기 제1반도체칩의 제2면과 상기 제2반도체칩의 제1면 사이에 개재(介在)되어 접착되고, 두께는 상기 제1반도체칩의 입출력패드에 연결된 도전성와이어의 루프 하이트보다 두껍게 형성된 완충수단과; 상기 제1반도체칩, 제2반도체칩, 도전성와이어 및 섭스트레이트의 일면을 봉지하는 봉지재를 포함하여 이루어진 것을 특징으로 한다.
상기 섭스트레이트는 제1면과 제2면을 갖는 수지층과, 상기 수지층의 제1면에는 다수의 볼랜드를, 제2면에는 다수의 본드핑거를 포함하여 형성된 회로패턴으로 이루어진 인쇄회로기판, 써킷필름 또는 써킷테이프중 어느 하나일 수 있다.
상기 섭스트레이트는 각 볼랜드에 도전성볼이 융착된다.
또한, 상기 섭스트레이트는 수지층의 제1면과 제2면 사이에 또다른 제3면이 형성되어 있고, 상기 제3면에는 제1반도체칩의 제1면이 접착될 수 있다.
상기 섭스트레이트는 제1면과 제2면을 갖고, 상기 제1면에는 봉지재 외측으로 노출된 랜드가 형성되며, 제2면에는 상기 제1반도체칩과 도전성와이어로 본딩되는 본드핑거를 포함하여 이루어진 다수의 리드일 수도 있다.
상기 완충수단은 평면상 격자 모양의 접착기둥이며, 상기 접착기둥 내측의 제1반도체칩과 제2반도체칩 사이의 공간에는 에폭시가 더 위치될 수 있다.
상기 완충수단은 평면상 다수의 메탈일 수 있다.
상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면, 제1반도체칩의 제2면에 일정두께 이상의 완충수단이 접착됨으로써 상기 제1반도체칩의 제2면에 다양한 크기 또는 부피의 제2반도체칩이 더 스택 가능하게 된다.
따라서, 보다 다양한 구조 및 기능을 갖는 반도체패키지를 제공하게 되고, 또한 섭스트레이트의 회로패턴 또는 리드의 설계 자유도가 높아지는 장점이 있다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2 및 도3은 본 발명에 의한 반도체패키지(101,102)를 도시한 단면도이고, 도4a 및 도4b는 본 발명에 의한 다른 반도체패키지(103)를 도시한 단면도 및 봉지재가 없는 상태의 평면도이다.
먼저 도2를 참조하면, 도시된 바와 같이 대략 평면인 제1면(1a)과 제2면(1b)을 갖고, 상기 제2면(1b)의 내주연 근처에는 다수의 입출력패드(1c)가 형성된 제1반도체칩(1)이 구비되어 있다.
상기 제1반도체칩(1)의 제2면(1b)에는 일정두께의 완충수단(32)이 형성되어 있으며, 상기 완충수단(32)은 하기 설명할 도전성와이어(40)의 루프 하이트(Loop Height, 제1반도체칩(1)의 제2면(1b)에서부터 도전성와이어(40)의 가장 높은 만곡 지점까지의 높이)보다 두껍게 형성되어 있다.
상기 완충수단(32)은 평면상(도시되지 않음) 대략 격자 모양을 하는 접착기둥일 수 있다. 즉, 제1반도체칩(1)의 입출력패드(1c) 내측으로 대략 격자 모양의 접착기둥을 형성하되, 상기 접착기둥의 높이는 도전성와이어(40)의 루프 하이트보다 크게 되도록 한다. 상기 접착기둥은 통상적인 필름 접착제 또는 양면 접착 테이프 등을 이용한다. 또한, 상기 접착기둥 내측에는 에폭시(31) 등의 접착제가 더 위치되거나 충진될 수 있음으로써, 제1반도체칩(1)과 아래 설명할 제2반도체칩(2)의 접착력을 더욱 향상시킬 수 있다.
계속해서, 대략 평면인 제1면(2a)과 제2면(2b)을 가지고, 상기 제2면(2b)의 내주연 근처에는 다수의 입출력패드(2c)가 형성되어 있으며, 상기 제1면(2a)이 상기 완충수단(32)에 접착된 제2반도체칩(2)이 구비되어 있다.
한편, 상기 제2반도체칩(2)의 크기 또는 부피는 제1반도체칩(1)의 크기 또는 부피보다 작거나, 같거나 또는 클 수 있다. 이와 같이 다양한 크기의 제2반도체칩(2)을 제1반도체칩(1)에 스택 가능한 이유는 전술한 바와 같이 완충수단(32)의 두께가 도전성와이어(40)의 루프 하이트보다 크기 때문에, 상기 도전성와이어(40)와 상기 제2반도체칩(2)의 제1면(2a)이 상호 쇼트(Short)될 염려가 없기 때문이다.
또한 상기 제1반도체칩(1)의 제1면(1a)에는, 제1면(11a)과 제2면(11b)을 갖는 수지층(11)을 중심으로 그 양면에는 회로패턴(12)이 형성된 섭스트레이트가 접착되어 있다.
상기 섭스트레이트는 통상적인 인쇄회로기판(10)(Printed Circuit Board), 써킷필름(Circuit Film), 써킷테이프(Circuit Tape) 또는 리드프레임(Lead Frame) 등이 이용될 수 있으며, 도2, 4a,4b에는 상기 섭스트레이트로서 인쇄회로기판(10)이 이용된 반도체패키지가 도시되어 있다. 그러나 여기서 상기 섭스트레이트를 상기 인쇄회로기판(10)으로만 한정하는 것은 아니다.
상기 인쇄회로기판(10)은 제1면(11a)과 제2면(11b)을 갖는 수지층(11)을 중심으로 제1면(11a)에는 도전성 볼랜드(12b)를 포함하는 회로패턴(12)이 형성되어 있고, 제2면(11b)에는 본드핑거(12a)를 포함하는 회로패턴(12)이 형성되어 있다. 물론, 상기 본드핑거(12a) 및 볼랜드(12b)를 제외한 전 표면은 절연성 커버코트(14)에 의해 코팅되어 있으며, 상기 본드핑거(12a)와 볼랜드(12b)는 수지층(11)을 관통하는 도전성 비아홀(13)에 의해 상호 접속되어 있다.
상기 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드(1c,2c)와 인쇄회로기판(10)의 회로패턴(12)중 본드핑거(12a)는 골드와이어(Au Wire) 또는 알루미늄와이어(Al Wire)와 같은 도전성와이어(40)에 의해 상호 접속되어 있다.
한편, 상기 도전성와이어(40)의 루프 하이트는 각 제1반도체칩(1) 및 제2반도체칩(2)의 제2면(1b,2b)으로부터 매우 가깝게 형성함이 바람직하다.
이와 같이 도전성와이어(40)의 루프 하이트를 작게 형성하는 방법은 통상적인 리버스 와이어 본딩(Reverse Wire Bonding), 엣지 본딩(Wedge Bonding), 탭(TAP) 본딩 방법 등을 사용함으로써 가능하다.
상기 리버스 와이어 본딩 방법의 일례를 간단히 설명하면 다음과 같다.
먼저, 제1반도체칩(1) 또는 제2반도체칩(2)의 입출력패드(1c,2c)상에 먼저 도전성와이어(40)로 스터드범프(3)(Stud Bump, 대략 볼(Ball) 모양)를 형성한 후, 도전성와이어(40)의 단부를 끊는다. 이어서 도전성와이어(40)의 일단을 인쇄회로기판(10)의 본드핑거(12a)에 접속(First Bonding)하고, 그 타단을 제1반도체칩(1) 또는 제2반도체칩(2)의 입출력패드(1c,2c)상에 형성된 스터드범프(3)에 스티치 본딩(Stitch bonding, Second Bonding이라고도 함)한다. 이러한 리버스 와이어 본딩은 종래와 마찬가지로 써모소닉 Au 볼 본딩(Thermosonic Au Ball Bonding, 본딩시 초음파 에너지와 동시에 본딩하고자 하는 영역에 열을 주어 본딩하는 방법)시 사용되는 캐필러리를 이용한다.
또한, 상기 리버스 와이어 본딩 대신에 상기 도전성와이어(40)의 단부를 제1반도체칩(1) 또는 제2반도체칩(2)의 입출력패드(1c,2c)상에 엣지(Wedge) 또는 리본(Ribbon) 본딩하여 접속하는 방법도 있다. 상기 엣지 또는 리본 본딩 방법은 주지된 바와 같이 종래의 울트라소닉 Al 엣지 본딩(Ultrasonic Al Wedge Bonding, 엣지에 초음파 진동 에너지만을 주어 그 마찰열로 본딩하는 방법으로서 제1,2본딩 영역 모두 엣지 형태로 형성됨)에 사용되는 엣지를 이용한다.
더불어, 상기 도전성와이어(40)를 탭(TAB; Tape Automated Bonding) 본딩 방법에 의해 상기 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드(1c,2c)에 본딩하여 그 루프 하이트를 조절할 수도 있다. 상기 탭 본딩 방법은 주지된 바와 같이 다수의 도전성와이어(40), 회로패턴 또는 리드 등이 일체의 필름 또는 테이프 등으로 감싸여진 채 동시에 본딩되는 방법이다.
이러한 본딩 방법에 의해 상기 도전성와이어(40)의 루프 하이트는 최대 5mil에서 최소 1mil(1mil=0.0254mm)까지 형성 가능하다.
물론, 상기 리버스 와이어 본딩, 엣지 본딩, 리본 본딩 및 탭 본딩 방법 외에 종래의 노말 와이어 본딩(Normal Wire Bonding) 방법도 사용할 수 있는데, 상기와 같은 노말 와이어 본딩 방법을 이용했을 경우에는 상기 완충수단의 두께를 더욱 두껍게 해야 한다.
계속해서, 상기 제1반도체칩(1), 제2반도체칩(2), 도전성와이어(40) 및 인쇄회로기판(10)의 제2면(11b) 전체는 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 또는 액상봉지재(Glop Top)와 같은 봉지재(50)로 봉지되어 외부 환경으로부터 보호 가능하게 되어 있다.
또한, 상기 인쇄회로기판(10)의 제1면(11a)에 형성된 회로패턴(12)중 볼랜드(12b)에는 솔더볼(Solder Ball)과 같은 도전성볼(60)이 융착되어 마더보드(Mother Board)의 소정 패턴에 실장 가능하게 되어 있다.
이어서, 도3의 반도체패키지(102)를 참조하며, 이는 상기 제1,2실시예에 의한 반도체패키지(101)와 유사하므로 그 차이점만을 설명하기로 한다.
도시된 바와 같이 도3의 반도체패키지(102)는 섭스트레이트로서 리드(70)를 이용한 것이 특징이다.
즉, 대략 평면인 제1면(70a)과 제2면(70b)을 갖고, 상기 제1면(70a)에는 봉지재(40) 외측으로 노출된 랜드(71b)가 형성되고, 제2면(70b)에는 상기 제1반도체칩(1)과 도전성와이어(40)로 본딩되는 본드핑거(71a)로 이루어진 리드(70)가 섭스트레이트로서 구비되어 있다.
상기 리드(70)는 제1면(70a)중 랜드(71b)를 제외한 영역이 화학적으로 할프 에칭(Half Etching)됨으로써, 상기 랜드(71b)를 포함한 리드(70) 두께는 그렇치 못한 리드(70) 두께보다 대략 2배 가량 더 두껍게 형성되어 있다.
따라서, 봉지재(40) 외측으로 노출된 상기 리드(70)의 랜드(71b)가 차후 마더보드의 소정 패턴에 실장된다.
마지막으로, 도4a 및 도4b에 도시된 반도체패키지(103)를 참조하며, 이것 역시 상기 도2의 반도체패키지(101)와 유사하므로 그 차이점만을 설명하기로 한다.
도시된 바와 같이 섭스트레이트로서 사용된 인쇄회로기판(10)은 수지층(11)의 제1면(11a)과 제2면(11b) 사이에 또다른 제3면(11c)이 형성되어 있다. 따라서, 상기 인쇄회로기판(10)은 단면상 대략 요부(凹部)를 갖는 형상이며, 상기 요부의 바닥면이 수지층(11)의 제3면(11c)이 된다. 또한, 상기 제3면(11c)에는 제1반도체칩(1)의 제1면(1a)이 접착되어 있다. 따라서 결과적으로 전체적인 반도체패키지(103)의 두께가 감소된다.
또한, 제1반도체칩(1)과 제2반도체칩(2) 사이에는 완충수단(32)으로서 평면상 다수개가 위치하는 메탈이 이용될 수 있다. 상기 메탈은 상기 도2 및 도3에 도시된 반도체패키지(101,102)에도 그대로 적용 가능한 것이다. 상기와 같이 완충수단(32)으로서 메탈을 사용했을 경우에는 그것의 열팽창계수가 제1반도체칩(1) 및 제2반도체칩(2)의 열팽창계수와 유사하므로, 열팽창에 의한 계면 박리 현상등을 억제할 수 있게 된다. 또한, 상기 완충수단(32)으로서 메탈은 도4b에 도시된 바와 같이 평면상 다수개가 인쇄회로기판(10)의 제2면(11b)과 제1반도체칩(1)의 제1(1b) 사이에 걸치어 위치될 수 있다. 상기와 같이 하여, 제2반도체칩(2)의 위치를 보다 안정적으로 유지할 수 있게 된다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 반도체패키지에 의하면, 제1반도체칩의 제2면에 일정두께 이상의 완충수단이 접착됨으로써 상기 제1반도체칩의 제2면에 다양한 크기 또는 부피의 제2반도체칩이 더 스택 가능한 효과가 있다.
또한, 보다 다양한 구조 및 기능을 갖는 반도체패키지를 제공하게 되고, 더불어 섭스트레이트의 회로패턴 또는 리드의 설계 자유도가 높아지는 효과가 있다.

Claims (4)

  1. 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과;
    제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 제1반도체칩의 제2면과 마주하여 위치된 제2반도체칩과;
    상기 제1반도체칩의 제1면에 접착되어 있으며, 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 도전성와이어로 접속되며, 마더보드에 실장가능한 섭스트레이트와;
    상기 제1반도체칩의 제2면과 상기 제2반도체칩의 제1면 사이에 개재(介在)되어 접착되고, 두께는 상기 제1반도체칩의 입출력패드에 연결된 도전성와이어의 루프 하이트보다 두껍게 형성된 완충수단과;
    상기 제1반도체칩, 제2반도체칩, 도전성와이어 및 섭스트레이트의 일면을 봉지하는 봉지재를 포함하여 이루어진 반도체패키지.
  2. 제1항에 있어서, 상기 섭스트레이트는 대략 평면인 제1면과 제2면이 구비되어 있고, 상기 제1면과 제2면 사이에는 또다른 제3면이 형성되어 있고, 상기 제3면에는 제1반도체칩의 제1면이 접착된 것을 특징으로 하는 반도체패키지.
  3. 제1항에 있어서, 상기 완충수단은 평면상 격자 모양의 접착기둥이며, 상기접착기둥 내측의 제1반도체칩과 제2반도체칩 사이의 공간에는 에폭시가 더 위치된 것을 특징으로 하는 반도체패키지.
  4. 제1항에 있어서, 상기 완충수단은 평면상 다수의 메탈인 것을 특징으로 하는 반도체패키지.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100709695B1 (ko) * 2004-05-18 2007-04-19 오리엔트 세미컨덕터 일렉트로닉스 리미티드 반도체 패키지
US7394147B2 (en) 2004-05-05 2008-07-01 Orient Semiconductor Electronics, Limited Semiconductor package
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Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5323060A (en) * 1993-06-02 1994-06-21 Micron Semiconductor, Inc. Multichip module having a stacked chip arrangement
JP3943165B2 (ja) * 1996-07-26 2007-07-11 ハネウェル・インターナショナル・インコーポレーテッド チップ・スタックおよびコンデンサ取付の配置
KR100277185B1 (ko) * 1998-02-09 2001-02-01 김영환 스택칩패키지
JP3643706B2 (ja) * 1998-07-31 2005-04-27 三洋電機株式会社 半導体装置
KR20000061035A (ko) * 1999-03-23 2000-10-16 최완균 반도체 칩과 그의 제조 방법과 그 반도체 칩을 이용한 적층 칩패키지 및 그 적층 칩 패키지의 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7394147B2 (en) 2004-05-05 2008-07-01 Orient Semiconductor Electronics, Limited Semiconductor package
KR100709695B1 (ko) * 2004-05-18 2007-04-19 오리엔트 세미컨덕터 일렉트로닉스 리미티드 반도체 패키지
KR20160125700A (ko) 2015-04-22 2016-11-01 주식회사 포스코 에어나이프 클리닝 장치

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