KR100747996B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR100747996B1
KR100747996B1 KR1020010015777A KR20010015777A KR100747996B1 KR 100747996 B1 KR100747996 B1 KR 100747996B1 KR 1020010015777 A KR1020010015777 A KR 1020010015777A KR 20010015777 A KR20010015777 A KR 20010015777A KR 100747996 B1 KR100747996 B1 KR 100747996B1
Authority
KR
South Korea
Prior art keywords
chip
lead
semiconductor package
bonding pad
heat sink
Prior art date
Application number
KR1020010015777A
Other languages
English (en)
Other versions
KR20020075970A (ko
Inventor
양준영
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020010015777A priority Critical patent/KR100747996B1/ko
Publication of KR20020075970A publication Critical patent/KR20020075970A/ko
Application granted granted Critical
Publication of KR100747996B1 publication Critical patent/KR100747996B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 패키지에 관한 것으로서, 고집적화를 실현할 수 있도록 동일한 크기 또는 서로 다른 크기의 반도체 칩을 적층한 구조의 반도체 패키지를 제공하는 동시에, 이렇게 반도체 칩이 상하로 적층된 반도체 패키지를 적층하여 고집적화를 크게 실현시킬 수 있도록 한 구조의 반도체 패키지를 제공하고자 한 것이다.
특히, 본 발명은 상하로 적층된 반도체 칩의 입출력 단자수를 증가시킬 수 있도록 리드의 수를 증가시킨 구조의 반도체 패키지를 제공하고자 한 것이다.
반도체 패키지, 적층, 반도체 칩, 고집적화, 리드

Description

반도체 패키지{Semiconductor package}
도 1은 본 발명에 따른 반도체 패키지의 제1실시예를 나타내는 단면도,
도 2는 본 발명에 따른 반도체 패키지의 제2실시예를 나타내는 단면도,
도 3은 본 발명에 따른 반도체 패키지의 제3실시예를 나타내는 단면도,
도 4는 본 발명에 따른 반도체 패키지의 제4실시예를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 제1칩 12 : 제2칩
14 : 제1리드 16 : 제2리드
18 : 와이어 20 : 히트싱크
22 : 수지 24 : 접착수단
26 : 플립칩 100,200,300,400 : 반도체 패키지
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 반도체 칩을 상 하로 적층한 반도체 패키지와, 이러한 칩이 적층된 패키지를 적층한 반도체 패키지에 관한 것이다.
통상적으로 반도체 패키지는 반도체 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달해 주거나 전달 받을 수 없기 때문에, 반도체 칩의 각종 전기적인 신호를 외부로 용이하게 인출시키기 위하여 칩을 패키징하는 기술로서, 최근에는 칩의 크기 축소, 열방출 능력 및 전기적 수행능력 향상, 신뢰성 향상, 제조비용 등을 고려하면서, 리드프레임, 인쇄회로기판, 회로필름등의 각종 부재를 이용하여 그 성능을 향상시킬 수 있도록 다양한 구조로 제조되고 있다.
특히, 최근에는 다수개의 칩을 적층한 구조의 반도체 패키지로서, 서로 다른 크기 또는 동일한 크기의 반도체 칩을 적층한 구조, 또한 반도체 패키지 자체를 적층한 구조의 반도체 패키지등이 개발 및 제조되고 있다.
본 발명은 상기와 같은 점을 감안하여, 고집적화를 실현할 수 있도록 동일한 크기 또는 서로 다른 크기의 반도체 칩을 적층한 구조의 반도체 패키지를 제공하는데 주된 목적이 있다.
본 발명의 다른 목적은 반도체 칩이 상하로 적층된 반도체 패키지를 적층한 구조의 반도체 패키지를 제공하는데 있다.
특히, 본 발명은 상하로 적층된 반도체 칩의 입출력 단자수를 증가시킬 수 있도록 리드의 수를 증가시킨 구조의 반도체 패키지를 제공하는데 그 목적이 있다.
이하, 첨부도면을 참조로 본 발명을 설명하면 다음과 같다.
상기한 목적을 달성하기 위한 본 발명의 반도체 패키지(100)는:
일면 테두리부를 따라 본딩패드가 형성된 제1칩(10)과; 상기 제1칩(10)의 본딩패드 안쪽 영역에 걸쳐 접착수단(24)에 의하여 부착된 히트싱크(20)와; 상기 히트싱크(20)의 상면에 접착수단(24)으로 부착된 제2칩(12)과; 상기 제1칩(10)의 사방에 인접되게 위치하되, 앞뒤로 소정의 간격을 이루며 배치된 제1리드(14) 및 제2리드(16)와; 상기 제1칩(10)의 본딩패드와 제1리드(14)간에, 상기 제2칩(12)의 본딩패드와 제1리드(14)간에, 상기 제2칩(12)의 본딩패드와 제2리드(16)간에 연결된 와이어(18)와; 상기 제1칩(10)의 저면과 상기 제1리드(14) 및 제2리드(16)의 저면을 외부로 노출시키면서 몰딩하고 있는 수지(22)로 구성된 것을 특징으로 한다.
바람직한 구현예로서, 상기 제1리드(14) 및 제2리드(16)는 상면 안쪽 부분이 하프 에칭 처리되고, 그 경계부가 관통되게 에칭 처리되어 서로 독립적으로 배열된 것을 특징으로 한다.
특히, 상기 제2칩(12)의 크기는 제1칩(10)의 크기와 동일하거나 더 작은 크기를 갖는 것을 특징으로 한다.
본 발명의 목적을 달성하기 위한 다른 형태의 반도체 패키지(300)는:
일면 테두리부를 따라 본딩패드가 형성된 제1칩(10)과; 상기 제1칩(10)의 본딩패드 안쪽 영역에 걸쳐 접착수단(24)에 의하여 부착된 히트싱크(20)와; 상기 제1칩(10)의 사방에 인접되게 위치하되, 앞뒤로 소정의 간격을 이루며 배치된 제1리드(14) 및 제2리드(16)와; 상기 제1칩(10)의 본딩패드와 제1리드(14)간에 연결된 와이어(18)와; 상기 제1칩(10)의 저면과, 상기 히트싱크(20)의 상면과, 상기 제1리드(14) 및 제2리드(16)의 상하면을 외부로 노출시키면서 몰딩하고 있는 수지(22)와; 상기 외부로 노출된 제1리드(14) 및 제2리드(16)의 상면에 플립칩(26)을 사용하여 적층되게 부착된 제2칩(12)으로 구성된 것을 특징으로 한다.
본 발명의 목적을 달성하기 위한 또 다른 형태의 반도체 패키지(400)는:
상기 반도체 패키지(100)와, 상기 반도체 패키지(300)에서 제2칩을 배제시킨 상태의 패키지를 상하로 적층하되, 상기 위쪽에 위치되는 반도체 패키지(100)의 외부로 노출된 제1리드(14) 및 제2리드(16)의 저면과, 상기 아래쪽에 위치되는 반도체 패키지의 외부로 노출된 제1리드(14) 및 제2리드(16)의 상면을 서로 전기적 신호 교환 가능하게 접촉시켜 적층되도록 한 것을 특징으로 한다.
여기서, 본 발명의 바람직한 실시예를 첨부한 도면을 참조로 더욱 상세하게 설명하면 다음과 같다.
첨부한 도 1은 본 발명에 따른 반도체 패키지를 나타내는 단면도로서, 상기 반도체 패키지(100)에 실장되어 있는 제1칩(10)의 본딩패드는 그 상면 테두리부를 따라 배열되어 있고, 상기 제1칩(10)의 사방 테두리에 인접된 위치에는 다수의 제1리드(14) 및 제2리드(16)가 서로 독립적으로 등간격을 이루며 배열되어 있다.
상기 제1리드(14) 및 제2리드(16)는 상면의 안쪽 일부분이 하프 에칭 처리된 것으로서, 이 에칭 처리된 각 리드의 안쪽 부분 두께는 제1칩의 두께와 거의 동일하게 되고, 또한 상기 각 리드의 하프 에칭 처리된 상면은 와이어 본딩용 본드핑거 자리가 된다.
특히, 상기 제1리드(14) 및 제2리드(16)는 앞뒤로 일정한 간격을 유지하며 배열되고, 이러한 배열은 반도체 칩의 입출력 단자수를 크게 증가시킬 수 있는 배열이 된다.
상기 제1리드(14) 및 제2리드(16)가 서로 독립적으로 앞뒤 배열이 되도록 한 방법은 에칭 처리 방법으로서, 상기 제1리드(14) 및 제2리드(16)의 상면 안쪽 부분을 하프 에칭 처리하고, 재차 상기 제1리드(14) 및 제2리드(16)의 경계부위를 관통되게 에칭 처리함으로써, 제1리드(14) 및 제2리드(16)가 서로 독립적으로 앞뒤로 배열되어진다.
여기서, 상기 제1칩(10)의 본딩패드 안쪽 영역에 걸쳐 금속판 형태의 히트싱크(20)가 접착수단(24)에 의하여 부착되고, 이 히트싱크(24)의 상면에는 제2칩(12)이 접착수단(24)에 의하여 부착된다. 물론, 상기 제2칩(12)의 본딩패드는 상면 테두리를 따라 배열된 상태이다.
이때, 상기 히트싱크(20)의 상면에 부착되는 제2칩(12)의 크기는 첨부한 도 1에 도시한 바와 같이 제1칩(10)의 크기와 동일하거나, 또는 첨부한 도 2에 도시한 바와 같이 보다 작은 크기를 갖는다.
따라서, 상기 제1칩(10)의 본딩패드와 상기 제1리드(14)의 에칭 처리된 면 즉, 본드핑거간을 와이어(18)로 연결하고, 또한 상기 제2칩(12)의 본딩패드와 상기 제1리드(14)간을 와이어(18)로 연결하며, 또한 상기 제2칩(12)의 본딩패드와 상기 제2리드(16)간을 와이어(18)로 연결하게 된다.
이어서, 상기 제1칩(10)의 저면과 상기 제1리드(14) 및 제2리드(16)의 저면을 외부로 노출시키면서, 상기 제2칩(12)과 히트싱크(20)와 와이어(18)등을 외부로부터 보호하고자 수지(22)로 몰딩함으로써, 첨부한 도 1의 동일한 크기의 칩이 적층된 반도체 패키지(100)로 제조되고, 또는 첨부한 도 2의 서로 다른 크기의 칩이 적층된 반도체 패키지(200)로 제조된다.
이와같이, 반도체 칩을 상하로 적층함에 따라 고집적화를 실현하게 되고, 입출력단자 역할을 하는 리드의 수를 증가함에 따라 반도체 패키지의 신뢰성을 향상시킬 수 있게 되며, 칩의 저면이 외부로 노출됨에 따라 열방출 효과를 크게 얻어낼 수 있게 된다.
여기서, 첨부한 도 3을 참조로 본 발명의 다른 실시예를 설명한다.
도 3의 반도체 패키지(300)의 구조을 보면, 일실시예와 같이 상면 테두리를 따라 본딩패드가 배열되어 있는 제1칩(10)의 사방에 제1리드(14) 및 제2리드(16)가 앞뒤로 독립적인 배열을 이루고 있다.
상기 제1리드(10) 및 제2리드(12)는 일실시예와 같이, 상면의 안쪽 일부분이 하프 에칭 처리되고, 그 경계부가 관통되게 에칭 처리된 것으로서, 각 리드의 안쪽 부분 두께는 반도체 칩의 두께와 거의 동일하게 되고, 또한 상기 각 리드의 하프 에칭 처리된 상면은 와이어 본딩용 본드핑거 자리가 된다.
또한, 상기 제1칩(10)의 본딩패드 안쪽 영역에 걸쳐 일실시예와 같이 접착수단(24)에 의하여 금속판의 히트싱크(20)가 부착되고, 상기 제1칩(10)의 본딩패드와 상기 제1리드(14)의 하프 에칭된 면, 즉 본드핑거 자리간이 와이어(18)로 본딩되어 진다.
이때, 상기 제1칩(10)의 저면과 상기 히트싱크(20)의 상면과 상기 제1리드(14) 및 제2리드(16)의 상하면을 외부로 노출시키면서, 제1칩(10)의 상면과 와이어(18)와 히트싱크(20)의 측면과 제1리드(14) 및 제2리드(16)의 각 안쪽공간이 수지(22)로 몰딩되어진다.
여기서, 상기 외부로 노출된 제1리드(14) 및 제2리드(16)의 상면에 제1칩(10)의 크기 보다 큰 제2칩(12)을 부착시키는 바, 전도성의 플립칩(26)을 사용하여 제2칩(12)의 본딩패드를 전기적 신호 교환 가능하게 부착시킴으로써, 첨부한 도 3에 도시한 바와 같은 반도체 패키지(300)로 제조된다.
이에따라, 제1칩(10)과 보다 대용량의 제2칩(12)을 상하로 용이하게 적층함에 따라 고집적화를 실현할 수 있고, 마찬가지로 리드 단자수를 크게 늘려줌에 따라 반도체 패키지(300)의 전기적인 신호 교환 성능을 향상시킬 수 있다.
또한, 상기 제1칩의 저면과 히트싱크의 상면이 외부로 노출됨에 따라 제1칩에서 발생되는 열의 방출을 극대화시킬 수 있고, 제2칩도 상면과 그 측면이 외부로 노출됨에 따라 열의 방출을 외부로 곧바로 방출시킬 수 있어 마찬가지로 열방출 효과를 크게 얻어낼 수 있다.
여기서 첨부한 도 4를 참조로 하여, 본 발명의 또 다른 실시예를 설명하면 다음과 같다.
도 4의 반도체 패키지(400)는 패키지가 적층된 구조로서, 하부쪽에 적층된 반도체 패키지는 도 3의 패키지(300)에서 제2칩(12)을 부착시키기 전의 구조와 동 일한 패키지이고, 상부쪽에 적층되는 패키지는 도 1의 반도체 패키지(100)이다.
좀 더 상세하게는, 상기 하부쪽에 적층되는 반도체 패키지는 도 3의 반도체 패키지(300)에서 제2칩(12)이 배제된 구조로서, 이 제2칩(12)이 배제됨에 따라 제1리드(14) 및 제2리드(16)의 상면이 그대로 노출된 상태가 된다.
따라서, 상기 상부쪽 반도체 패키지(100)에서 외부로 노출되어 있는 제1리드(14) 및 제2리드(16)의 각 저면과, 그리고 도 3의 반도체 패키지(300)에서 제2칩(12)이 배제된 구조인 하부쪽 반도체 패키지에서 외부로 노출되어 있는 제1리드(14) 및 제2리드(16)의 상면을 전기적 신호 교환 가능하게 부착함에 따라, 도 4에 도시한 바와 같이 상하로 적층된 구조의 반도체 패키지(400)가 된다.
이렇게 반도체 칩이 적층된 패키지를 다시 적층함으로써, 고집적화를 크게 실현할 수 있다.
이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지에 의하면 반도체 칩을 상하로 적층하고, 또한 반도체 칩이 상하로 적층된 반도체 패키지를 상하로 용이하게 적층함에 따라, 고집적화를 크게 실현할 수 있고, 또한 리드 단자 수를 크게 증가시켜줌에 따라 전기적인 신호 교환 성능을 향상시킬 수 있으며, 반도체 칩과 히크싱크등을 외부로 노출시켜줌으로써, 반도체 칩에 발생되는 열의 방출 성능을 크게 향상시킬 수 있는 장점이 있다.

Claims (4)

  1. 일면 테두리부를 따라 본딩패드가 형성된 제1칩과;
    상기 제1칩의 본딩패드 안쪽 영역에 걸쳐 접착수단에 의하여 부착된 히트싱크와;
    상기 히트싱크의 상면에 접착수단으로 부착된 제2칩과;
    상기 제1칩의 사방에 인접되게 위치하되, 앞뒤로 소정의 간격을 이루며 배치된 제1리드 및 제2리드와;
    상기 제1칩의 본딩패드와 제1리드, 상기 제2칩의 본딩패드와 상기 제1리드, 상기 제2칩의 본딩패드와 제2리드간에 연결된 와이어와;
    상기 제1칩의 저면과 상기 제1리드 및 제2리드의 저면을 노출시키면서, 상기 제2칩과 와이어와 히트싱크등을 몰딩하고 있는 수지로 구성된 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제1리드 및 제2리드는 상면 안쪽 부분이 하프 에칭 처리되고, 그 경계부를 다시 관통되게 에칭 처리하여, 서로 독립되게 배열된 것을 특징으로 하는 반도체 패키지
  3. 일면 테두리부를 따라 본딩패드가 형성된 제1칩과;
    상기 제1칩의 본딩패드 안쪽 영역에 걸쳐 접착수단에 의하여 부착된 히트싱크와;
    상기 제1칩의 사방에 인접되게 위치하되, 앞뒤로 소정의 간격을 이루며 배치된 제1리드 및 제2리드와;
    상기 제1칩의 본딩패드와 제1리드간에 연결된 와이어와;
    상기 제1칩의 저면과, 상기 히트싱크의 상면과, 상기 제1리드 및 제2리드의 상하면을 외부로 노출시키면서 몰딩하고 있는 수지와;
    상기 외부로 노출된 제1리드 및 제2리드의 상면에 플립칩을 사용하여 적층되게 부착된 제2칩으로 구성된 것을 특징으로 하는 반도체 패키지.
  4. 일면 테두리부를 따라 본딩패드가 형성된 제1칩과; 상기 제1칩의 본딩패드 안쪽 영역에 걸쳐 접착수단에 의하여 부착된 히트싱크와; 상기 히트싱크의 상면에 접착수단으로 부착된 제2칩과; 상기 제1칩의 사방에 인접되게 위치하되, 앞뒤로 소정의 간격을 이루며 배치된 제1리드 및 제2리드와; 상기 제1칩의 본딩패드와 제1리드, 상기 제2칩의 본딩패드와 상기 제1리드, 상기 제2칩의 본딩패드와 제2리드간에 연결된 와이어와; 상기 제1칩의 저면과 상기 제1리드 및 제2리드의 저면을 노출시키면서, 상기 제2칩과 와이어와 히트싱크등을 몰딩하고 있는 수지로 구성된 반도체 패키지를 위쪽에,
    일면 테두리부를 따라 본딩패드가 형성된 제1칩과; 상기 제1칩의 본딩패드 안쪽 영역에 걸쳐 접착수단에 의하여 부착된 히트싱크와; 상기 제1칩의 사방에 인접되게 위치하되, 앞뒤로 소정의 간격을 이루며 배치된 제1리드 및 제2리드와; 상기 제1칩의 본딩패드와 제1리드간에 연결된 와이어와; 상기 제1칩의 저면과, 상기 히트싱크의 상면과, 상기 제1리드 및 제2리드의 상하면을 외부로 노출시키면서 몰딩하고 있는 수지로 구성된 반도체 패키지를 아래쪽에 위치되도록 상하로 적층하되,
    상기 외부로 노출된 상부쪽 반도체 패키지의 제1리드 및 제2리드의 저면과, 상기 외부로 노출된 하부쪽 반도체 패키지의 제1리드 및 제2리드의 상면끼리 서로 전기적 신호 교환 가능하게 접촉시켜 적층한 것을 특징으로 하는 반도체 패키지.
KR1020010015777A 2001-03-26 2001-03-26 반도체 패키지 KR100747996B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010015777A KR100747996B1 (ko) 2001-03-26 2001-03-26 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010015777A KR100747996B1 (ko) 2001-03-26 2001-03-26 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20020075970A KR20020075970A (ko) 2002-10-09
KR100747996B1 true KR100747996B1 (ko) 2007-08-08

Family

ID=27698772

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010015777A KR100747996B1 (ko) 2001-03-26 2001-03-26 반도체 패키지

Country Status (1)

Country Link
KR (1) KR100747996B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013097581A1 (zh) * 2011-12-30 2013-07-04 北京工业大学 一种半导体封装中封装系统结构及制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990060856A (ko) * 1997-12-31 1999-07-26 김영환 볼 그리드 어레이 패키지
JP2000252419A (ja) * 1999-03-04 2000-09-14 Nec Corp ３次元モジュール構造
KR20020052581A (ko) * 2000-12-26 2002-07-04 마이클 디. 오브라이언 반도체패키지
US6452799B1 (en) * 2000-09-15 2002-09-17 Lucent Technologies Inc. Integrated circuit cooling system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990060856A (ko) * 1997-12-31 1999-07-26 김영환 볼 그리드 어레이 패키지
JP2000252419A (ja) * 1999-03-04 2000-09-14 Nec Corp ３次元モジュール構造
US6452799B1 (en) * 2000-09-15 2002-09-17 Lucent Technologies Inc. Integrated circuit cooling system
KR20020052581A (ko) * 2000-12-26 2002-07-04 마이클 디. 오브라이언 반도체패키지

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013097581A1 (zh) * 2011-12-30 2013-07-04 北京工业大学 一种半导体封装中封装系统结构及制造方法
US9397068B2 (en) 2011-12-30 2016-07-19 Beijing University Of Technology Package in package (PiP) electronic device and manufacturing method thereof

Also Published As

Publication number Publication date
KR20020075970A (ko) 2002-10-09

Similar Documents

Publication Publication Date Title
KR101037246B1 (ko) 멀티 칩 리드 프레임 패키지
US6414385B1 (en) Quad flat non-lead package of semiconductor
KR101070913B1 (ko) 반도체 칩 적층 패키지
KR100731007B1 (ko) 적층형 반도체 패키지
JP5557204B2 (ja) 集積回路パッケージシステムおよびその製造システム
KR20030018642A (ko) 스택 칩 모듈
KR100649869B1 (ko) 반도체 패키지
KR20030045950A (ko) 방열판을 구비한 멀티 칩 패키지
KR100747996B1 (ko) 반도체 패키지
KR19980058412A (ko) 적층형 멀티 칩 모듈 반도체 장치 및 그 제조방법
KR200182574Y1 (ko) 적층형 패키지
JPH10214933A (ja) 半導体装置とその製造方法
KR100525450B1 (ko) 반도체 칩 적층형 반도체 패키지
KR100772098B1 (ko) 적층형 패키지
KR19980022344A (ko) 적층형 bga 반도체패키지
KR20010068781A (ko) 반도체 칩 패키지
KR20010064913A (ko) 반도체 패키지 및 이것의 제조방법
KR100256304B1 (ko) 적층형 패키지
KR100567045B1 (ko) 반도체 패키지
KR100997782B1 (ko) 반도체 칩 패키지의 제조 방법 및 이에 따라 제조된반도체 칩 패키지
KR100727728B1 (ko) 반도체 패키지
KR100464562B1 (ko) 반도체 패키지
KR20020018825A (ko) 반도체 패키지 및 그 제조방법
KR970024064A (ko) 기판을 적용한 고방열 적층 패키지
KR20010038572A (ko) 반도체패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130805

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140805

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150804

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160802

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170728

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190725

Year of fee payment: 13