KR200182574Y1 - 적층형 패키지 - Google Patents

적층형 패키지 Download PDF

Info

Publication number
KR200182574Y1
KR200182574Y1 KR2019970043365U KR19970043365U KR200182574Y1 KR 200182574 Y1 KR200182574 Y1 KR 200182574Y1 KR 2019970043365 U KR2019970043365 U KR 2019970043365U KR 19970043365 U KR19970043365 U KR 19970043365U KR 200182574 Y1 KR200182574 Y1 KR 200182574Y1
Authority
KR
South Korea
Prior art keywords
package
metal
semiconductor chips
metal film
bumps
Prior art date
Application number
KR2019970043365U
Other languages
English (en)
Other versions
KR19990030671U (ko
Inventor
정성태
이용정
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR2019970043365U priority Critical patent/KR200182574Y1/ko
Publication of KR19990030671U publication Critical patent/KR19990030671U/ko
Application granted granted Critical
Publication of KR200182574Y1 publication Critical patent/KR200182574Y1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

본 고안은 반도체 패키지에 관한 것으로, 보다 상세하게는, 탭 테이프를 이용하여 하나의 패키지내에 두 개 이상의 반도체 칩을 내장시킨 적층형 패키지에 관한 것이다. 본 고안의 적층형 패키지는 상부면 중심부에 2열로 본딩패드들이 배열되어 있는 두 개 이상의 반도체 칩들이 상기 반도체 칩들 상부에 각각 부착되는 탭 테이프의 개재하에 적층되어 있고, 상기 반도체 칩의 본딩패드들은 상기 탭 테이프 내의 중심부로부터 인접된 가장자리까지 연장·배치되게 구비된 다수의 금속패턴들과 각각 접속되어 있으며, 상기 적층된 반도체 칩들의 양 측면은 상기 각 금속패턴들의 가장자리 부분에 형성된 범프들을 통해 상기 금속패턴들과 접속되는 사이드 레일에 의해 감싸져 있는 것을 특징으로 한다.

Description

적층형 패키지
본 고안은 반도체 패키지에 관한 것으로, 보다 상세하게는, 탭 테이프를 이용하여 하나의 패키지내에 두 개 이상의 반도체 칩을 내장시킨 적층형 패키지에 관한 것이다.
일반적으로, 공지된 반도체 소자의 제조 공정을 통해 얻어진 반도체 칩들은 칩 절단, 칩 부착, 와이어 본딩, 몰딩 및 드림/포밍 등 일련의 어셈블리(Assembly) 공정을 거쳐 패키지화된다.
도 1 은 상기한 어셈블리 공정을 통해 제작된 전형적인 반도체 패키지를 도시한 도면으로서, 도시된 바와 같이, 반도체 칩(1)은 다운-셋(down-set)된 리드 프레임(Lead Frame)의 다이 패드(Die Pad : 2a) 상에 접착제(3)의 개재하에 부착·고정되어 있고, 상기 반도체 칩(1)과 리드 프레임의 인너 리드(Inner Lead : 2b)는 금속 와이어(4)에 의해 전기적으로 접속되어 있다.
또한, 이와 같이된 반도체 칩(1), 인너 리드(2b) 및 금속 와이어(4)를 포함하는 공간적 면적이 에폭시 수지와 같은 몰딩 컴파운드(Epoxy Molding Compound)에 의해 밀봉되어 대략 장방형의 패키지 몸체(5)가 형성되어 있으며, 패키지 몸체(5)의 외측으로는 기판에의 실장을 위한 아웃 리드(Out Lead : 2c)가 돌출되어져 있다.
그러나, 상기와 같은 반도체 패키지는 하나의 패키지에 하나의 반도체 칩이 내장되기 때문에 패키지의 용량을 증대시키는데, 그 한계가 있으며, 아울러, 모듈 제조시에는 각각의 반도체 칩들을 기판 상에 실장시켜야 하기 때문에 실장 면적을 많이 차지하게 되는 문제점이 있었다.
또한, 상기와 같은 문제들을 해결하기 위하여 최근에는 패키지들을 적층하여 적층형 패키지를 제작하고 있으나, 이 경우에는 반도체 칩들의 구동시에 발생되는 열이 패키지의 외부로 용이하게 방출되지 못함으로써, 반도체 칩의 오동작이 발생되는 문제점이 있었다.
게다가, 종래에는 외부 회로와의 뢰전기적 신호 전달 경로를 이루는 부품과 반도체 칩간을 금속 와이어를 이용하여 전기적으로 접속시키고 있기 때문에, 패키지의 전기적 수행 능력이 좋지 못한 문제점이 있었다.
따라서, 본 고안은 상기와 같은 문제점을 해결하기 안출된 것으로, 칩 상태로 두 개 이상의 반도체 칩들을 적층시켜 패키지의 용량 증대는 물론 실장 면적을 감소시키고, 아울러, 전기적 접속 수단으로서 솔더 범프를 이용하여 패키지의 전기적 수행 능력을 향상시킨 적층형 패키지를 제공하는데, 그 목적이 있다.
도 1 은 종래의 반도체 패키지를 도시한 도면.
도 2 는 본 고안의 실시예에 따른 적층형 패키지를 도시한 도면.
도 3 은 본 고안의 실시예에 따른 탭 테이프를 설명하기 위한 평면도.
도 4 는 도 3 의 A 부분에 대한 상세도.
도 5 는 본 고안의 다른 실시예에 따른 히트 싱크가 부착된 적층형 패키지를 도시한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
10 : 반도체 칩 12 : 본딩패드
20 : 탭 테이프 22a,22b : 접착성 물질
24 : 금속패턴 26 : 전극패드
30 : Au 범프 40 : 사이드 레일
40a : 사이드 레일의 탑 부분 40b : 사이드 레일의 바텀 부분
40c : 사이드 레일의 측면 부분 42 : Au 금속막
44 : Ni 금속막 46 : Cu 금속막
50 : 히트 싱크
상기한 목적을 달성하기 위한 본 고안의 적층형 패키지는, 상부면 중심부에 2열로 본딩패드들이 배열되어 있는 두 개 이상의 반도체 칩들이 상기 반도체 칩들 상부에 각각 부착되는 탭 테이프의 개재하에 적층되어 있고, 상기 반도체 칩의 본딩패드들은 상기 탭 테이프 내의 중심부로부터 인접된 가장자리까지 연장·배치되게 구비된 다수의 금속패턴들과 각각 접속되어 있으며, 상기 적층된 반도체 칩들의 양 측면은 상기 각 금속패턴들의 가장자리 부분에 형성된 범프들을 통해 상기 금속패턴들과 접속되는 사이드 레일에 의해 감싸져 있는 것을 특징으로 한다.
본 고안에 따르면, 하나의 패키지에 두 개 이상의 반도체 칩들을 내장시킴으로써 패키지의 용량을 증대시킬 수 있음은 물론 실장 면적을 감소시킬 수 있다.
이하, 첨부된 도면에 의거하여 본 고안의 바람직한 실시예를 보다 상사하게 설명하도록 한다.
도 2 및 도 4 는 본 고안의 실시예에 따른 적층형 패키지를 설명하기 위한 도면으로서, 도 2 는 본 고안의 실시예에 따른 적층형 패키지를 도시한 도면이고, 도 3 은 본 고안의 실시예에 따른 탭 테이프를 설명하기 위한 평면도이며, 도 4 는 도 3 의 A 부분에 대한 상세도이다.
우선, 도 2 에 도시된 바와 같이, 본 고안의 적층형 패키지는 상부면 중심부에 2열로 본딩패드들(12)이 배열되어 있는 반도체 칩들(10)이 금속패턴이 구비된 탭 테이프(20)에 의해 두 개 이상이 적층되어 있다. 여기서, 탭 테이프(20)는 상·하부에 에폭시 계열의 열가소성 수지, 접착성 유리 또는 접착 테이프 중에서 선택되는 하나의 접착성 물질(22a, 22b)이 구비되고, 이 접착성 물질들(22a, 22b) 사이에는 Cu와 같은 전도성 금속으로된 금속패턴(24)이 개재된 형태이다.
또한, 도 3 에 도시된 바와 같이, 탭 테이프(20)는 반도체 칩과의 부착시에 상기 반도체 칩의 본딩패드들과 맞닿는 부분에 상기 본딩패드들과의 전기적 접속을 위해 전극패드들(26)이 구비되어 있으며, 이러한 전극패드들(26)은 인접된 가장자리까지 연장·배치되는 금속패턴들(24)과 각각 연결되어 있다.
따라서, 반도체 칩과 탭 테이프간의 부착시에는 그들간의 정렬을 통해 별도의 접속 수단 없이도 본딩패드들과 전극패드들간이 전기적으로 접속되며, 아울러, 반도체 칩들의 적층시에는 접착제의 사용없이 탭 테이프만을 개재시켜 다수의 반도체 칩들을 적층시킬 수 있게 된다.
계속해서, 도 2 에 도시된 바와 같이, 탭 테이프(20)의 개재하에 적층된 반도체 칩들(10)은 그의 양측면이 외부 회로와의 전기적 접속을 이루게 되는 사이드 레일(40)에 의해 감싸져 있고, 이 사이드 레일(40)과 각 탭 테이프(20)의 금속패턴(24)간에는 Au 범프(30)에 의해 전기적으로 접속되어 있다.
여기서, 사이드 레일(40)은 20 내지 100mil 정도의 두께로 구비되며, 그의 탑(Top) 부분(40a)과 바텀(Bottom) 부분(40b)은 각각 최상부에 배치된 탭 테이프(20)의 상부면 및 최하부에 배치된 반도체 칩(10)의 하부면과 밀착되어 있고, 측면 부분(40c)은 탭 테이프(20)의 개재하에 적층된 반도체 칩들(10)과 소정 간격 이격되어 있고, 특히, Au 범프(30)에 의해 탭 테이프(20)의 각 금속패턴들(24)과 접속되는 부분은 돌출된 형태로 되어 있다. 그리고, Au 범프(30)는 탭 테이프의 금속패턴(24)과 사이드 레일(40)간의 전기적 접속을 위해 구비되는 것으로, 그 그 크기는 금속패턴의 단면적과 동일한 80㎛×80㎛ 내지 150㎛×150㎛이고, 높이는 10 내지 30㎛ 정도이다.
한편, 도 4 에 도시된 바와 같이, 사이드 레일(40)은 Au 범프(30)와 접속되는 측면 돌출부들 각각에 Au, Ni 및 Cu의 금속막(42, 44, 46)이 적층되어 있으며, 이때, Au 금속막(42)은 산화 방지를 위해 Au 범프(30)와 부착되는 부분에 0.1 내지 0.2mil의 두께로 배치되고, Cu 금속막(46)은 전기 전도를 위해 내측 부분, 즉, 사이드 레일(40)과 접촉되는 부분에 1 내지 2mil의 두께로 배치되며, Ni 금속막(44)은 상기 Au 금속막(42)과 Cu 금속막(44)간의 접착을 위해 그들 사이에 0.1 내지 0.3mil의 두께로 배치된다.
따라서, 각 반도체 칩들(10)은 그들의 본딩패드들(12)과 각각 접속되어 있는 탭 테이프(20)의 전극패드(26)와 상기 전극패드(26)와 연결되어 있는 금속패턴(24) 및 상기 금속패턴(24)의 가장자리에 형성되어져 있는 Au 범프(30)를 통해 사이드 레일(40)의 Cu 금속막(46)과 전기적으로 접속된다.
한편, 본 고안의 실시예에 따른 적층형 패키지는 효율적인 열 방출을 위하여 요철 모양 또는 직사각형 모양으로된 히트 싱크(Heat Sink)를 부착시킬 수도 있으며, 도 5 에 도시된 바와 같이, 히트 싱크(50)는 탭 테이프(20)의 개재하에 적층된 반도체 칩들(10)을 감싸고 있는 사이드 레일의 탑 부분(40a)에 부착된다.
이상에서와 같이, 본 고안의 적층형 패키지는 하나의 패키지에 두 개의 이상의 반도체 칩을 내장시킴으로써 패키지의 용량을 증대시킬 수 있을 뿐만 아니라, 실장 면적을 감소시킬 수 있다.
또한, 전기적 신호 전달 경로를 이루는 사이드 레일과 탭 테이프의 금속패턴들간을 솔더 범프를 이용하여 전기적으로 접속시킴으로써, 패키지의 전기적 수행 능력을 향상시킬 수 있다.
게다가, 사이드 레일의 탑 부분에 히트 싱크를 부착시킴으로써, 반도체 칩들에서 발생되는 열을 용이하게 방출시켜 반도체 칩들의 오동작을 방지할 수 있다.
한편, 여기에서는 본 고안의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 실용신안등록청구의 범위는 본 고안의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (13)

  1. 상부면 중심부에 2열로 본딩패드들이 배열되어 있는 두 개 이상의 반도체 칩들이 상기 반도체 칩들 상부에 각각 부착되는 탭 테이프의 개재하에 적층되어 있고, 상기 반도체 칩의 본딩패드들은 상기 탭 테이프 내의 중심부로부터 인접된 가장자리까지 연장·배치되게 구비된 다수의 금속패턴들과 각각 접속되어 있으며, 상기 적층된 반도체 칩들의 양 측면은 상기 각 금속패턴들의 가장자리 부분에 형성된 범프들을 통해 상기 금속패턴들과 접속되는 사이드 레일에 의해 감싸져 있는 것을 특징으로 하는 적층형 패키지.
  2. 제 1 항에 있어서, 상기 탭 테이프는 접착성 물질들 사이에 금속패턴이 개재된 것을 특징으로 하는 적층형 패키지.
  3. 제 2 항에 있어서, 상기 접착성 물질은 에폭시 계열의 열가소성 수지, 접착성 유리 또는 접착 테이프 중에서 선택되는 하나인 것을 특징으로 하는 적층형 패키지.
  4. 제 2 항에 있어서, 상기 금속패턴은 전도성이 우수한 Cu 금속으로 이루어진 것을 특징으로 하는 적층형 패키지.
  5. 제 2 항 또는 제 4 항에 있어서, 상기 금속패턴은 상기 반도체 칩의 본딩패드와 접속되는 부분에 전극패드가 구비된 것을 특징으로 하는 적층형 패키지.
  6. 제 1 항에 있어서, 상기 범프는 Au 범프인 것을 특징으로 하는 적층형 패키지.
  7. 제 1 항 또는 제 6 항에 있어서, 상기 Au 범프는 크기가 80㎛×80㎛ 내지 150㎛×150㎛이고, 높이는 10 내지 30㎛인 것을 특징으로 하는 적층형 패키지.
  8. 제 1 항에 있어서, 상기 사이드 레일은 두께가 20 내지 100mil인 것을 특징으로 하는 적층형 패키지.
  9. 제 1 항 또는 제 8 항에 있어서, 상기 사이드 레일은 솔더 범프와 접속되는 부분에 Au 금속막, Ni 금속막 및 Cu 금속막이 적층되어 있는 것을 특징으로 하는 적층형 패키지.
  10. 제 9 항에 있어서, 상기 Au 금속막은 솔더 범프와 접속되는 부분에 0.1 내지 0.2mil 정도의 두께로 배치된 것을 특징으로 하는 적층형 패키지.
  11. 제 9 항에 있어서, 상기 Cu 금속막은 사이드 레일과 접촉되는 부분에 1 내지 2mil 정도의 두께로 배치된 것을 특징으로 하는 적층형 패키지.
  12. 제 9 항에 있어서, 상기 Ni 금속막은 Au 금속막과 Cu 금속막 사이에 0.1 내지 0.3mil 두께로 배치된 것을 특징으로 하는 적층형 패키지.
  13. 제 1 항에 있어서, 상기 사이드 레일의 탑 부분에 히트 싱크가 부착된 것을 특징으로 하는 적층형 패키지.
KR2019970043365U 1997-12-30 1997-12-30 적층형 패키지 KR200182574Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019970043365U KR200182574Y1 (ko) 1997-12-30 1997-12-30 적층형 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019970043365U KR200182574Y1 (ko) 1997-12-30 1997-12-30 적층형 패키지

Publications (2)

Publication Number Publication Date
KR19990030671U KR19990030671U (ko) 1999-07-26
KR200182574Y1 true KR200182574Y1 (ko) 2000-06-01

Family

ID=19519684

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019970043365U KR200182574Y1 (ko) 1997-12-30 1997-12-30 적층형 패키지

Country Status (1)

Country Link
KR (1) KR200182574Y1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100967668B1 (ko) * 2003-04-11 2010-07-07 매그나칩 반도체 유한회사 반도체 패키지 및 그 제조방법
KR100668857B1 (ko) * 2005-07-07 2007-01-16 주식회사 하이닉스반도체 적층형 패키지
KR101013562B1 (ko) * 2009-01-23 2011-02-14 주식회사 하이닉스반도체 큐브 반도체 패키지

Also Published As

Publication number Publication date
KR19990030671U (ko) 1999-07-26

Similar Documents

Publication Publication Date Title
KR100204753B1 (ko) 엘오씨 유형의 적층 칩 패키지
US6803254B2 (en) Wire bonding method for a semiconductor package
KR100186331B1 (ko) 적층형 패키지
KR19990079658A (ko) 반도체패키지
US5559305A (en) Semiconductor package having adjacently arranged semiconductor chips
KR200182574Y1 (ko) 적층형 패키지
KR19990024255U (ko) 적층형 볼 그리드 어레이 패키지
KR20040037561A (ko) 반도체패키지
KR20120126365A (ko) 유닛 패키지 및 이를 갖는 스택 패키지
KR100610916B1 (ko) 반도체패키지
KR100610917B1 (ko) 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조 및이를 이용한 반도체패키지, 그리고 그 반도체패키지의제조 방법
KR100549312B1 (ko) 반도체패키지 및 그 제조 방법
JP3418759B2 (ja) 半導体パッケージ
KR100260996B1 (ko) 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법
KR100218633B1 (ko) 캐리어 프레임이 장착된 볼 그리드 어레이 반도체 패키지
KR100247641B1 (ko) 적층형 볼 그리드 어레이 패키지 및 그의 제조방법
KR100708050B1 (ko) 반도체패키지
KR100548592B1 (ko) 적층형 마이크로 비 지 에이 패키지
JPH04184962A (ja) 半導体集積回路装置
KR100256304B1 (ko) 적층형 패키지
KR100501878B1 (ko) 반도체패키지
KR100542672B1 (ko) 반도체패키지
KR100399724B1 (ko) 반도체패키지
KR100533762B1 (ko) 반도체패키지
KR19990056764A (ko) 볼 그리드 어레이 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee