KR100548592B1 - 적층형 마이크로 비 지 에이 패키지 - Google Patents

적층형 마이크로 비 지 에이 패키지

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Abstract

본 발명은 적층형 마이크로 비 지 에이 패키지에 관한 것으로, 단품상태의 마이크로 비 지 에이 패키지를 제작한 다음, 동일한 방법으로 제작된 다른 마이크로 비 지 에이 패키지를 적층구성한 것으로, 고집적화에 따른 용량증대가 가능해지는 효과가 있다.

Description

적층형 마이크로 비 지 에이 패키지
본 발명은 적층형 마이크로 비 지 에이 패키지에 관한 것으로, 특히 단품 마이크로 비 지 에이 패키지를 용이하게 적층구성하여 용량을 증대할 수 있도록 하는데 적합한 적층형 마이크로 비 지 에이 패키지에 관한 것이다.
일반적으로 칩의 크기와 유사한 크기의 패키지를 제조하는 기술의 일환으로 개발된 패키지가 CSP(CHIP SIZE PACKAGE)이며, 이와 같은 CSP의 일종으로 마이크로 비 지 에이 패키지가 소개되고 있는 바, 이를 간단히 설명하면 다음과 같다.
도 1은 종래 마이크로 비지에 패키지의 구조를 보인 단면도로서, 도시된 바와 같이, 종래 마이크로 비 지 에이 패키지는 반도체 칩(1)과, 그 칩(1)의 상면에 접착제로 부착되어 있는 엘라스토머(2)와, 그 엘라스토머(2)의 상면에 부착되는 테이프 형태의 서브스트레이트(3)과, 그 서브스트레이트(3)의 상면에 패터닝되어 있으며, 일단부가 칩(1)의 칩패드(1a)들에 각각 연결되어 있는 리드 패턴(4)들과, 상기 서브스트레이트(3)의 상면에 형성되어 있는 리드 패턴(4)에 형성된 랜드(4a)에 부착되도록 서브스트레이트(3)의 상측에 설치되는 솔더볼(5)들과, 상기 칩패드(1a)에 부착되는 리드 패턴(4)을 감싸도록 형성되는 인캡슐런트(6)으로 구성되어 있다.
상기와 같이 구성되어 있는 종래 마이크로 비 지 에이 패키지는 하면에 엘라스토머(2)가 부착되어 있고, 상면에 리드 패턴(4)들이 형성되어 있는 서브스트레이트(3)를 칩(1)의 상측에 위치시키고, 접착제(미도시)를 이용하여 엘라스토머(2)의 하측에 칩(1)을 고정부착한다.
그런 다음, 상기 리드 패턴(4)의 일정부분을 칩(1)의 칩패드(1a)에 부착함과 동시에 절단하고, 그 부착된 리드 패턴(4)의 주변에 인캡슐런트(6)를 포팅한 다음 경화시킨다.
그런 다음, 리드 패턴(4)의 랜드(4a)에 접속될 수 있도록 상기 서브스트레이트(3)의 상면에 솔더볼(5)들을 고정부착하고, 상기 서브스트레이트(3)의 외측부분을 일정크기로 절단하여 하나의 패키지(7)를 완성한다.
그러나, 상기와 같은 종래 마이크로 비 지 에이 패키지(7)는 소형화는 어느정도 실현되었으나 적층에 의한 고밀도 집적이 불가능한 문제점이 있었다.
상기와 같은 문제점을 감안하여 안출한 본 발명의 목적은 단품 패키지를 용이하게 적층구성할 수 있도록 하여, 고집적화에 따른 용량증대가 가능한 적층형 마이크로 비 지 에이 패키지를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 적층형 마이크로 비 지 에이 패키지는 각각의 일측 표면에 다수 개의 칩패드가 형성되고 타측 표면이 양면테이프에 의해 개재되어 부착된 상부 및 하부 칩과, 상기 상부 및 하부 칩의 일측 표면 각각에 상기 칩패드가 덮히지 않도록 부착되는 상부 및 하부 엘라스토머와, 상기 상부 및 하부 엘라스토머의 상부 표면을 덮으면서 상기 상부 및 하부 칩의 측면도 감싸도록 부착되는 상부 및 하부 테이프와, 상기 상부 및 하부 테이프의 상면에 패터닝되게 형성되어 일단부는 상기 상부 및 하부 칩의 칩패드에 각각 부착되고 타단부는 상기 상부 및 하부 엘라스토머 상의 상기 상부 및 하부 테이프에 부착되어 있는 다수 개의 상부 및 하부 리드 패턴과, 상기 다수 개의 상부 및 하부 리드 패턴이 연장되어 형성되며 상기 상부 및 하부 테이프 상에 상기 상부 및 하부 칩의 측면을 감싸도록 나열되어 부착되며 상기 상부 및 하부 칩을 서로 전기적으로 연결하는 다수 개의 상부 및 하부 연장패턴과, 상기 상부 및 하부 테이프의 내부를 채우도록 형성되어 상기 다수 개의 상부 및 하부 리드 패턴의 일단부를 감싸는 상부 및 하부 인캡슐런트와, 상기 상부 리드 패턴 또는 하부 리드 패턴의 타단부에 부착되어 상기 상부 및 하부 칩을 외부와 전기적으로 연결하는 다수 개의 솔더볼을 구비한다.
상기에서 다수 개의 상부 및 하부 연장패턴은 각각의 단부를 솔더로 접합하여 전기적으로 연결된다.
이하, 상기와 같이 구성되어 있는 본 발명 적층형 마이크로 비 지 에이 패키지를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명 적층형 마이크로 비 지 에이 패키지의 구조를 보인 단면도로서, 도시된 바와 같이, 본 발명 적층형 마이크로 비 지 에이 패키지는 양면테이프(11)를 사이에 두고 칩패드(12a)가 형성된 면이 외측을 향하도록 서로 대향하도록 상,하부 칩(12)(12')이 설치되어 있고, 그 상,하부 칩(12)(12')의 외측면에는 일정두께와 면적을 갖는 상,하부 엘라스토머(13)(13')가 각각 부착되어 있으며, 그 상,하부 엘라스토머(13)(13')의 외측에는 상,하부 칩(12)(12')의 측면을 감싸도록 상,하부 테이프(14)(14')가 부착되어 있다.
그리고, 상기 상,하부 테이프(14)(14')의 외측면에는 동막이 패터닝되어 일단부는 상,하부 칩(12)(12')의 칩패드(12a)(12a')에 각각 부착되고, 타단부는 상,하부 테이프(14)(14')에 부착되도록 상,하부 리드 패턴(15)(15')들이 형성되어 있고, 그 상,하부 리드 패턴(15)(15')에 연장되도록 상기 상,하부 테이프(14)(14')의 외측면에는 상,하부 연장패턴(16)(16')들이 서로 단부가 전기적으로 접합되도록 나열 부착되어 있으며, 상기 상,하부 테이프(14)(14')의 내부에는 상기 상,하부 리드 패턴(15)(15')들을 감싸도록 상,하부 인캡슐런트(17)(17')가 형성되어 있고, 상기 하부 테이프(14')의 하면에는 상기 하부 리드 패턴(15')에 전기적으로 연결도록 다수개의 솔더볼(18)들이 부착고정되어 있다.
도 3과 도 4는 본 발명에 따른 상부 테이프(14)에 패터닝된 상태를 보인 평면도로서, 도시된 바와 같이, 상부 테이프(14)의 상면에 부착된 동막이 일정폭으로 패터닝된 상태에서 상부 테이프(14)에 형성된 관통공(14a)을 지나가는 일정부분을 프레싱하여 하측으로 절곡될 수 있도록 상부 리드 패턴(15)을 형성시키고, 그 상부 리드 패턴(15)의 외측에 연장된 상부 연장패턴(16)은 상부 테이프(14)의 변부로 연장형성되어 있다.
도 5는 본 발명에 따른 상,하부 연장패턴이 접합된 상태를 보인 것으로, 도시된 바와 같이, 상부 테이프(14)에 패터닝된 상부 연장패턴(16)의 단부에 하부 테이프(14)의 단부에 돌출되도록 형성된 하부 연장패턴(16')의 단부를 밀착시킨 상태에서 솔더(19)로 접합되어 있다.
상기와 같이 구성되어 있는 본 발명 적층형 마이크로 비 지 에이 패키지의 제조방법을 설명하면 다음과 같다.
먼저, 상부 엘라스토머(13)가 하면에 부착된 상부 테이프(14)를 준비하는데, 이와 같은 상부 테이프(14)의 상면에는 상부 리드 패턴(15)와 상부 연장패턴(16)이 일체로 연결된 패턴들이 다수개 형성되어 있는 상태이다.
상기와 같이 부착된 엘라스토머(13)의 하면에 상부 칩(12)를 고정부착하는 다이본딩을 실시하고, 상부 테이프(14)에 형성된 상부 리드 패턴(15)의 단부를 칩(12)의 칩패드(12a)에 부착하는 리드본딩작업을 실시하며, 그 본딩된 상부 리드 패턴(15)의 주변에 상부 인캡슐런트(17)를 포팅한 다음 일정시간 경화시킨다.
그런 다음, 하부 테이프(14')에 하부 칩(12')을 부착하는 다이본딩작업과, 하부 리드 패턴(15')을 칩패드(12a')에 부착하는 리드본딩작업과, 하부 리드 패턴(15')의 주변에 하부 인캡슐런트(17')형성하는 포팅작업을 상기와 동일한 방법으로 실시한다.
그런 다음, 상기와 같이된 상,하부 칩(12)(12')를 양면테이프(11)를 이용하여 적층되도록 부착하고, 상기 상,하부 테이프(14)(14')의 양단부를 상,하부 인캡슐런트(17)(17')와 상,하부 칩(12)(12')의 측면을 감싸도록 부착하며, 상,하부 연장패턴(16)(16')의 단부를 솔더(19)로 솔더링접합하여 전기적인 연결을 이루어지도록 한다.
그런 다음, 상기 하부 테이프(14')의 하면에 패터닝되어 있는 패턴에 전기적으로 연결되도록 솔더볼(18)들을 고정부착하여 적층된 패키지(20)를 완성한다.
도 6은 상기와 같이 적층된 패키지(20)의 상측에 동일한 방법으로 제작된 다른 적층형 패키지(20')를 적층구성한 상태를 보인 것으로, 이와 같은 방법으로 여러개의 패키지를 적층구성하는 것이 가능하다
이상에서 상세히 설명한 바와 같이, 본 발명 적층형 마이크로 비 지 에이 패키지는 단품상태의 마이크로 비 지 에이 패키지를 제작한 다음, 동일한 방법으로 제작된 다른 마이크로 비 지 에이 패키지를 적층구성한 것으로, 고집적화에 따른 용량증대가 가능해지는 효과가 있다.
도 1은 종래 마이크로 비 지 에이 패키지를 보인 단면도.
도 2는 본 발명 적층형 마이크로 비 지 에이 패키지의 구조를 보인 단면도.
도 3은 본 발명에 따른 상부 테이프에 패터닝된 상태를 보인 평면도.
도 4는 도 3의 A-A'를 절취하여 보인 단면도.
도 5는 본 발명에 따른 상,하부 연장패턴이 접합된 상태를 보인 정면도.
도 6은 4개의 패키지가 적층된 상태를 보인 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 양면테이프 12,12' : 상,하부 칩
12a,12a' : 칩패드 13,13' : 상,하부 엘라스토머
14,14' : 상,하부 테이프 15,15' : 상,하부 리드 패턴
16,16' : 상,하부 연장패턴 17,17' : 상,하부 인캡슐런트
18 : 솔더볼 19 : 솔더

Claims (2)

  1. 각각의 일측 표면에 다수 개의 칩패드가 형성되고 타측 표면이 양면테이프에 의해 개재되어 부착된 상부 및 하부 칩과,
    상기 상부 및 하부 칩의 일측 표면 각각에 상기 칩패드가 덮히지 않도록 부착되는 상부 및 하부 엘라스토머와,
    상기 상부 및 하부 엘라스토머의 상부 표면을 덮으면서 상기 상부 및 하부 칩의 측면도 감싸도록 부착되는 상부 및 하부 테이프와,
    상기 상부 및 하부 테이프의 상면에 패터닝되게 형성되어 일단부는 상기 상부 및 하부 칩의 칩패드에 각각 부착되고 타단부는 상기 상부 및 하부 엘라스토머 상의 상기 상부 및 하부 테이프에 부착되어 있는 다수 개의 상부 및 하부 리드 패턴과,
    상기 다수 개의 상부 및 하부 리드 패턴이 연장되어 형성되며 상기 상부 및 하부 테이프 상에 상기 상부 및 하부 칩의 측면을 감싸도록 나열되어 부착되며 상기 상부 및 하부 칩을 서로 전기적으로 연결하는 다수 개의 상부 및 하부 연장패턴과,
    상기 상부 및 하부 테이프의 내부에 채우도록 형성되어 상기 다수 개의 상부 및 하부 리드 패턴의 일단부를 감싸는 상부 및 하부 인캡슐런트와,
    상기 상부 리드 패턴 또는 하부 리드 패턴의 타단부에 부착되어 상기 상부 및 하부 칩을 외부와 전기적으로 연결하는 다수 개의 솔더볼을 구비하는 적층형 마이크로 비 지 에이 패키지.
  2. 제 1항에 있어서, 상기 다수 개의 상부 및 하부 연장패턴은 각각의 단부를 솔더로 접합하여 전기적으로 연결되는 적층형 마이크로 비 지 에이 패키지.
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