CN1711636A - 用于多芯片封装的元件、方法和组件 - Google Patents

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D·吉布森
M·瓦纳
P·丹博格
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Abstract

一种具有独立检测和固化能力的超薄封装内系统(SIP)，包括：设置在其上表面(351)和下表面(352)上的插件(350)，几个通过焊料凸起焊盘按照连接焊盘栅格阵列(LGA)形式的封装半导体芯片(315、320、325、330)，且其中在SIP上没有使用底部填料。

Description

用于多芯片封装的元件、方法和组件
(1)技术领域
本发明涉及微电子组件，并涉及用于制造微电子组件的元件及制造方法。
(2)背景技术
诸如半导体芯片之类的微电子元件通常安装在诸如电路板之类的电路面板上。例如：封装的半导体芯片可以在其封装的下表面具有键合触点阵列。可以通过将该封装放置在电路板上并使封装的下表面朝下且面对电路板的上表面来将封装安装至电路板上表面露出的相应键合触点阵列，从而使在封装上各键合触点与电路板上的相应键合触点排成一行。在封装的键合触点和电路板的键合触点之间设置了多块导电连接材料(安装块，通常以焊球的形式)。在通常的表面安装技术中，在将封装加到电路板之前将焊球设置在封装的键合触点上。
通常，多个微电子元件并排地安装在电路板上且通过连接各键合触点的导电引线彼此相连。然而使用此传统方法，电路板的面积必须至少等于所有微电子元件的总面积。另外，电路板必须具有实现微电子元件之间所有互连所需的引线。在某些情况下，电路板必须包括许多层引线来封装容所需的互连。这在材料上增加了电路板的成本。通常，各层延伸至电路板的整个面积。即，在整个电路板中的层数是由具有最复杂、最密集互连的电路板的面积中所需的层数来确定的。例如：如果某特定电路在一个小的区域需要六层引线而在电板的余下部分仅需四层引线，则整个电路板必须制作成六层结构。
通过使用附加电路面板将相关的微电子元件彼此连接以形成分路或模块(这里又称为“多芯片模块”或MCM)可在某种程度上减轻这些困难。多芯片模块被依次安装在主电路板上。主电路板不必包括由模块的电路面板形成的互连。可以将该多芯片模块做成“栈式”结构，使得某些封装芯片或模块中的其它微电子元件设置在同一模块中的其它芯片或微电子元件的顶部。因此，可以将整个多芯片模块安装在其面积小于所有微电子元件的总面积的主电路板上。然而，附加电路面板和电板面板与主电路板之间的互连的附加层会消耗额外的空间。具体来说，附加电路面板和电板面板与主电路板之间的互连的附加层使多芯片模块的高度(例如：模块从主电路板的上表面上突起的距离)增加。这在将模块设置成栈式结构及低的高度重要的情况下非常有意义，例如：在将组件用于微型便携式电话和其它由用户携带的设备。
可以通过将模块的电路面板与封装自身的一部分集成(通常称为封装基片)来节省将封装半导体芯片安装在分离的模块电路面板上所占用的额外空间。例如：可以在芯片封装期间将几个裸的或未封装的半导体芯片与公共基片相连。可以将这种特性的封装制成栈式结构。该多芯片封装可包括一些或所有封装中各芯片的互连并能提供非常紧密的组件。主电路板可以比在同一电路中安装单个封装芯片所需的更简单。不幸的是，这些类型的封装在组装后很难固化，更不必说检测了。另外，此方法需要为包括封装中的各芯片组合提供唯一的封装。例如：在便携式电话工业中，通常使用同一现场可编程门阵列(″FPGA″)或具有静态随机存储器(″SRAM″)和闪存的不同组合的专用集成电路(“ASIC”)，以在不同的便携式电话中提供不同的特性。这增加了与制造、处理和存储各种封装相关联的成本。
因此，栈式芯片组件有待进一步改进。
(3)发明内容
本发明的一个方面是提供一个分离的电路模块、或多芯片模块(MCM)，其中用按照连接焊盘栅格阵列(LGA)连接的连接方式将封装的半导体芯片与插件的两侧相连。最好是在封装半导体芯片和插件之间的接合处不使用底层填料，以为MCM提供低的整体高度。本发明的另一个目的是提高多芯片模块的检测和固化能力。
本发明的另一方面是提供一种超薄封装内系统(SIP)结构。
本发明的另一方面是提供一种包括多个多芯片模块的栈式电子组件。各个多芯片模块还包括用LGA连接方式与插件的两侧相连的封装半导体芯片。在栈式电子组件中不使用底层填料。
本发明的另一方面涉及制造上述类型的多芯片组件的方法。基片包括可以在基片的两个表面都可触及的导电终端。最好根据LGA图形来设置所述终端。制造多芯片模块的步骤包括提供所述平板形的基片，将多个封装半导体芯片组装到基片的两个表面，从而不把底层填料加到多芯片模块的各表面。
本发明的另一方面涉及将所述类型的多芯片模块连接至电路板的方法。具体来说，所述类型的多芯片模块易扭曲。制造电路板的步骤包括将弯曲的多芯片模块定位在用于与其连接的电路板的部分；并回流该多芯片模块以去除扭曲。具体地说，在温度范围窗口内或以上的温度进行回流。温度范围窗口涉及多芯片模块的优先组合并包括用于固化焊接掩模等的那些温度。通过在温度范围窗口内或以上的温度执行回流，弯曲的多芯片模块舒展并变得平坦，用以安装至电路板。
(4)附图说明
图1和图2为封装半导体芯片的示例图；
图3为根据本发明的原理的多芯片模块的图；
图4和图5为根据本发明的原理的多芯片模块的横截面示例图；
图6为图3所示的多芯片模块的附视图；
图7为图3所示的多芯片模块的仰视图；
图8为用于组装根据本发明原理的多芯片模块的示例流程图；
图9示出多芯片模块的可能变形的图；
图10为用于安装根据本发明的原理的多芯片模块的示例流程图；
图11示出安装了多芯片模块的电路板的一部分的示例图；和
图12为根据本发明原理的堆栈多芯片模块的示例图。
(5)具体实施方式
图1示出封装半导体芯片100。如此公开中所使用的，术语“封装半导体芯片”是指包括实际半导体元件或“裸模”本身及一个或多个覆盖该裸模的至少一个表面或边的元件或层。封装芯片通常但不一定要具有与裸模本身的触点不同的电连接元件。如此公开中所使用的，″标准封装芯片″指具有设置在与官方或非官方封装芯片用标准相符的图形中的电连接元件(不论是否不同于裸模的触点)。标准封装芯片最好符合可用于要安装至电路板的封装芯片的标准。值得说明的是，封装半导体芯片100为已有技术中的Tessera顺从芯片(Compliant Chip)。然而，还可以根据本发明的原理使用其它形式的封装芯片。
封装半导体芯片100包括芯片或裸模，110(即，半导体器件)，它具有键合焊盘(未显示)，如引线106所示的电耦合至封装基片109的导电引线(未示出)、和终端或接触焊盘101，其中封装基片可以是例如弹性的或聚酰亚胺薄膜。通过与接触焊盘101相连并用于将封装与电路板电连接和机械连接的焊接块105将这些终端101和导电引线耦合到外部电路(未示出)。封装半导体芯片100包括允许与终端101相对于压模移动的柔性层108，以容纳由材料间热膨胀系统(CTE)引起的尺寸变化。值得说明的是，柔性层108为弹性体。然而，应注意到也可以使用其它类型的柔性层或不使用柔性层。还应注意封装芯片100的上表面111是由芯片110的上表面，即远离基片109的表面形成的。
如上所述，可以根据本发明的原理使用其它形式的封装芯片。图2示出另一示例封装半导体芯片。封装半导体芯片200与图1的封装芯片100相似，除了裸模210的前面或接触面向上远离基片209并且没有柔性层。裸模210由引线键合201连接至基片209的键合焊盘208。例如美国专利5,148,265，5,148,266，5,679,977，6,054,756和5,518,964的某些较佳实施例中公开的封装的其它说明，这里引用了这些公开。
见图3，示出根据本发明的一个方面的多芯片模块的示例图。应注意图不是按比例的，其中的尺寸为了说明而被放大了。多芯片模块300包括基片或具有第一或上表面351和第二或下表面352的插件350。插件350合并了一个最好是薄到可以用的并可以为弹性片形式的电介质体。例如：插件可以包括一层或多层诸如聚酰亚胺、BT树脂、环氧树脂或其它聚合体之类的介质层，它可以合并诸如玻璃、碳或聚合纤维之类的加固材料。实际上，任何材料都可以用于刚性或柔性电路板的结构。插件350包括一个或多个导电层或引线(未示出)，用于将封装器件通过焊球310根据电性能设计电耦合至电路板(未示出)，用于将一个或多个封装半导体芯片连在一起。焊球310的竖直高度应能容纳底部封装的半导体芯片。因此，焊球间距应较宽，以在回流后得到足够的球高。值得说明的是，焊球310的直径在300微米数量级。虽然未示出，可以通过插件中的结构产生封装半导体芯片的垂直互连。
如这里进一步讨论的，插件的厚度增加了整个组件在y轴上的高度，因此最好将插件的厚度在满足其它条件的情况下做得尽可能地小。值得说明的是，插件350在y轴上的主体厚度或高度(包括：焊接掩膜、金属层等)小于约75微米，较佳小于40微米，最好约25微米或更小。
安装在插件35的表面351上的是几个封装芯片320、325和330。这些封装的半导体芯片(在图1所示的示例形式中，虽然这些封装的特定类型对创造性必不是必须的)通过安装块335安装在上表面351上。值得说明的是，安装块的尺寸能使它们放得较平。即，安装块在y轴上的厚度(即，高度)小于安装块在x轴上的厚度(即，宽度)。这些安装块的一个例子是焊料凸起焊盘，如图3中的小圆圈所示。应注意也可以使用其它形式的金属互连。使用这种尺寸的安装块335有助于使用连接焊盘栅格阵列(LGA)来安装封装半导体芯片。值得说明的是，安装块335的直径近似于50微米。应注意虽然示出的多个封装半导体芯片都安装在插件的上表面并且示出单个封装半导体芯片安装在插件的下表面，但本发明并是局限于此，例如：可以将一单个封装半导体芯片安装在上表面而将另一单个封装半导体芯片安装在下表面或将多个封装半导体芯片安装在插下表面或其任意组合等等。
图4示出图3所示的MCM的示例横截面316。引线可以沿着上表面351和/或下表面352延伸。引线用于将顶部连接焊盘与基片上的其它导电元件互连。焊接掩膜层可以覆盖这些引线及部分上表面和下表面。值得说明的是，插件350具有两个金属(或引线)层。引线层383排在上表面351上，而引线层393排在下表面352上。在这些引线层上分别是焊接掩膜层382和392。参照通过接触焊盘384、焊料凸起焊盘335和接触焊盘381安装至插件350的封装半导体芯片315进一步描述封装半导体芯片的安装。接触或连接点是适于表面安装的类型，因此是由诸如铜之类的可焊接金属(最好是镀金)形成的。
图5示出图3的MCM的横截面316的另选的示例实施例。在此例子中，插件350具有一个由排在下表面352上的代表引线层393所示的金属层。在此引线层上为焊接掩膜层392。参照通过接触焊盘384、焊料凸起焊盘335和接触焊盘381安装至插件350的封装半导体芯片315进一步描述封装半导体芯片的安装。值得说明的是，封装半导体芯片320通过过孔371电耦合至插件350。
见图6，示出图3的多芯片模块的俯视图。同样的标号表示相似的元件。如图所示，焊球的阵列安装至下表面，如用例如焊球310的虚线所示的。相应的连接或接触焊盘未示出。应注意如图6中所示的焊球数仅仅是为了说明而示例的。例如：根据本发明的原理的多芯片模块通常具有比图6中所示更多的焊球，焊接可以比图6中所示的焊球数少。另外，根据本发明的一个方面，各封装半导体芯片320、325和330是通过连接或安装焊盘360的连接焊盘栅格阵列(LGA)来安装的。根据本发明的一个方面，使用LGA(对应，例如球栅格阵列(BGA))进一步减低了多芯片模块300的高度。虽然这些安装焊盘排列在上表面351上，但在此例中看不出(由虚线表示)，因为被封装半导体芯片覆盖了。如图6所示，安装焊盘在阵列占据的整个区域排成彼此相隔一定距离的阵列的形式。然而，阵列的图形可以伸出一个多个封装半导体芯片，用作例如检测点等。
见图7，示出图2的多芯片模块的仰视图。在此图中，焊球的阵列安装在下表面353上。如上表面351，通过利用键合焊盘361的LGA连接将封装半导体芯片315安装在插件350上。又，在插件350的底部351上的安装焊盘的图形可以伸出被封装半导体芯片315覆盖的区域。
虽然不是本发明必须的，其它连接焊盘也可以在插件350的上表面351和下表面352上。这些其它连接焊盘可以为任何结构，然而最好根据标准焊盘结构(例如：上述LGA)来配置片，常用于通过表面安装程序安装芯片之类的元件的电路板中。某标准片结构是由包括电子工业联合会的电子设备工程联合委员会(″JEDEC″)在内的标准设定机构设定的，由日本的电子工业协会(″EIAJ″)及由其它标准设定机构设定的。如此公开中使用的，″官方标准″一词指由政府或工业协会采纳的标准，而″非官方标准″一词指虽不符合官方标准但由表面安装工业中的众多公司采纳的封装设计。
见图3，在多芯片模块350中没有底部填料。如本领域中所知，底部填料是加强结构的环氧树脂型材料。然而，根据本发明的一个方面，缺少底部填料(在某种程度上降低了结构的整个机械稳定性的同时)减少了成本(例如：这避免了特殊过程(在板填料厂中不常用)来加此底部填料)并且使得可以出于维修目的用诸如热熔接合材料及用其它封装芯片代替的方法将所有或任何封装半导体芯片独立地从插件350去除。也就是说，可以用传统技术而不破坏基片将封装半导体芯片从插件350分离。这里使用的″可去除地连接的″一词指可以被去除而不破坏基片的连接或安装。值得说明的是，可以在封装芯片之间保留间隙，以允许设置局部加热维修工具以便于去除。
这样，根据本发明的另一方面，在多芯片模块300中使用封装芯片有助于组装后的检测。如上所述，任何检测不合格的封装都可以因没有底部填料而被替换，从而提高了所述类型的多芯片模块的产量。
根据本发明的一个方面，在各封装半导体芯片的上表面上露出模表面被用于提高多芯片模块的热性能。
如上所述，根据本发明的一个方面，具有独立检测和固化能力的超薄封装内系统(SIP)包括具有在其顶表和下表面上设有多个用LGA连接的封装半导体芯片的插件且其中没有在SIP上使用底部填料。例如：在上述例子中，多芯片模块包括四个封装半导体芯片(三个在插件的上表面上，一个在插件的下表面上)。值得说明的是，所述多芯片模块能包括高度约为575-625微米的非常薄的多芯片封装。这由图3中的高度H示出。这假设以下示例尺寸：大致的封装半导体厚度或高度为225-250微米；将封装半导体芯片安装至上表面或下表面的焊料凸起焊盘的大致直径为50微米；而插件的大致宽度或高度为25微米(例如：在上表面和下表面都有焊接掩膜的双金属层)。如图3所示，及如前所述，焊球310应具有能容纳底部封装的半导体芯片的竖直高度。这样，电路板上多芯片模块的实际高度可以大于上述多芯片模块的大致高度。
通过建立多芯片模块，可以减少到例如电路板的所需输入/输出互连。例如：如果四个封装共有384个LGA键合焊盘，可能仅在多芯片模块内需要这些信号的一些。这样，会发生到电路板的输入/输出信号减少，例如减少至106个信号或106个焊球。此输入/输出信号减少增加了可用于安装底部封装半导体芯片的面积。另外，随着输入/输出发信号的减少在电路板自身上发信号的路由比在电路板上单个地安装四个封装半导体芯片中的每一个要简单。最后，因为插件上的封装与封装互连可以远远短于将单个封装表面安装在电路板上的情况，可以实现更高的电性能。
应注意在同一基底材料基片上形成的顶表和下表面上使用LGA图形。这样，在基片结构的顶和底之间的热膨胀系数中没有失配，这使LGA可以与小的焊接量接合但仍具有高可靠性。
本发明的另一方面涉及所述类型的多芯片组件的制造方法。如图8示出示例流程图，用于建立包括插件或基片的多芯片模块，在其上表面和下表面上设置了多个封装半导体芯片。在步骤505中，安装焊盘的图形设置在插件的两个表面，用于形成LGA连接。在上表面和下表面上的图形不一定要一致。应注意的是，本文并没有描述形成导电引线层、过孔、及其它安装或检测片之类的其它步骤。在步骤510中，将至少一个封装半导体芯片安装至插件上表面的安装焊盘的至少一部分并将至少一个封装半导体芯片安装至在底部安装焊盘的至少一部分上的插件的下表面。在步骤510的安装后，没有象步骤515所示执行安装的封装半导体芯片的底部充填。这样，封装半导体芯片被可去除地连接至插件。如上所述，这有助于MCM的检测和维修，因为可以将封装半导体芯片从基片去除并用另一同一类型的封装半导体芯片代替。这在步骤520和525中进行了说明。在步骤520中，执行了一个MCM的封装半导体芯片的检测。如果检测不合格，则在步骤525中用同一类型的另一封装半导体芯片代替该不合格的封装半导体芯片，且如有必要的话，重复该检测。
然而，应注意在某些情况下这里所述类型的多芯片模块会在室温下弯曲。例如：即使是将封装半导体芯片安装到插件350上之前，通常在150℃的温度下将焊接掩膜(如图4和5所示)加到插件350上。在此固化温度下，插件放得较平。如果上表面351上的焊接掩膜的尺寸与下表面352上焊接掩膜的尺寸不同一此尺寸差足以在将插件随后冷却到室温时使插件350弯曲。
也就是说，在这里所述的多芯片模块的制造中，在一温度范围或窗口内(例如：150℃-180℃)固化各种元件。这样，在此温度范围内，多芯片模块300放得较平。然而，当冷却至室温时，由于通过区分在上表面上的材料量(及其附属CTE)与在下表面上的材料量(及其附属CTE)形成的不平衡而在插件上出现弯曲。此变形在图9中示出，它示出了在室温下具有一定程度弯曲的多芯片模块300，这样插件的侧面部分向箭头901所示的向上的方向弯曲。应注意变形可以发生在向上的方向也可以发生在向下的方向。实际上，多芯片模块的一侧可以向上的形式弯曲，而多芯片模块的另一侧可以向下的形式弯曲。
这样，为了将多芯片模块安装至电路板就有必要去除在多芯片模块中的任何变形。因此，根据本发明的另一方面，图10中示出用于安装多芯片模块的示例流程图。在步骤705中，将弯曲的多芯片模块定位在需要粘结的电路板部分上。在步骤710中，执行回流，用于通过焊接球310将多芯片模块安装至电路板。回流过程将弯曲的多芯片模块的温度至少提高至预定温度窗口内或以上。这预定的温度窗口包括了诸如固化焊接掩膜之类的元件、安装封装半导体芯片等的温度在内的温度窗口。这样，多芯片模块就会“松驰”并变得较平以安装至电路板。图11示出将多芯片模块300安装至电路板305的一部分的图。
多芯片模块300在电路板305的上表面占有的面积远远小于分别安装封装半导体芯片315、320、325和330所需的面积。另外，在这些封装半导体芯片之间的互连还可以通过插件350的引线路由合并至此组件，且因此，不需要由在电路板305自身的引线容纳。这就降低了电路板中所需的互连的复杂性。在某些情况下，这可以减少整个电路板中所需的层数。因此，该组件和组装方法具有与将裸模安装至栈式结构中的栈式芯片结构可以实现的相似的优点。然而，不需要将封装芯片315、320、325和330设置成特殊结构，而是用于直接安装至电路板的类型的标准芯片。可以在来自多个渠道的有大量的廉价的标准封装结构中使用多种芯片。例如：可以来自多个制造商的标准封装结构中使用存储器芯片。
应注意，在冷却至室温后，在电路板上安装的多芯片模块中将出现一些应力。然而，焊球(例如：焊球310)将维持与电路板的机械(和电)接触。即，表面张力和多芯片模块通过焊球与电路板的连接大于多芯片模块中出现的张力。
在本发明的另一方面，可以将栈式多芯片结构开发成具有这里所述的多芯片模块的基本元件。这在图12中描述了，它示出了包括两个多芯片组件405和460的示例栈式组件400。应注意栈式多芯片模块可以包括两个以上的多芯片组件。下级多芯片模块405的插件450具有相应的安装焊盘、或通路(未示出)用于对其安装上述上级多芯片模块的焊球410。栈式组件400被安装至上述电路板。应注意栈式多芯片模块可包括这里所述类型的多芯片模块及其它类型多芯片模块的混合体。例如：栈式多芯片模块可包括至少一个所述类型的多芯片模块及一个或多个其它类型的多芯片模块。
应注意，机械强度差但平坦的插件和封装基片提供使用基于单个合金的组合材料的优点。这可以为具有低回流温度(230℃)和单个回流温度曲线图的更简单的组装过程作准备。另外，这可以为避免诸如用快速扩散机理的金属间化合形成之类的高温驱动可靠性问题作准备。
应注意可以使用其它形式的连接材料。例如：共熔的连接材料或其它已知导电连接材料。可以将各向异性的导电材料而不是导电连接材料的离散的块用作封装半导体芯片和基片表面之间的层。如本领域中已知的，该各向异性材料会在通过层的方向而不是在沿层的平面的方向上明显地导电。
在上述说明中，诸如“顶”、“底”、“向上”和“向下”之类的词指微电子元件、单元或电路板的参照系。这些词并不是指普通的重力参考系。
如在此公开中所用的，将终端或其它导电特征作为“露出”电介质元件的表面，其中设置终端，使向该表面看时可以看见所有或部分导电特征。因此，有电介质元件的表面露出的导电特征可以从该表面突出；可以用此表面嵌平；或可以从该表面凹进并通过电介质元件整个地或部分地从开口伸出。
虽然这里参照特定实施例对本发明进行描述，但应理解这些实施例只是说明本发明的原理和应用。因此应理解可以对示例实施例作多种变更并可以设计其它结构而不偏离由所附权利要求所定义的本发明的精神和范围。

Claims (27)

1.一种多芯片模块，其特征在于，包括：
具有上表面和下表面的插件，各表面具有在其上排成阵列图形的安装焊盘；
安装到上表面上设置的安装焊盘的至少一部分的至少一个封装半导体芯片；和
安装到下表面上设置的安装焊盘的至少一部分的至少一个封装半导体芯片；
其中，上表面和下表面上安装的半导体芯片可去除地粘合至插件且其中用于将封装半导体芯片连接至安装焊盘的各部分的各安装块的宽度大于各安装块的高度。
2.如权利要求1所述的多芯片模块，其特征在于，所述安装焊盘和安装块是按照连接焊盘栅格阵列(LGA)的。
3.如权利要求1所述的多芯片模块，其特征在于，所述在上表面和下表面上安装的封装半导体芯片没有底部填料。
4.如权利要求1所述的多芯片模块，其特征在于，所述插件的高度不大于75微米。
5.如权利要求1所述的多芯片模块，其特征在于，所述插件的高度不大于40微米。
6.如权利要求1所述的多芯片模块，其特征在于，所述插件的高度不大于25微米。
7.如权利要求1所述的多芯片模块，其特征在于，所述插件的高度不大于约625微米。
8.如权利要求1所述的多芯片模块，其特征在于，所述安装块为高度不大于60微米的焊接突起。
9.如权利要求1所述的多芯片模块，其特征在于，所述插件的下表面还包括多个粘合焊盘，用于对其附加多个用于将多芯片模块粘合至电路板的相应焊球。
10.如权利要求9所述的多芯片模块，其特征在于，还包括电路板。
11.如权利要求1所述的多芯片模块，其特征在于，所述至少一个封装半导体器件具有一个上表面，该上表面是由封装半导体器件中的裸片的上表面形成的，用于提高多芯片模块的热性能。
12.一种用于安装至电路板的多芯片组件，其特征在于，所述多芯片组件包括：
具有上表面和下表面的插件，各表面具有在其上排成连接焊盘栅格阵列(LGA)的安装焊盘，所述插件的高度不大于约25微米；
通过安装块安装到上表面上设置的安装焊盘的至少一部分的多个封装半导体芯片，多个封装半导体芯片中每一个的高度不大于约250微米；和
通过安装块安装到下表面上设置的安装焊盘的至少一部分的至少一个封装半导体芯片，多个封装半导体芯片中每一个的高度不大于约250微米；
其中，所述安装块的高度约为50微米且其中在上表面和下表面上安装的封装半导体芯片没有底部填料。
13.如权利要求12所述的多芯片模块，其特征在于，具有小于约625微米的总高度。
14.如权利要求12所述的多芯片模块，其特征在于，所述插件的下表面还包括多个连接焊盘，用于对其附加多个用于将多芯片模块连接至电路板的相应焊球。
15.如权利要求12所述的多芯片模块，其特征在于，所述至少一个封装半导体器件具有一个上表面，该上表面是由在用于提高多芯片模块的热性能的封装半导体器件中的裸片的上表面形成的。
16.一种用于安装至电路板的栈式多芯片模块，其特征在于，所述栈式多芯片模块包括：
多个包括第一多芯片模块和第二多芯片模块的多芯片模块，所述第一多芯片模块和第二多芯片模块电连接和机械连接，且其中所述第一多芯片模块包括：
具有上表面和下表面的插件，各表面具有在其上排成阵列图形的安装焊盘；
安装到上表面上设置的安装焊盘的至少一部分的至少一个封装半导体芯片；和
安装到下表面上设置的安装焊盘的至少一部分的至少一个封装半导体芯片；
其中，上表面和下表面上安装的封装半导体芯片没有底部填料，且其中用于将封装半导体芯片键合至安装焊盘的各部分的各安装块的宽度大于各安装块的高度。
17.如权利要求16所述的栈式多芯片模块，其特征在于，所述安装焊盘和安装块是按照连接焊盘栅格阵列(LGA)的。
18.如权利要求16所述的栈式多芯片模块，其特征在于，所述第一多芯片模块的高度不大于约625微米。
19.如权利要求16所述的栈式多芯片模块，其特征在于，所述安装块为高度不大于约60微米的焊料凸起焊盘。
20.如权利要求16所述的栈式多芯片模块，其特征在于，所述插件的下表面还包括多个连接焊盘，用于对其附加多个用于将多芯片模块连接至电路板的相应焊球。
21.如权利要求20所述的栈式多芯片模块，其特征在于，还包括电路板。
22.如权利要求16所述的栈式多芯片模块，其特征在于，所述至少一个封装半导体器件具有一个上表面，该上表面是由在用于提高多芯片模块的热性能的封装半导体器件中的裸片的上表面形成的。
23.一种用于将弯曲的多芯片模块安装至电路板的方法，其特征在于，该方法包括以下步骤：
在安装用电路板上定位弯曲的多芯片模块；和
提高弯曲的多芯片模块的温度，使其变得较平并安装块回流，用于将现在较平的多芯片模块电连接和机械连接至电路板。
24.如权利要求23所述的方法，其特征在于，所述将安装块在连接至电路板的回流之前，最初与多芯片模块的表面相连。
25.如权利要求23所述的方法，其特征在于，所述弯曲的多芯片模块不包括底部填料。
26.如权利要求23所述的方法，其特征在于，在定位步骤之间还包括以下步骤：
检测弯曲的多芯片模块的封装半导体芯片；
如果检测的封装半导体芯片不合格，则用同种类型的同一封装半导体芯片取代不合格的封装半导体芯片。
27.如权利要求23所述的方法，其特征在于，该方法还包括以下步骤：
通过对插件上表面上的至少一个封装半导体芯片使用连接焊盘栅格阵列(LGA)和通过对插件下表面上的至少一个封装半导体芯片使用连接焊盘栅格阵列(LGA)，使得将封装半导体芯片可去除地连接至插件来形成弯曲的多芯片模块。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101183677B (zh) * 2007-03-28 2010-06-02 日月光半导体制造股份有限公司 封装结构及其制造方法
CN101471330B (zh) * 2007-12-28 2010-06-09 鸿富锦精密工业（深圳）有限公司 半导体封装结构
CN103165554A (zh) * 2011-12-16 2013-06-19 中兴通讯股份有限公司 栅格阵列lga封装模块
CN115441135A (zh) * 2022-08-09 2022-12-06 中国电子科技集团公司第五十五研究所 一种高可靠超宽带三维堆叠微波组件及其制作方法

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6297548B1 (en) 1998-06-30 2001-10-02 Micron Technology, Inc. Stackable ceramic FBGA for high thermal applications
US20020121707A1 (en) * 2001-02-27 2002-09-05 Chippac, Inc. Super-thin high speed flip chip package
USRE44438E1 (en) 2001-02-27 2013-08-13 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
US8143108B2 (en) * 2004-10-07 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
US7521785B2 (en) 2003-12-23 2009-04-21 Tessera, Inc. Packaged systems with MRAM
US7489517B2 (en) * 2004-04-05 2009-02-10 Thomas Joel Massingill Die down semiconductor package
JP4865197B2 (ja) * 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100585150B1 (ko) * 2004-07-01 2006-05-30 삼성전자주식회사 신호 전달 특성을 개선시킨 반도체 장치
JP4738996B2 (ja) * 2004-12-13 2011-08-03 キヤノン株式会社 半導体装置
US7241678B2 (en) * 2005-01-06 2007-07-10 United Microelectronics Corp. Integrated die bumping process
US7939934B2 (en) * 2005-03-16 2011-05-10 Tessera, Inc. Microelectronic packages and methods therefor
US20060214284A1 (en) * 2005-03-24 2006-09-28 Stuart Haden Apparatus and method for data capture
US7528616B2 (en) * 2005-05-27 2009-05-05 Lsi Corporation Zero ATE insertion force interposer daughter card
TWI269414B (en) * 2005-06-20 2006-12-21 Via Tech Inc Package substrate with improved structure for thermal dissipation and electronic device using the same
DE102005055761B4 (de) * 2005-11-21 2008-02-07 Infineon Technologies Ag Leistungshalbleiterbauelement mit Halbleiterchipstapel in Brückenschaltung und Verfahren zur Herstellung desselben
US7511359B2 (en) * 2005-12-29 2009-03-31 Intel Corporation Dual die package with high-speed interconnect
US7652361B1 (en) * 2006-03-03 2010-01-26 Amkor Technology, Inc. Land patterns for a semiconductor stacking structure and method therefor
US8004855B2 (en) * 2006-07-07 2011-08-23 Itt Manufacturing Enterprises, Inc. Reconfigurable data processing system
KR100817054B1 (ko) * 2006-07-13 2008-03-26 삼성전자주식회사 패키지 테스트용 소켓, 테스트 소켓용 러버 및 테스트소켓용 가이드
US7545029B2 (en) * 2006-08-18 2009-06-09 Tessera, Inc. Stack microelectronic assemblies
KR100813621B1 (ko) * 2006-10-03 2008-03-17 삼성전자주식회사 적층형 반도체 소자 패키지
JP2008192725A (ja) * 2007-02-02 2008-08-21 Spansion Llc 半導体装置及びその製造方法並びに半導体装置の製造装置
JP2009038112A (ja) * 2007-07-31 2009-02-19 Toshiba Corp プリント配線板構造および電子機器
US7978479B2 (en) * 2007-08-15 2011-07-12 Accton Technology Corporation WLAN SiP module
SG142321A1 (en) 2008-04-24 2009-11-26 Micron Technology Inc Pre-encapsulated cavity interposer
KR101007932B1 (ko) * 2008-07-25 2011-01-14 세크론 주식회사 패턴 위치 결정 방법, 캐비티 위치 결정 방법 및 솔더 범프형성 방법
US8130512B2 (en) * 2008-11-18 2012-03-06 Stats Chippac Ltd. Integrated circuit package system and method of package stacking
US20120020040A1 (en) * 2010-07-26 2012-01-26 Lin Paul T Package-to-package stacking by using interposer with traces, and or standoffs and solder balls
US8432034B2 (en) 2011-05-25 2013-04-30 International Business Machines Corporation Use of a local constraint to enhance attachment of an IC device to a mounting platform
JP5798398B2 (ja) * 2011-07-25 2015-10-21 トヨタ自動車株式会社 無線通信システム、及び受信機並びに通信方法
US9437512B2 (en) 2011-10-07 2016-09-06 Mediatek Inc. Integrated circuit package structure
KR102008014B1 (ko) 2012-10-15 2019-08-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9915869B1 (en) * 2014-07-01 2018-03-13 Xilinx, Inc. Single mask set used for interposer fabrication of multiple products
JP2016058673A (ja) * 2014-09-12 2016-04-21 イビデン株式会社 プリント配線板およびその製造方法
TWI559829B (zh) 2014-10-22 2016-11-21 矽品精密工業股份有限公司 封裝結構及其製法
KR20160088746A (ko) 2015-01-16 2016-07-26 에스케이하이닉스 주식회사 반도체 패키지 및 반도체 패키지의 제조방법
US9543270B1 (en) 2015-07-31 2017-01-10 Inotera Memories, Inc. Multi-device package and manufacturing method thereof
WO2017111903A1 (en) 2015-12-21 2017-06-29 Intel Corporation Integrating system in package (sip) with input/output (io) board for platform miniaturization
US9633950B1 (en) 2016-02-10 2017-04-25 Qualcomm Incorporated Integrated device comprising flexible connector between integrated circuit (IC) packages
US9633977B1 (en) 2016-02-10 2017-04-25 Qualcomm Incorporated Integrated device comprising flexible connector between integrated circuit (IC) packages
US10163773B1 (en) 2017-08-11 2018-12-25 General Electric Company Electronics package having a self-aligning interconnect assembly and method of making same
KR102599631B1 (ko) 2020-06-08 2023-11-06 삼성전자주식회사 반도체 칩, 반도체 장치, 및 이를 포함하는 반도체 패키지

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4558397A (en) * 1983-12-19 1985-12-10 Amp Incorporated Interposer connector for surface mounting a ceramic chip carrier to a printed circuit board
DE3685647T2 (de) * 1985-07-16 1993-01-07 Nippon Telegraph & Telephone Verbindungskontakte zwischen substraten und verfahren zur herstellung derselben.
KR970003915B1 (ko) * 1987-06-24 1997-03-22 미다 가쓰시게 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈
AU8519891A (en) * 1990-08-01 1992-03-02 Staktek Corporation Ultra high density integrated circuit packages, method and apparatus
US5679977A (en) * 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
JP2876773B2 (ja) * 1990-10-22 1999-03-31 セイコーエプソン株式会社 プログラム命令語長可変型計算装置及びデータ処理装置
US5117282A (en) * 1990-10-29 1992-05-26 Harris Corporation Stacked configuration for integrated circuit devices
US5172303A (en) * 1990-11-23 1992-12-15 Motorola, Inc. Electronic component assembly
US5222014A (en) * 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
US5247423A (en) * 1992-05-26 1993-09-21 Motorola, Inc. Stacking three dimensional leadless multi-chip module and method for making the same
US6054756A (en) * 1992-07-24 2000-04-25 Tessera, Inc. Connection components with frangible leads and bus
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
FR2709020B1 (fr) * 1993-08-13 1995-09-08 Thomson Csf Procédé d'interconnexion de pastilles semi-conductrices en trois dimensions, et composant en résultant.
US5642261A (en) * 1993-12-20 1997-06-24 Sgs-Thomson Microelectronics, Inc. Ball-grid-array integrated circuit package with solder-connected thermal conductor
US5384689A (en) * 1993-12-20 1995-01-24 Shen; Ming-Tung Integrated circuit chip including superimposed upper and lower printed circuit boards
US6232152B1 (en) * 1994-05-19 2001-05-15 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages and the resulting semiconductor package structures
US5834339A (en) * 1996-03-07 1998-11-10 Tessera, Inc. Methods for providing void-free layers for semiconductor assemblies
JP2595909B2 (ja) * 1994-09-14 1997-04-02 日本電気株式会社 半導体装置
US5659952A (en) * 1994-09-20 1997-08-26 Tessera, Inc. Method of fabricating compliant interface for semiconductor chip
US5541450A (en) * 1994-11-02 1996-07-30 Motorola, Inc. Low-profile ball-grid array semiconductor package
JP2570637B2 (ja) * 1994-11-28 1997-01-08 日本電気株式会社 Ｍｃｍキャリア
US5616958A (en) * 1995-01-25 1997-04-01 International Business Machines Corporation Electronic package
US5783870A (en) * 1995-03-16 1998-07-21 National Semiconductor Corporation Method for connecting packages of a stacked ball grid array structure
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
US5861666A (en) * 1995-08-30 1999-01-19 Tessera, Inc. Stacked chip assembly
US5801072A (en) * 1996-03-14 1998-09-01 Lsi Logic Corporation Method of packaging integrated circuits
JP2891665B2 (ja) * 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
US5844315A (en) * 1996-03-26 1998-12-01 Motorola Corporation Low-profile microelectronic package
JP2806357B2 (ja) * 1996-04-18 1998-09-30 日本電気株式会社 スタックモジュール
FR2759465B1 (fr) * 1996-04-30 1999-04-30 Corning Inc Procede de formation d'un circuit optique
JP3619523B2 (ja) * 1996-12-04 2005-02-09 株式会社ルネサステクノロジ 半導体装置
US6365975B1 (en) * 1997-04-02 2002-04-02 Tessera, Inc. Chip with internal signal routing in external element
JP3139426B2 (ja) * 1997-10-15 2001-02-26 日本電気株式会社 半導体装置
KR100260997B1 (ko) * 1998-04-08 2000-07-01 마이클 디. 오브라이언 반도체패키지
US6072233A (en) * 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package
US6180881B1 (en) * 1998-05-05 2001-01-30 Harlan Ruben Isaak Chip stack and method of making same
KR100266693B1 (ko) * 1998-05-30 2000-09-15 김영환 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법
US6313522B1 (en) * 1998-08-28 2001-11-06 Micron Technology, Inc. Semiconductor structure having stacked semiconductor devices
US6093029A (en) * 1998-09-08 2000-07-25 S3 Incorporated Vertically stackable integrated circuit
US6417688B1 (en) * 1999-12-31 2002-07-09 Intel Corporation Method and apparatus for implementing a highly robust, fast, and economical five load bus topology based on bit mirroring and a well terminated transmission environment
US6496026B1 (en) * 2000-02-25 2002-12-17 Microconnect, Inc. Method of manufacturing and testing an electronic device using a contact device having fingers and a mechanical ground
WO2001071806A1 (fr) * 2000-03-21 2001-09-27 Mitsubishi Denki Kabushiki Kaisha Dispositif a semi-conducteur, procede de realisation d'un dispositif electronique, dispositif electronique, et terminal d'informations portable
US6462421B1 (en) * 2000-04-10 2002-10-08 Advanced Semicondcutor Engineering, Inc. Multichip module
US6343940B1 (en) * 2000-06-19 2002-02-05 Advantest Corp Contact structure and assembly mechanism thereof
US6515870B1 (en) * 2000-11-27 2003-02-04 Intel Corporation Package integrated faraday cage to reduce electromagnetic emissions from an integrated circuit
US7605479B2 (en) 2001-08-22 2009-10-20 Tessera, Inc. Stacked chip assembly with encapsulant layer

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101183677B (zh) * 2007-03-28 2010-06-02 日月光半导体制造股份有限公司 封装结构及其制造方法
CN101471330B (zh) * 2007-12-28 2010-06-09 鸿富锦精密工业（深圳）有限公司 半导体封装结构
CN103165554A (zh) * 2011-12-16 2013-06-19 中兴通讯股份有限公司 栅格阵列lga封装模块
CN103165554B (zh) * 2011-12-16 2017-09-22 中兴通讯股份有限公司 栅格阵列lga封装模块
CN115441135A (zh) * 2022-08-09 2022-12-06 中国电子科技集团公司第五十五研究所 一种高可靠超宽带三维堆叠微波组件及其制作方法
CN115441135B (zh) * 2022-08-09 2023-12-01 中国电子科技集团公司第五十五研究所 一种高可靠超宽带三维堆叠微波组件及其制作方法

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