KR20050053751A - 다중-칩 패키지들을 위한 컴포넌트, 방법 및 어셈블리 - Google Patents

다중-칩 패키지들을 위한 컴포넌트, 방법 및 어셈블리 Download PDF

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KR20050053751A
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영곤 김
데이비드 깁슨
마이클 워너
필립 댐버그
필립 오스본
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테세라, 인코포레이티드
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Abstract

독립적인 테스트 및 수선 능력을 가진 박막 SIP(system-in-a-package)는 LGA(Land Grid Array) 포맷에 따라 솔더 범프들(335)을 통해 탑재되는 다수의 패키지형 반도체 칩들(315, 320, 325, 330)이 그 상면(351) 및 하면(352)상에 정렬되어 있는 인터포우저(350)를 구비하고 이러한 SIP에는 언더필이 사용되지 않는다.

Description

다중-칩 패키지들을 위한 컴포넌트, 방법 및 어셈블리{COMPONENTS, METHODS AND ASSEMBLIES FOR MULTI-CHIP PACKAGES}
본 발명은 마이크로 전자 어셈블리들 및 이를 만드는데 사용되는 컴포넌트들과 방법들에 관한 것이다.
반도체 칩들과 같은 마이크로 전자 요소들은 보통 회로 보드들과 같은 회로 패널들상에 탑재된다. 예를 들어, 패키지형 반도체 칩들(packaged semiconductor chips)은 패키지의 하면상에 본딩 접점들(bonding contacts)의 어레이를 가질 수 있다. 이러한 패키지는, 패키지상의 본딩 접점 각각이 회로 보드상의 대응되는 본딩 접점과 정렬되도록, 패키지의 하면이 아래를 향하며 회로 보드의 상면과 마주보게 패키지를 회로 보드상에 배치하는 것에 의해, 회로 보드의 상면에 노출되어 있는 본딩 접점들의 대응되는 어레이에 탑재될 수 있다. 대개 솔더 볼들(solder balls) 형태의 도전성 본딩 물질의 매스들--탑재 매스들--이 패키지의 본딩 접점들과 회로 보드의 본딩 접점들간에 제공된다. 통상적인 표면-실장 기술들의 경우, 솔더 볼들은, 회로 보드에 패키지를 부착하기 전에, 패키지의 본딩 접점들에 배치된다.
통상적으로, 다수의 마이크로 전자 요소들이 회로 보드상에 나란히(side-by-side) 탑재되며 여러 본딩 접점들을 접촉하는 전기 전도성의 트레이스들에 의해 서로 접속된다. 그러나, 이러한 종래의 접근 방법을 사용하면, 회로 보드는 최소한 모든 마이크로 전자 요소들의 합계 면적과 동일한 면적을 가져야 한다. 또한, 회로 보드는 마이크로 전자 요소들 모두를 상호 접속하는데 필요한 모든 트레이스들을 가져야 한다. 일부의 경우들에서는, 필요한 상호 접속들을 수용하기 위해, 회로 보드는 많은 층들의 트레이스들을 포함해야 한다. 이것은 회로 보드의 비용을 실질적으로 증가시킨다. 통상적으로, 각 층은 회로 보드의 전체 면적에 걸쳐 확장된다. 다시 말해, 전체 회로 보드에서의 층들 수는, 가장 복잡하고 빡빡하게 채워져 있는 상호 접속들을 가진 회로 보드 영역에서 요구되는 층들의 수에 의해 판정된다. 예를 들어, 특정 회로가 일부의 작은 면적에서는 트레이스들의 6개 층들을 필요로 하지만 회로 보드의 나머지에서는 4개의 층들만을 필요로 하는 경우, 전체 회로 보드는 6-계층 구조로 제작되어야 한다.
추가적인 회로 패널을 사용해 관련 마이크로 전자 요소들을 서로 접속시켜, 여기에서 "다중-칩 모듈" 또는 MCM이라고도 하는, 하부-회로 또는 모듈을 형성하는 것에 의해, 이러한 어려움들이 어느 정도 경감될 수 있다. 이제는, 다중-칩 모듈이 메인 회로 보드에 탑재된다. 메인 회로 보드는 모듈의 회로 패널에 의해 형성되는 상호 접속들을 포함할 필요가 없다. 이러한 다중-칩 모듈은 "스택형" 구성으로 만들어 질 수 있으므로, 모듈의 패키지형 칩들 또는 다른 마이크로 전자 요소들 중 일부가 동일한 모듈의 다른 칩들 또는 마이크로 전자 요소들의 상부에 배치될 수 있다. 따라서, 전체로서의 다중-칩 모듈이 모듈의 개별적인 마이크로 전자 요소들의 합계 면적보다 작은 메인 회로 보드의 면적에 탑재될 수 있다. 그러나, 추가적인 회로 패널 및 이러한 회로 패널과 메인 회로 보드 사이의 상호 접속들의 추가적인 층이 추가적인 공간을 소비한다. 특히, 추가적인 회로 패널 및 이러한 회로 패널과 메인 회로 보드 사이의 상호 접속들의 추가적인 층은 다중-칩 모듈의 높이, 예를 들어, 모듈이 메인 회로 보드의 상면상으로 투영되는 거리를 늘린다. 예를 들어, 소형화된 셀룰러 전화기들 및 사용자에 의해 소지되거나 휴대될 다른 장치들에 사용하기 위한 어셈블리들에서와 같이, 모듈이 스택 구성으로 제공되며 낮은 높이가 필수적인 경우, 이것이 특히 중요하다.
패키지형 반도체 칩들을 별개의 모듈 회로 패널상에 탑재하는 것에 의해 소비되는 추가적인 공간은 모듈의 회로 패널을, 흔히 패키지 기판이라고 하는, 패키지 자체의 부분과 통합하는 것에 의해 절감될 수 있다. 예를 들어, 수개의 베어 또는 비패키지형 반도체 칩들이, 칩 패키지 동작 동안, 공통 기판에 접속될 수 있다. 이러한 특징의 패키지들도 스택 구성으로 만들어질 수 있다. 이러한 다중-칩 패키지들은 패키지의 여러 칩들간의 상호 접속들 중 일부 또는 전부를 포함할 수 있고 아주 컴팩트한 어셈블리를 제공할 수 있다. 메인 회로 보드는 동일한 회로의 개개의 패키지형 칩들을 탑재하는데 필요한 것보다 간단할 수 있다. 안타깝게도, 이러한 유형들의 패키지들은, 테스트는 말할 것도 없고, 어셈블리 이후에 수선하기가 어렵다. 또한, 이러한 접근 방법은 패키지에 포함될 칩들의 각 조합에 대해 고유한 패키지들을 요한다. 예를 들어, 셀룰러 전화기 산업에서는, 상이한 셀룰러 전화기들의 상이한 사양들을 제공하기 위해, SRAM(static random access memory)와 플래시 메모리의 상이한 조합들을 가진 동일한 FPGA(field programmable gate array) 또는 ASIC(application specific integrated circuit)을 사용하는 것이 관례이다. 이것은 다양한 패키지들을 생산하고, 핸들링하며, 공급하는 것과 관련된 비용들을 증가시킨다.
따라서, 스택형 칩 어셈블리들에서의 추가적인 발전들이 여전히 필요할 것이다.
도 1 및 도 2는 패키지형 반도체 칩들의 대략적인 도면들을 도시한다.
도 3은 본 발명의 원리들에 따른 다중-칩 모듈의 개략도이다.
도 4 및 도 5는 본 발명의 원리들에 따른 다중-칩 모듈의 예시적 단면도들이다.
도 6은 도 3의 다중-칩 모듈에 대한 대략적인 상부 평면도이다.
도 7은 도 3의 다중-칩 모듈에 대한 대략적인 하부 평면도이다.
도 8은 본 발명의 원리들에 따른 다중-칩 모듈을 어셈블링하는데 사용하기 위한 예시적 흐름도이다.
도 9는 다중-칩 모듈의 가능한 휨을 도시하는 개략도이다.
도 10은 본 발명의 원리들에 따른 다중-칩 모듈을 탑재하는데 사용하기 위한 예시적 흐름도이다.
도 11은 다중-칩 모듈을 회로 보드의 일부분에 탑재하는 것을 도시하는 개략도이다.
도 12는 본 발명의 원리들에 따른 스택형 다중-칩 모듈의 개략도이다.
본 발명의 일 태양은, 패키지형 반도체 칩들이 LGA(land grid array) 접속에 따른 접속들을 사용해 인터포우저(interposer)의 양면에 부착되는, 개개의 회로 모듈 또는 다중-칩 모듈(MCM)을 제공한다. 가장 바람직한 것은, MCM에 대해 전반적으로 낮은 높이를 제공하기 위해, 패키지형 반도체 칩들과 인터포우저간의 접속들에 언더필 물질(underfill material)이 사용되지 않는 것이다. 다중-칩 모듈의 테스트 및 수선 능력들을 향상시키는 것 또한 본 발명의 또 다른 목적이다.
본 발명의 다른 태양은 초박막 SIP(system-in-a-package) 구조를 제공한다.
본 발명의 또 다른 태양은 복수개의 다중-칩 모듈들을 구비하는 스택형 전자 어셈블리를 제공한다. 각각의 다중-칩 모듈은, LGA 접속들을 사용해 인터포우저의 양면에 부착된 패키지형 반도체 칩들을 더 구비한다. 스택형 전자 어셈블리에는 언더필 물질이 사용되지 않는다.
본 발명의 또 다른 태양은 여기에서 설명된 유형들의 다중-칩 어셈블리들을 만드는 방법들에 관한 것이다. 기판은 기판의 양쪽 표면들에서 액세스 가능한 전기 전도성의 터미널들을 구비한다. 가장 바람직한 것은, 터미널들이 LGA 패턴에 따라 배치되는 것이다. 다중-칩 모듈을 만드는 단계들은, 여기에서 설명된 바와 같은 평면 시트 형태의 기판을 제공하는 단계, 및 다중-칩 모듈의 어느 면에도 언더필이 도포되지 않도록, 복수개의 패키지형 반도체 칩들을 기판의 양면에 어셈블링하는 단계를 포함한다.
본 발명의 또 다른 태양은 여기에서 설명된 유형들의 다중-칩 모듈을 회로 보드에 부착하는 방법들에 관한 것이다. 특히, 여기에서 설명된 유형들의 다중-칩 모듈은 휘어지기 쉽다. 회로 보드를 만드는 단계들은, 부착을 위해 회로 보드의 일부분상에 휘어진 다중-칩 모듈을 배치하는 단계 및 휨(warpage)을 제거하기 위해 리플로우하는 단계를 포함한다. 특히, 리플로우는 온도 범위대 이내의 또는 온도 범위대를 초과하는 온도에서 수행된다. 온도 범위대는 다중-칩 모듈의 종래 어셈블리와 관련이 있으며 솔더 마스크들 등을 경화시키는데 사용되는 온도들을 포함한다. 이러한 온도대(temperature window) 이내의 또는 이러한 온도대를 초과하는 온도에서 리플로우를 수행하는 것에 의해, 휘어진 다중-칩 모듈은 평형 상태로 돌아가며 회로 보드를 탑재할 수 있을 정도로 평평해진다.
발명을 수행하기 위한 최상 모드들
도 1에는 패키지형 반도체 칩(100)이 도시되어 있다. 본 개시에서 사용되는 바와 같이, "패키지형 반도체 칩"이라는 용어는 실제의 반도체 요소 또는 "베어 다이(bare die)" 자체 및 베어 다이의 적어도 한 면 또는 에지를 커버하는 하나 이상의 컴포넌트들 또는 층들 모두를 포함하는 유닛을 의미한다. 반드시 그런 것은 아니지만, 통상적으로, 패키지형 칩은 베어 다이 자체의 접점들과는 구별되는 전기 접속 요소들을 가진다. 본 개시에서 사용되는 바와 같이, "표준 패키지형 칩"이라는 용어는 패키지형 칩들에 적용될 수 있는 공식적 또는 비공식적 표준을 준수하는 패턴으로 배치되어 있는 (베어 다이의 접점들과 구별될 수도 그렇지 않을 수도 있는) 전기 접속 요소들을 갖는 패키지형 칩을 의미한다. 가장 바람직한 것은, 표준 패키지형 칩들이 회로 보드들에 탑재하기 위한 패키지형 칩들에 적용될 수 있는 표준을 준수하는 것이다. 예시적으로, 패키지형 반도체 칩(100)은 업계에 공지되어 있는 Tessera® Compliant Chip이다. 그러나, 다른 형태의 패키지형 칩들도 본 발명의 원리들에 따라 사용될 수 있다.
패키지형 반도체 칩(100)은, 리드들(106)로서 표현된 바와 같이, (나타내지 않은) 도전성 트레이스들 및 터미널들 또는, 예를 들어, 플렉시블 또는 폴리이미드 막일 수 있는 패키지 기판(109)의 접점 패드들(101)에 전기적으로 결합되어 있는 (나타내지 않은) 본딩 패드들을 가진 칩 또는 베어 다이(110;즉, 반도체 장치)를 구비한다. 이러한 터미널들(101) 및 도전성 트레이스들은 접점 패드들(101)에 부착되어 있으며 패키지를 (나타내지 않은) 회로 보드에 전기적으로 그리고 기계적으로 본딩하는데 사용되는 솔더 매스들(105)을 통해 (나타내지 않은) 외부 회로에 결합된다. 패키지형 반도체 칩(100)은, 물질들간의 CTE(coefficient of thermal expansion) 차이로 인해 발생되는 차원 변화들(dimensional changes)을 수용하기 위해, 다이(110)에 대한 터미널들(101)의 약간의 이동을 허용하는 응력 완충층(108;compliant layer)을 포함한다. 예시적으로, 응력 완충층(108)은 탄성체이다. 그러나, 다른 유형들의 응력 완충층들이 사용될 수도 있으며, 또한, 응력 완층층이 불필요할 수도 있다는 것에 주의해야 한다. 패키지형 칩(100)의 상면(111)은 칩(110)의 상면으로부터 형성된다는 것, 즉, 표면이 기판(109)과는 공간적으로 떨어져 있다는 것에도 주의해야 한다.
상기한 바와 같이, 다른 형태의 패키지형 칩들이 본 발명의 원리들에 따라 사용될 수도 있다. 또 하나의 예시적인 패키지화된 반도체 칩이 도 2에 도시되어 있다. 패키지화된 반도체 칩(200)은, 베어 다이(210)의, 기판(209)과 떨어져 있는 전면 또는 접점-포함면이 위쪽을 향하고 있으며, 응력 완충층이 없다는 것을 제외하면, 도 1의 패키지화된 반도체 칩(100)과 유사하다. 베어 다이(210)는 유선 본드들(201)에 의해 기판(209)의 본드 패드들(208)에 접속된다. 예를 들어, 여기에서 참조하고 있는 개시들인, 미국 특허 제 5,148,265호, 제 5,148,266호, 제 5,679,977호, 제 6,054,756호, 및 제 5,518,964호의 바람직한 소정 실시예들에 패키지들의 다른 도시들이 개시되어 있다.
이제 도 3을 참조하면, 본 발명의 일 태양에 따른 다중-칩 모듈(300)의 개략도가 도시되어 있다. 도면들은 공통의 척도를 갖지 않으며 그 차원들은 예시를 위해 과장되어 있다는 것에 주의해야 한다. 다중-칩 모듈(300)은 제 1 또는 상면(351) 및 제 2 또는 하면(352)을 가진 기판 또는 인터포우저(350)를 구비한다. 인터포우저(350)는 가능한 얇은 것이 바람직하며 플렉시블 시트 형태일 수 있는 유전체를 포함한다. 예를 들어, 인터포우저는, 유리, 탄소, 또는 중합체 파이버들과 같은 보강재들을 포함할 수 있는, 폴리이미드, BT 수지, 에폭시, 또는 다른 중합체들과 같은 하나 이상의 유전층들을 포함할 수 있다. 실질적으로 임의의 물질이 리지드(rigid) 또는 플렉시블 회로 보드들의 구성에 사용될 수 있다. 인터포우저(350)는, 솔더 볼들(310)을 통해, (후술되는) 패키지화된 장치들을 (나타내지 않은) 회로 보드에 전기적으로 결합시키기 위한 그리고, 전기 설계에 따라, 하나 이상의 패키지화된 반도체 칩들을 다같이 전기적으로 결합시키기 위한 (나타내지 않은) 하나 이상의 도전층들 또는 트레이스들을 구비한다. 솔더 볼들(310)은 하부의 패키지화된 반도체 칩의 존재를 수용하는 SH(Stand-off Height)를 가져야 한다. 따라서, 솔더 볼 피치는, 리플로우 이후에 충분한 볼 높이를 갖기 위해, 비교적 넓어야 한다. 예시적으로, 솔더 볼들(310)의 직경은 약 300 미크론(microns;micrometers)이다. 나타내지는 않았지만, 패키지형 반도체 칩들의 수직 상호 접속은 인터포우저의 비아 구조(via structure)를 통해 발생할 수도 있다.
여기에서 추가적으로 논의되는 바와 같이, 인터포우저의 두께는 완성된 어셈블리에 대한 y 차원의 높이에 기여하므로, 다른 요구 사항들과 모순되지 않도록 인터포우저의 두께는 최대한 작게 만드는 것이 바람직하다. 예시적으로, 인터포우저(350)는 약 75 미크론 미만의, 가장 바람직하기로는 40 미크론 미만의, 그리고 되도록이면 약 25 미크론 미만의 y 차원의 (솔더 마스크, 금속층들 등을 포함하는) 몸체 두께 또는 높이를 가진다.
인터포우저(350)의 상부(351)에는 다수의 패키지형 반도체 칩들(320, 325, 및 330)이 탑재된다. (발명의 개념을 위해 이러한 특정 유형들의 패키지가 요구되는 것은 아니지만, 도 1에 나타낸 예시적 형태의) 이러한 패키지형 반도체 칩들은 탑재 매스들(335)을 통해 상면(351)에 탑재된다. 예시적으로, 탑재 매스들(335)의 차원들은, 이들이 비교적 평평하게 놓여지는 정도이다. 즉, 탑재 매스의 y 차원의 두께(예를 들어, 높이)는 탑재 매스의 x 차원의 두께(예를 들어, 너비)보다 작다. 이러한 탑재 매스들의 일례가 도 3에 작은 원들로서 표시되어 있는 솔더 범프들이다. 다른 형태의 금속 상호 접속이 사용될 수도 있다는 것에 주의해야 한다. 이러한 크기의 탑재 매스들(335)을 사용함으로써, LGA 접속들을 사용해 패키지형 반도체 칩들을 탑재하는 것이 용이해진다. 예시적으로, 탑재 매스들(335)은 약 50 미크론의 직경을 가진다. 또한, 하면(352)에도 패키지형 반도체 칩(315)이 탑재되는데, 이 또한, 예시적으로 약 50 미크론의 직경을 가진 솔더 범프들을 통해 탑재된다. 인터포우저의 상면에는 복수개의 패키지형 반도체 칩들이 탑재되는 것으로 도시되어 있으며 인터포우저의 하면에는 하나의 패키지형 반도체 칩이 탑재되는 것으로 도시되어 있긴 하지만, 발명의 개념이 그렇게 한정되는 것은 아니므로, 예를 들어, 상면에 하나의 패키지형 반도체 칩이 그리고 하면에 또 하나의 패키지형 반도체 칩이 탑재되거나, 하면에 복수개의 패키지형 반도체 칩들이 탑재되거나, 이들에 대한 임의의 조합 등이 탑재될 수도 있다는 것에 주의해야 한다.
도 3의 MCM에 대한 예시적 단면도(316)가 도 4에 도시되어 있다. 트레이스들은 상면(351)과 하면(352) 중 하나를 따라, 또는 그 양자를 따라 확장될 수 있다. 트레이스들은 상부의 접속 패드들을 기판상의 다른 도전성 요소들과 상호 접속시키는 기능을 한다. 솔더 마스크층은 이러한 트레이스들 및 상면과 하면의 일부분들을 커버할 수 있다. 예시적으로, 인터포우저(350)는, 상면(351)상에 정렬되어 있는 트레이스층(383) 및 하면(352)상에 정렬되어 있는 트레이스층(393)의 2개의 금속(또는 트레이스)층들을 가진다. 이러한 트레이스층들 위에는 솔더 마스크층들(382 및 392)이 각각 존재한다. 접점 패드(384), 솔더 범프(335), 및 접점 패드(381)를 통해 인터포우저(350)에 탑재되어 있는 패키지형 반도체 칩(315)을 참조하여 패키지형 반도체 칩의 탑재를 추가적으로 예시한다. 예시적으로, 인터포우저(350)는, 비아(386;via)로서 표현된 바와 같은, 비아들을 더 구비할 수 있다. 접점 또는 접속 패드들은 표면 실장에 적합한 유형이어야 하므로, 금 도금이 되어 있는 것이 바람직한, 구리와 같은, 납땜 가능한 금속으로 형성된다.
도 3의 MCM에 대한 다른 실시예의 단면도(316)가 도 5에 도시되어 있다. 이러한 예시에서, 인터포우저(350)는 하면(352)상에 정렬되어 있는 트레이스층(393)을 표현하는 것으로써 도시되어 있는 하나의 금속층을 가진다. 이러한 트레이스층 위에는 솔더 마스크층(392)이 존재한다. 접점 패드(384), 솔더 범프(335), 및 접점 패드(381)를 통해 인터포우저(350)에 탑재되어 있는 패키지형 반도체 칩(315)을 참조하여 패키지형 반도체 칩의 탑재를 추가적으로 예시한다. 예시적으로, 패키지형 반도체 칩(320)은 비아(371)를 통해 인터포우저(350)에 전기적으로 결합된다.
이제 도 6을 참조하면, 도 3의 다중-칩 모듈에 대한 개략적인 상부 평면도가 도시되어 있다. 유사한 번호들은 유사한 요소들을 지시한다. 나타낸 바와 같이, 점선을 사용해 도시된, 예를 들어, 솔더 볼들(310)과 같은, 솔더 볼들의 어레이들이 하면에 탑재되어 있다. 대응되는 결합 또는 접점 패드들은 도시되어 있지 않다. 도 6에 나타낸 솔더 볼들의 갯수는 설명을 위한 예시일 뿐이라는 것에 주의해야 한다. 예를 들어, 본 발명의 원리들에 따른 다중-칩 모듈은 통상적으로, 도 6에 도시된 것보다 적은 솔더 볼들이 존재할 수도 있긴 하지만, 도 6에 도시된 것보다 많은 솔더 볼들을 가질 것이다. 또한, 본 발명의 태양에 따르면, 각각의 패키지형 반도체 칩(320, 325, 및 330)은 본딩 또는 탑재 패드들(360)의 LGA 패턴을 통해 탑재된다. 본 발명의 태양에 따르면, (예를 들어, BGA(ball grid array)에 대하여) LGA의 사용은 다중-칩 모듈(300)의 높이를 더 낮춘다. 이러한 탑재 패드들이 상면(351)상에 정렬되긴 하지만, 패키지형 반도체 칩들에 의해 덮히기 때문에, 점선으로 표현된 바와 같이, 이 예에서는 이들을 볼 수 없다. 도 6으로 알 수 있는 바와 같이, 탑재 패드들은, 어레이가 차지하고 있는 면적에 걸쳐 서로 거의 일정한 거리들에 배치되어 있는 어레이의 형태로 정렬되어 있다. 그러나, 어레이 패턴들은, 예를 들어, 테스트 포인트들 등으로서의 사용을 위해 패키지형 반도체 칩들 중 하나 이상을 초과하여 확장될 수 있다.
이제 도 7로 돌아가면, 도 3의 다중-칩 모듈에 대한 개략적인 하부 평면도가 도시되어 있다. 이러한 관점에서, 솔더 볼들의 어레이가 하면(352)상에 정렬되어 있다. 상면(351)과 마찬가지로, 패키지형 반도체 칩(315)이 본딩 패드들(361)을 이용하는 LGA 접속을 통해 인터포우저(350)에 탑재된다. 역시, 인터포우저(350) 하면(351)상의 탑재 패드들의 패턴은 패키지형 반도체 칩(315)에 의해 덮혀 있는 영역을 초과하여 확장될 수 있다.
발명의 개념을 위해 필요한 것은 아니지만, 인터포우저(350)의 상면(351) 및 하면(352)상에 다른 접속 패드들이 존재할 수도 있다. 이러한 타 접속 패드들은 임의의 구성일 수 있다. 그러나, 가장 바람직한 것은, 패드 구성들이, 표면 실장 절차에 의해 칩들과 같은 컴포넌트들을 탑재하기 위해 회로 보드에서 흔히 사용되는 표준 패드 구성, 예를 들어, 상술된 LGA를 따르는 것이다. 소정의 표준 패드 구성들은 EIA(Electronics' Industry Alliance)의 JEDEC(Joint Electronic Device Engineering Counsel)을 포함하는 표준 설정 주체들에 의해, EIAJ(Electronic Industry Association of Japan)에 의해, 그리고 다른 표준 설정 주체들에 의해 설정된다. 본 개시에서 사용되는 바와 같이, "공식적 표준"이라는 용어는 정부 또는 산업 협회에 의해 채택된 표준을 의미하는 한편, "비공식적 표준"이라는 용어는 공식적 표준을 준수하지는 않지만 표면 실장 업계의 다수 업체들에 의해 채택되어 온 패키지 설계를 의미한다.
다시 도 3을 참조하면, 다중-칩 모듈(350)에 언더필이 존재하지 않는다는 것을 알 수 있을 것이다. 업계에 공지되어 있는 바와 같이, 언더필은 구조에 강도를 더하는 에폭시형 물질(epoxy-type material)이다. 그러나, 본 발명의 태양에 따르면, 언더필 소재를 사용하지 않는 것이, 구조의 전반적인 기계적 안정성을 다소 약화시키기는 하지만, 비용이 절감되며(예를 들어, 이것은, 언더필을 도포하기 위해, 보드 충전 플랜트에서 흔히 사용되지 않는 특수한 절차들에 대한 필요를 방지한다), 본딩 물질을 녹이기 위해 열을 가하고 다른 패키지형 칩들로 대체하는 것과 같은, 표준 회로 보드 재작업 기술들을 사용해, 패키지형 반도체 칩들 중 하나 또는 전부를 수선 목적을 위해 인터포우저(350)로부터 독립적으로 제거할 수 있게 한다. 다시 말해, 패키지형 반도체 칩들은 기판을 손상시키지 않으면서 종래의 기술들을 사용해 인터포우저(350)로부터 탈착될 수 있다. 여기에서 사용되는 "분리 가능한 접속"이라는 용어는, 기판을 손상시키지 않으면서 분리될 수 있는 접속 또는 탑재를 의미한다. 예시적으로, 국부적 가열 수선 도구들의 배치가 분리를 용이하게 할 수 있도록 하기 위해, 패키지형 칩들간에 갭이 존재할 수 있다.
이와 같이, 본 발명의 다른 태양에 따르면, 다중-칩 모듈(300)에 패키지형 칩들을 사용하는 것은 어셈블리 이후의 테스팅 조차도 용이하게 한다. 상기한 바와 같이, 테스팅에 실패하는 임의의 패키지들은, 언더필의 부재로 인해, 대체될 수 있으므로, 여기에서 설명된 유형의 다중-칩 모듈에 대한 수율이 증가하게 된다.
본 발명의 다른 태양에 따르면, 패키지형 반도체 칩 각각의 상부에서 노출된 다이 표면(die surface)은 다중-칩 모듈의 열적 성능(thermal performance)을 향상시키는데 사용된다.
상술된 바와 같이, 본 발명의 태양에 따르면, 독립적인 테스트 및 수선 능력을 가진 박막 SIP는 LGA를 사용해 접속되는 다수의 패키지형 반도체 칩들이 그 상면 및 하면상에 정렬되어 있는 인터포우저를 구비하고 이러한 SIP에는 언더필이 사용되지 않는다. 예를 들어, 상술된 예시에서, 다중-칩 모듈은 4개의 패키지형 칩들(인터포우저 상면상의 3개 및 인터포우저 하면상의 1개)을 구비한다. 예시적으로, 여기에서 설명된 다중-칩 모듈은 약 575 내지 625 미크론의 높이를 가진 초박막 다중-칩 패키지를 제공할 수 있다. 이것이 도 3에 높이 H로써 도시되어 있다. 이것은, 다음의 예시적 차원들:패키지형 반도체의 두께 또는 높이는 약 225 내지 250 미크론이고; 패키지형 반도체 칩들의 상면이나 하면 중 하나에 탑재되는 솔더 범프들의 직경은 약 50 미크론이며; 인터포우저(예를 들어, 상면과 하면 모두에 솔더 마스크들을 가진, 2개의 금속층)는 약 25 미크론의 너비 또는 높이를 갖는다고 가정한다. 도 3으로부터 알 수 있으며 상기한 바와 같이, 솔더 볼들(310)은 하부의 패키지형 반도체 칩의 존재를 수용하는 SH를 가져야 한다. 이와 같이, 회로 보드상의 다중-칩 모듈의 실제 높이는 상술된 다중-칩 모듈의 대략적인 높이보다 더 커질 수 있다.
다중-칩 모듈을 생성하는 것에 의해, 예를 들어, 회로 보드로의 필요한 입/출력 상호 접속을 감소시킬 수 있다. 예를 들어, 4개의 패키지들이 총 384개의 LGA 본딩 패드들을 갖는다면, 이러한 신호들 중 일부는 다중-칩 모듈내에서만 요청될 수 있다. 이와 같이, 회로 보드로의 입/출력 신호는 106개 신호들 또는 106개 솔더 볼들로 감소될 수 있다. 이러한 입/출력 신호 방식에서의 감소는 여러 이점들을 제공한다. 입/출력 감소는 하부의 패키지형 반도체 칩을 탑재하는데 이용될 수 있는 면적을 증가시킨다. 또한, 입/출력 신호 방식에서의 감소와 함께, 신호 방식의 회로 보드 자체에서의 라우팅은 4개의 패키지형 반도체 칩들 각각을 회로 보드상에 개별적으로 탑재하는 것보다 훨씬 간단하다. 마지막으로, 개개의 패키지들이 회로 보드상에 탑재되는 경우보다 인터포우저상의 패키지-대-패키지 상호 접속이 훨씬 짧기 때문에, 보다 높은 전기 성능이 실현될 수 있다.
상면 및 하면상에서 사용되는 LGA 패턴들이 동일한 기본 소재의 기판들상에 형성된다는 것에도 주의해야 한다. 이와 같이, 기판 구조의 상부와 하부 사이에 CTE의 부정합이 없으므로, 이로 인해, LGA 접속들은 작은 솔더 부피를 갖지만 여전히 높은 신뢰성을 가질 수 있다.
본 발명의 다른 태양은 여기에서 설명된 유형들의 다중-칩 어셈블리들을 만드는 방법들에 관한 것이다. 상면 및 하면 모두에 다수의 패키지형 반도체 칩들이 배치되어 있는 인터포우저 또는 기판을 구비하는 다중-칩 모듈을 생성하기 위한 예시적 흐름도가 도 8에 도시되어 있다. 단계 505에서는, LGA 접속들을 형성하기 위한 탑재 패드들의 패턴이 인터포우저의 양 표면들상에 배치된다. 상면과 하면상의 패턴들이 동일할 필요는 없다. 도전성 트레이스층들, 비아들, 다른 탑재 또는 테스팅 패드들을 형성하는 것과 같은, 다른 단계들은 여기에서 설명되지 않았다는 것에 주의해야 한다. 단계 510에서는, 하나 이상의 패키지형 반도체 칩이 인터포우저 상면상의 탑재 패드들의 적어도 일부분에 탑재되고 하나 이상의 패키지형 반도체 칩이 하부 탑재 패드들의 적어도 일부분상의 인터포우저 하면상에 탑재된다. 단계 510에서의 탑재 이후에, 단계 515로써 표현된 바와 같이, 탑재된 패키지형 반도체 칩들의 언더필링(underfilling)은 수행되지 않는다. 이와 같이, 패키지형 반도체 칩들은 인터포우저에 분리 가능하게 접속된다. 상기한 바와 같이, 패키지형 반도체 칩이 기판으로부터 분리되어 동일한 유형의 다른 패키지형 반도체 칩으로 교체될 수 있으므로, 이것은 MCM의 테스팅 및 수선을 용이하게 한다. 이것이 단계 520 및 단계 525에 도시되어 있다. 단계 520에서는, MCM의 패키지형 반도체 칩들에 대한 테스트가 수행된다. 테스트가 실패하면, 실패한 패키지형 반도체 칩들은 단계 525에서 동일한 유형의 다른 패키지형 반도체 칩들로 교체되고, 필요하다면, 테스트가 반복될 수 있다.
그러나, 일부 경우들에서는, 여기에서 설명된 종류의 다중-칩 모듈이, 그럼에도 불구하고, 실온에서 휘어질 수 있다는 것에 주의해야 한다. 예를 들어, 패키지형 반도체 칩들이 인터포우저(350)에 탑재되기 전이라 하더라도, (도 4 및 도 5에 도시된 바와 같이) 솔더 마스크는 통상적으로 150℃의 온도에서 인터포우저(350)에 도포된다. 이러한 경화 온도에서, 인터포우저는 비교적 평평하게 놓여 있다. 상면(351)상의 솔더 마스크와 하면(352)상의 솔더 마스크의 크기들이 상이하다면, 이러한 크기 차이는, 인터포우저가 그 후 실온으로 냉각될 때, 인터포우저(350)를 휘게 하기에 충분할 수 있다.
다시 말해, 여기에서 설명된 바와 같은 다중-칩 모듈의 제작시에, 다양한 컴포넌트들이 온도 범위 또는 온도대(예를 들어, 150℃ 내지 180℃)에서 경화된다. 이와 같이, 이러한 온도 범위에서, 다중-칩 모듈(300)은 비교적 평평하게 놓여 있다. 그러나, 실온으로 냉각될 때, 하면상의 물질들의 양들(및 그에 따른 그들의 CTE들)에 비한 상면상의 물질들의 양들(및 그에 따른 그들의 CTE들)의 차이에 의해 발생되는 불균형으로 인해, 인터포우저에서 휘어짐이 발생할 수 있다. 이러한 휨이 도 9에 도시되어 있는데, 이것은 실온에서 인터포우저의 옆부분들이 화살표(901)로 도시된 바와 같이 위쪽 방향으로 구부러지는 정도의 휨을 가진 다중-칩 모듈(300)을 나타낸다. 휨은 위쪽이나 아래쪽 방향으로 발생할 수 있다. 실제로, 다중-칩 모듈의 한쪽은 위쪽 방향으로 휘어지는 한편, 다중-칩 모듈의 다른 쪽은 아래쪽 방향으로 휘어질 수도 있다.
이와 같이, 다중-칩 모듈을 회로 보드에 탑재하기 위해서는, 다중-칩 모듈에서의 휨을 제거해야 한다. 따라서, 본 발명의 다른 태양에 따르면, 다중-칩 모듈을 탑재하기 위한 예시적 흐름도가 도 10에 도시되어 있다. 단계 705에서는, 휘어진 다중-칩 모듈이 거기에 부착하기 위한 회로 보드의 일부분상에 배치된다. 단계 710에서는, 솔더 볼들(310)을 통해 다중-칩 모듈을 회로 보드에 탑재시키기 위해 리플로우가 수행된다. 리플로우 프로세스는 휘어진 다중-칩 모듈의 온도를 적어도 소정 온도대 이내로 또는 그 이상으로 상승시킨다. 이러한 소정 온도대는, 솔더 마스크들과 같은 컴포넌트들이 경화된 온도 또는 패키지형 반도체 칩들이 탑재된 온도 등을 포함한다. 이와 같이, 다중-칩 모듈은 "평형 상태로 돌아갈" 것이며 회로 보드에 탑재할 수 있을 정도로 평평해 질 것이다. 다중-칩 모듈(300)을 회로 보드(305)의 일부분에 탑재하는 것을 도시하는 개략도가 도 11에 도시되어 있다.
다중-칩 모듈(300)은, 패키지형 반도체 칩들(315, 320, 325, 및 300)을 개별적으로 회로 보드에 탑재시키는데 필요한 것보다, 회로 보드(305)의 상면상에서 훨씬 적은 면적을 차지한다. 또한, 이러한 어셈블리에 통합되어 있는 이러한 패키지형 반도체 칩들간의 상호 접속들은 인터포우저(350)의 트레이스들을 통해 라우팅되므로, 트레이스들에 의해 회로 보드(305) 자체에 수용될 필요가 없다. 이것은 회로 보드에서 필요한 상호 접속들의 복잡도를 감소시킨다. 일부의 경우들에서, 이것은 회로 보드(305)에서 전체적으로 필요한 계층들의 수를 감소시킬 수 있다. 따라서, 본 어셈블리 및 어셈블리 방법은, 베어 다이들이 스택형 구성으로 특수하게 탑재되는 경우의 스택형 칩 구성에서 실현될 수 있는 것들과 유사한 이점들을 가진다. 그러나, 패키지형 칩들(315, 320, 325, 및 330)이 특수한 패키지형 구성들로 제공될 필요는 없는 대신, 회로 보드로의 직접적인 탑재에 통상적으로 사용되는 유형의 표준 칩들이어야 한다. 많은 유형들의 칩들이 다수의 소스들로부터 다량으로 그리고 저렴한 비용으로 표준 패키지형 구성들에 이용될 수 있다. 예를 들어, 메모리 칩들이 다수 제조업자들로부터의 표준 패키지형 구성들에 이용될 수도 있다.
실온으로 냉각된 후, 회로 보드상에 탑재된 다중-칩 모듈에 약간의 스트레인(strain)이 존재할 것이라는 것에 주의해야 한다. 그러나, 솔더 볼들(예를 들어, 솔더 볼들(310))이 회로 보드와의 기계적(및 전기적) 접촉을 유지할 것이다. 다시 말해, 솔더 볼들을 통한 다중-칩 모듈의 회로 보드로의 표면 장력(surface tension) 및 본딩이 다중-칩 모듈에 존재하는 스트레인의 양보다 크다.
본 발명의 다른 태양에서는, 여기에서 설명된 다중-칩 모듈의 기본적인 요소들을 이용해 스택형 다중-칩 모듈이 개발될 수 있다. 이것이, 2개의 다중-칩 어셈블리들(405 및 460)을 구비하는 예시적인 스택형 어셈블리(400)를 나타내는 도 12에 도시되어 있다. 스택형 다중-칩 모듈은 2개 이상의 다중-칩 어셈블리들을 구비할 수 있다는 것에 주의해야 한다. 하부 다중-칩 모듈(405)의 인터포우저(450)는 거기에 상부 다중-칩 모듈(460)의 솔더 볼들(410)을 탑재하기 위한 (나타내지 않은) 대응되는 탑재 패드들 또는 비아들을 가진다. 스택형 어셈블리(400)는 상술된 바와 같이 회로 보드상에 탑재된다. 스택형 다중-칩 모듈은 여기에서 설명된 유형의 다중-칩 모듈들과 다른 형태의 다중-칩 모듈들의 혼합물을 포함할 수도 있다는 것에 주의해야 한다. 예를 들어, 스택형 다중-칩 모듈은 하나 이상의 여기에서 설명된 유형의 다중-칩 모듈 및 하나 이상의 다른 유형들의 다중-칩 모듈들을 포함할 수 있다.
기계적으로는 약하지만 평평한 인터포우저 및 패키지 기판들이 단일 합금 기반의 접속재(single alloy based joint material)를 사용하는 이점을 제공한다는 것에 주의해야 한다. 이것은, 낮은 리플로우 온도(230℃) 및 하나의 리플로우 온도 프로파일을 가진 좀더 단순한 어셈블리 프로세스를 제공할 수 있다. 또한, 이것은, 고속 확산 메커니즘들에서의 금속간 화합물 형성과 같은, 고온에서 유도되는 신뢰성 쟁점들을 방지할 수 있다.
본딩 물질의 다른 형태들, 예를 들어, 공융 본딩 물질 또는 공지의 여타 도전성 본딩 물질이 사용될 수도 있다는 것에 주의해야 한다. 도전성 본딩 물질의 이산적인 매스들이 아니라, 이방성의 도전성 물질이 패키지형 반도체 칩과 기판 표면간의 계층으로서 도포될 수 있다. 업계에 공지되어 있는 바와 같이, 이러한 이방성 물질은 계층을 통과하는 방향으로는 상당한 도전성을 보이겠지만 계층면에 따른 방향들로는 눈에 띄는 도전성을 갖지 않는다.
상기 설명에서, "상부", "하부", "위쪽", 및 "아래쪽"과 같은 용어들은 마이크로 전자 요소, 유닛, 또는 회로 보드에 대한 참조 프레임을 참조한다. 이러한 용어들이 정상 인력(normal gravitation)의 참조 프레임을 참조하는 것은 아니다.
본 개시에서 사용되는 바와 같이, 터미널 또는 다른 도전성 사양은, 유전성 요소의 표면을 보는 것에 의해 도전성 사양의 전부 또는 일부가 보여질 수 있도록 하기 위해, 유전성 요소의 표면에 "노출되어 있는 것"으로 간주된다. 따라서, 유전성 요소의 표면에 노출되어 있는 도전성 사양은 이러한 표면으로부터 프로젝션되거나, 이러한 표면으로 플러시(flush)되거나, 이러한 표면으로부터 리세싱(recessing)되어 유전성 요소를 통해 전체적으로 또는 부분적으로 확장되는 개구부를 통해 노출될 수 있다.
여기에서는 본 발명을 특정 실시예들을 참조하여 설명하였지만, 이러한 실시예들은 단지 본 발명의 원리들 및 애플리케이션들의 예시일 뿐이라는 것을 이해할 수 있을 것이다. 따라서, 첨부된 청구항들에 의해 정의되는 본 발명의 정신 및 범위를 벗어나지 않으면서, 실시예들에 대한 다수의 변경들이 수행될 수 있으며 다른 구성들이 고안될 수 있다는 것을 이해할 수 있을 것이다.
본 발명은 전자 산업에 사용될 수 있다.

Claims (27)

  1. 다중-칩 모듈로서,
    상면 및 하면을 가진 인터포우저로서, 상기 각 면 상에는 탑재 패드들이 어레이 패턴으로 정렬되어 있는 것인, 상기 인터포우저;
    상기 상면상에 정렬되어 있는 탑재 패드들의 적어도 일부분에 탑재되어 있는 하나 이상의 패키지형 반도체 칩; 및
    상기 하면상에 정렬되어 있는 탑재 패드들의 적어도 일부분에 탑재되어 있는 하나 이상의 패키지형 반도체 칩을 구비하고,
    상기 상면 및 하면상에 탑재되어 있는 패키지형 반도체 칩들은 상기 인터포우저에 분리 가능하도록 접속되어 있고,
    상기 패키지형 반도체 칩들을 상기 탑재 패드들의 각 부분들에 본딩하는 탑재 매스들(mounting masses)은 상기 탑재 매스들 각각의 폭이 상기 탑재 매스들 각각의 높이보다 큰 것인, 다중-칩 모듈.
  2. 제1 항에 있어서, 상기 탑재 패드들 및 탑재 매스들은 LGA(Land Grid Array)에 따르는 것인, 다중-칩 모듈.
  3. 제1 항에 있어서, 상기 상면 및 하면상에 탑재되어 있는 패키지형 반도체 칩들은 언더필이 없는 것인, 다중-칩 모듈.
  4. 제1 항에 있어서, 상기 인터포우저는 75 미크론 이하의 높이를 갖는 것인, 다중-칩 모듈.
  5. 제1 항에 있어서, 상기 인터포우저는 40 미크론 이하의 높이를 갖는 것인, 다중-칩 모듈.
  6. 제1 항에 있어서, 상기 인터포우저는 25 미크론 이하의 높이를 갖는 것인, 다중-칩 모듈.
  7. 제1 항에 있어서, 약 625 미크론 이하의 높이를 갖는 다중-칩 모듈.
  8. 제1 항에 있어서, 상기 탑재 매스들은 높이가 약 60 미크론 이하인 솔더 범프들인 것인, 다중-칩 모듈.
  9. 제1 항에 있어서, 상기 인터포우저의 하면은, 회로 보드에 상기 다중-칩 모듈을 본딩하는데 사용하기 위한 대응되는 복수개의 솔더 볼들을 부착하기 위한 복수개의 본딩 패드들을 더 구비하는 것인, 다중-칩 모듈.
  10. 제9 항에 있어서, 상기 회로 보드를 더 구비하는 다중-칩 모듈.
  11. 제1 항에 있어서, 상기 패키지형 반도체 장치들 중 하나 이상은, 상기 다중-칩 모듈의 열적 성능을 향상시키기 위해, 상기 패키지형 반도체 장치 내의 베어 칩 상면으로부터 형성된 상면을 갖는 것인, 다중-칩 모듈.
  12. 회로 보드에 탑재하기 위한 다중-칩 어셈블리로서,
    상면 및 하면을 가지며 약 25 미크론 이하의 높이를 갖는 인터포우저로서, 상기 각 면 상에는 탑재 패드들이 LGA 포맷으로 정렬되어 있는 것인, 상기 인터포우저;
    상기 상면상에 정렬되어 있는 탑재 패드들의 적어도 일부분에 탑재 매스들을 통해 탑재되어 있는 복수개의 패키지형 반도체 칩들로서, 각각이 약 250 미크론 이하의 높이를 갖는 것인, 상기 복수개의 패키지형 반도체 칩들; 및
    상기 하면상에 정렬되어 있는 탑재 패드들의 적어도 일부분에 탑재 매스들을 통해 탑재되어 있는 하나 이상의 패키지형 반도체 칩으로서, 약 250 미크론 이하의 높이를 갖는 것인, 상기 하나 이상의 패키지형 반도체 칩을 구비하고,
    상기 탑재 매스들은 약 50 미크론의 높이를 가지며,
    상기 상면 및 하면상에 탑재되어 있는 패키지형 반도체 칩들은 언더필 물질이 존재하지 않는 것인, 다중-칩 어셈블리.
  13. 제12 항에 있어서, 약 625 미크론 미만의 전체적인 높이를 갖는 다중-칩 모듈.
  14. 제12 항에 있어서, 상기 인터포우저의 하면은, 상기 다중-칩 모듈을 회로 보드에 본딩하는데 사용하기 위한 대응되는 복수개의 솔더 볼들을 부착하기 위한 복수개의 본딩 패드들을 더 구비하는 것인, 다중-칩 모듈.
  15. 제 12 항에 있어서, 상기 패키지형 반도체 장치들 중 하나 이상은, 상기 다중-칩 모듈의 열적 성능을 향상시키기 위해, 상기 패키지형 반도체 장치 내의 베어 칩 상면으로부터 형성된 상면을 갖는 것인, 다중-칩 모듈.
  16. 회로 보드에 탑재하기 위한 스택형 다중-칩 모듈로서,
    제1 다중-칩 모듈 및 제2 다중-칩 모듈을 포함하는 복수개의 다중-칩 모듈들을 구비하고,
    상기 제1 다중-칩 모듈은 상기 제2 다중-칩 모듈에 전기적으로 그리고 기계적으로 본딩되어 있으며,
    상기 제1 다중-칩 모듈은,
    각 면이 어레이 패턴으로 정렬되어 있는 탑재 패드들을 갖는, 상면 및 하면을 가진 인터포우저;
    상기 상면상에 정렬되어 있는 탑재 패드들의 적어도 일부분에 탑재되어 있는 하나 이상의 패키지형 반도체 칩들; 및
    상기 하면상에 정렬되어 있는 탑재 패드들의 적어도 일부분에 탑재되어 있는 하나 이상의 패키지형 반도체 칩을 더 구비하고,
    상기 상면 및 하면상에 탑재되어 있는 패키지형 반도체 칩들은 언더필 물질이 존재하지 않으며,
    상기 패키지형 반도체 칩들을 상기 탑재 패드들의 개개 부분들에 본딩하는 탑재 매스들은 상기 탑재 매스들 각각의 폭이 상기 탑재 매스들 각각의 높이보다 큰 것인, 스택형 다중-칩 모듈.
  17. 제16 항에 있어서, 상기 탑재 패드들 및 탑재 매스들은 LGA에 따르는 것인, 다중-칩 모듈.
  18. 제16 항에 있어서, 상기 제 1 다중-칩 모듈은 약 625 미크론 미만의 높이를 갖는 것인, 스택형 다중-칩 모듈.
  19. 제16 항에 있어서, 상기 탑재 매스들은 높이가 약 60 미크론 이하인 솔더 범프들인 것인, 스택형 다중-칩 모듈.
  20. 제16 항에 있어서, 상기 인터포우저의 하면은, 상기 다중-칩 모듈을 회로 보드에 본딩하는데 사용하기 위한 대응되는 복수개의 솔더 볼들을 부착하기 위한 복수개의 본딩 패드들을 더 구비하는 것인, 스택형 다중-칩 모듈.
  21. 제20 항에 있어서, 상기 회로 보드를 더 구비하는 스택형 다중-칩 모듈.
  22. 제16 항에 있어서, 상기 패키지형 반도체 장치들 중 하나 이상은, 상기 스택형 다중-칩 모듈의 열적 성능을 향상시키기 위해, 상기 패키지형 반도체 장치 내의 베어 칩 상면으로부터 형성된 상면을 갖는 것인, 스택형 다중-칩 모듈.
  23. 휘어진 다중-칩 모듈을 회로 보드에 탑재하는 방법으로서,
    휘어진 다중-칩 모듈을 거기에 탑재하기 위해 회로 보드상에 배치하는 단계; 및
    비교적 평평해진 다중-칩 모듈을 상기 회로 보드에 전기적 및 기계적으로 본딩하기 위해, 상기 휘어진 다중-칩 모듈의 온도를 상기 휘어진 다중-칩 모듈이 비교적 평평해지고 탑재 매스들이 리플로우하는 온도까지 상승시키는 단계를 구비하는 탑재 방법.
  24. 제23 항에 있어서, 상기 탑재 매스들은, 상기 회로 보드로의 본딩을 위한 리플로우 이전에, 처음에는 상기 다중-칩 모듈의 표면에 부착되어 있는 것인, 탑재 방법.
  25. 제23 항에 있어서, 상기 휘어진 다중-칩 모듈은 언더필 물질을 구비하지 않는 것인, 탑재 방법.
  26. 제23 항에 있어서, 상기 배치하는 단계 이전에,
    상기 휘어진 다중-칩 모듈의 패키지형 반도체 칩들을 테스트하는 단계; 및
    테스트된 패키지형 반도체 칩이 실패라면, 상기 실패한 패키지형 반도체 칩을 동일한 유형의 다른 패키지형 반도체 칩으로 교체하는 단계를 더 구비하는 탑재 방법.
  27. 제23 항에 있어서, 상기 배치하는 단계 이전에,
    패키지형 반도체 칩들이 인터포우저에 분리 가능하게 접속되도록, 상기 인터포우저 상면 상의 하나 이상의 패키지형 반도체 칩에 대해 LGA 접속들을 사용하고 상기 인터포우저 하면상의 하나 이상의 패키지형 반도체 칩에 대해 LGA 접속들을 사용하는 것에 의해, 상기 휘어진 다중-칩 모듈을 형성하는 단계를 더 구비하는 탑재 방법.
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