JP2009521803A - 超ファインピッチ配線で積層された超小型電子アセンブリ - Google Patents

Abstract

積層型超小型電子アセンブリを製造する方法は、第１の基板（１２４Ａ）および第１の基板（１２４Ａ）の表面（１２８Ａ）から延在する導電性ポスト（１３０）を有する第１の超小型電子パッケージ（１２２Ａ）を設けるステップと、第２の基板（１２２Ｂ）および第２の基板（１２４Ｂ）の表面（１２６Ｂ）から延在する導電性可融塊（１４８Ｂ）を有する第２の超小型電子パッケージ（１２２Ｂ）を設けるステップと、を含む。超小型電子素子（１５４Ａ）が、第１の基板（１２４Ａ）の表面および第２の基板（１２４Ｂ）の表面の１つを覆って固定される。超小型電子素子（１５４Ａ）は、超小型電子素子が固定された第１の基板の表面および第２の基板の表面の１つから延在する垂直高さＨ_１を画定している。第１の基板の導電性ポスト（１３０Ａ）の先端（１３１Ａ）は、第２の基板の可融塊（１４８Ｂ）の頂点に当接され、導電性ポスト／可融塊の各組合せの垂直高さは、前記第１の基板の表面および前記第２の基板の表面の１つに固定された超小型電子素子（１５４Ａ）の垂直高さと等しいかまたはそれよりも大きい。

Description

［関連出願の相互参照］
本出願は、２００５年１２月２３日に出願された米国特許出願第１１／３１８，１６４号の利得を主張するものであり、この開示内容は、参照することによって、ここに含まれるものとする。

［発明の分野］
本発明は、超小型電子アセンブリ、および積層型超小型電子アセンブリを製造する方法および積層型超小型電子アセンブリを検査する方法に関する。

半導体チップのような超小型電子デバイスは、通常、他の電子部品に対する多くの入力接続部および出力接続部を必要とする。半導体チップまたは他の同等のデバイスの入力接点および出力接点は、一般的に、デバイスの表面を実質的に覆う（一般的に「エリアアレイ」と呼ばれる）グリッド状パターンで、またはデバイスの前面の各縁と平行にかつ隣接して延びる細長い列状に、またはデバイスの前面の中心に配置される。典型的には、チップのようなデバイスは、印刷回路基板のような基板に物理的に実装されねばならなく、デバイスの接点は、印刷回路基板の導電性特徴部に電気的に接続されねばならない。

半導体チップは、一般的に、パッケージ内に組み込まれ、これによって、チップの製造中または回路基板または他の回路パネルのような外部基板へのチップの実装中、チップの取扱いが容易になる。例えば、多くの半導体チップは、表面実装に適したパッケージ内に組み込まれる。この一般的な形式の多数のパッケージが、種々の用途に対して提案されている。最も一般的には、このようなパッケージは、一般的に「チップキャリア」と呼ばれる誘電体要素を備え、この誘電体要素は、メッキまたはエッチングによって誘電体上に形成された金属構造部として形成された端子を有している。これらの端子は、典型的には、チップキャリアに沿って延在する薄いトレースのような特徴部、およびチップの接点と端子またはトレースとの間に延在する細いリードまたはワイヤによって、チップの接点に接続されている。表面実装工程では、パッケージは、パッケージ上の各端子が回路基板上の対応する接触パッドと一直線に並ぶように、回路基板上に配置される。半田または他の接合材料が、端子と接触パッドとの間に設けられる。パッケージは、半田を融解またはリフローさせるように、または接合材料を別の方法によって活性化させるように、アセンブリを加熱することによって、半永久的に適所に接合される。

多くのパッケージは、パッケージの端子に取り付けられた、典型的には、約０．１ｍｍ〜約０．８ｍｍ（５〜３０ミル）の直径を有する半田ボールの形態にある多数の半田塊を備えている。底面から突出する半田ボールの配列を有するパッケージは、一般的に、ボールグリッドアレイ（ＢＧＡ）パッケージと呼ばれている。ランドグリッドアレイ（ＬＧＡ）パッケージと呼ばれる他のパッケージは、半田から形成された薄い層またはランドによって、基板に固定される。この種のパッケージは、著しく小型化することができる。一般的に「チップスケールパッケージ」と呼ばれるある種のパッケージは、パッケージ内に組み込まれるデバイスの面積と等しいかまたはそれよりもわずかに大きい回路基板の面積を占めるようなパッケージである。このパッケージは、アセンブリの全体の大きさを縮小し、基板上の種々のデバイス間の相互配線を短縮し、これによって、デバイス間の信号伝搬時間を制限し、アセンブリの高速操作を容易にすることができるという点において、有利である。

パッケージを備えるアセンブリは、デバイスおよび基板の熱膨張および熱収縮の差によって生じる応力を受けることがある。作動中および製造中、半導体チップは、回路基板の膨張および収縮の大きさと異なる大きさの膨張および収縮を受ける傾向にある。パッケージの端子が、例えば、半田を用いることによって、チップまたは他のデバイスに対して固定されている場合、これらの熱的な影響によって、端子が回路基板上の接触パッドに対して移動する傾向にある。これによって、端子を回路基板上の接触パッドに接続する半田内に応力が加えられることがある。米国特許第５，６７９，９７７号、第５，１４８，２６６号、第５，１４８，２６５号、第５，４５５，３９０号、および第５，５１８，９６４号のいくつかの好ましい実施形態に記載されているように、半導体チップパッケージは、パッケージに組み込まれたチップまたは他のデバイスに対して移動可能な端子を有することができる。このような移動によって、膨張および収縮の差をかなりの程度補償することができる。なお、これらの特許の開示内容な、参照することによって、ここに含まれるものとする。

パッケージ化されたデバイスの検査において、他の厄介な問題が生じる。いくつかの製造プロセスでは、デバイスが完全に機能することを確認するために、パッケージ化されたデバイスと検査備品との間に一時的な接続部を形成し、これらの接続部を介し、デバイスを作動させる必要がある。通常、これらの一時的な接続部は、パッケージの端子を検査備品に接合することなく、得られねばならない。端子の全てが確実に検査備品の導電性要素に接続されることを確実にすることが重要である。しかし、平坦な接触パッドを有する通常の回路基板のような単純な検査備品にパッケージを押圧することによって、接続部を得ることは困難である。もしパッケージの端子が同一平面上に位置していない場合、または検査備品の導電性要素が同一平面上に位置していない場合、端子のいくつは、検査備品のそれぞれの接触パッドと接触しないだろう。例えば、ＢＧＡパッケージの場合、端子に取り付けられた半田ボールの直径のバラツキおよびチップキャリアの非平面性によって、半田ボールのいくつかは、異なる高さを有している可能性がある。

これらの問題は、非平面性を補うように配置された特徴部を有する特別に構成された検査備品を用いることによって、軽減することができる。しかし、このような特徴部は、検査備品のコストを増大させ、場合によっては、検査備品自体に非信頼性の欠如をいくらかもたらすことがある。これは、意味のある検査を行うには、検査備品および検査備品へのデバイスの係合は、パッケージ化されたデバイスそのものよりも高い信頼性を有しなければならないので、特に望ましくない。さらに、高周波作動に用いられるデバイスは、通常、高周波信号を印加することによって、検査される。この要件は、検査備品内の信号経路の電気的特性に制約を課し、これによって、検査備品の構成がさらに複雑になる。

加えて、端子に接続された半田ボールを有するパッケージ化されたデバイスを検査する場合、半田は、半田ボールと係合する検査備品の部分に堆積する傾向がある。この半田残滓の堆積によって、検査備品の寿命が短縮され、検査備品の信頼性が損なわれる可能性がある。

前述の問題に対処するために、種々の解決法が提案されている。前述の特許に開示されているいくつかのパッケージは、超小型電子デバイスに対して移動可能な端子を有している。このような移動によって、検査中に、端子の非平坦性をある程度まで補うことができる。

いずれも西口（Nishiguchi）等に発行された米国特許第５，１９６，７２６号および第５，２１４，３０８号は、チップ面のバンプリードを基板上のカップ状ソケット内に嵌入させ、低融点材料によってソケット内に接合させるＢＧＡ式の手法を開示している。ビーマン（Beaman）等に発行された米国特許第４，９７５，０７９号は、検査基板上のドーム状接点を円錐ガイド内に配置させたチップ用検査ソケットを開示している。チップが基板に押し付けられ、これによって、半田ボールが、円錐ガイド内に入り、基板のドーム状ピンと係合する。ドーム状ピンがチップの半田ボールを実質的に変形させるのに十分な力が、加えられる。

ＢＧＡソケットのさらに他の例が、１９９８年９月８日に発行された本発明の譲受人に譲渡された米国特許第５，８０２，６９９号に見出される。この特許の開示内容は、参照することによって、ここに含まれるものとする。‘６９９特許は、複数の孔を有するシート状コネクタを開示している。各孔には、孔の全体にわたって内方に延在する少なくとも１つの薄板状の弾性接点が設けられている。ＢＧＡデバイスのバンプリードが、孔内に進入し、接点と係合する。アセンブリを検査し、アセンブリが合格と判断された場合、バンプリードを接点に半永久的に接合することができる。

２００１年３月２０日に発行された本発明の譲受人に譲渡された米国特許第６，２０２，２９７号は、バンプリードを有する超小型電子デバイス用コネクタ、および該コネクタを製造する方法および該コネクタを用いる方法について開示している。この特許の開示内容は、参照することによって、ここに含まれるものとする。‘２９７特許の一つの実施形態では、誘電体基板は、前面から上方に延在する複数のポストを有している。これらのポストは、一連のポスト群として配置され、各ポスト群は、それらの間に間隙を画定する。略薄板状接点が、各ポストの上端から延在している。デバイスを検査するために、デバイスのバンプリードが、それぞれ、間隙内に挿入され、接点と係合する。この場合、接点は、バンプリードの挿入につれて、バンプリードに対して掃引(wipe)を行う。典型的には、バンプリードが間隙内に挿入されるにつれて、接点の遠位部分が、基板に向かって下方へ、かつ間隙の中心から外側へ反らされる。

本発明の譲受人に譲渡された米国特許第６，１７７，６３６号は、超小型電子デバイスと支持基板との間に相互配線を設ける方法および装置を開示している。この特許の開示内容は、参照することによって、ここに含まれるものとする。’６３６特許の好ましい一実施形態では、超小型電子デバイス用の相互接続要素を製造する方法は、第１の表面および第２の表面を有するフレキシブルなチップキャリアを設けるステップと、導電性シートをチップキャリアの第１の表面に結合するステップと、を含む。次いで、導電性シートを選択的にエッチングし、複数の実質的に剛性のポストを作製する。コンプライアント（compliant）層が、支持構造体の第２の表面に形成され、半導体チップのような超小型電子デバイスが、コンプライアント層が超小型電子デバイスとチップキャリアとの間に位置し、ポストがチップキャリアの露出面から突出するように、コンプライアント層と係合される。ポストは、超小型電子デバイスに電気的に接続される。ポストは、突出パッケージ端子を構成し、この突出パッケージ端子は、ソケットに係合されるかまたは回路パネル等の基板の特徴部に半田接合される。ポストが超小型電子デバイスに対して移動可能であるため、このようなパッケージは、デバイスの使用時に、デバイスと支持基板との間の熱膨張係数の不整合に実質的に適応することができる。さらに、ポストの先端を同一平面上またはほぼ同一平面上に位置させることができる。

２００４年１１月１０日に「掃引作用(WIPING ACTION)を行う超小型ピングリッドアレイ」のと表題で出願された同時係属中の本発明の譲受人に譲渡されたる米国特許出願第１０／９８５，１２６号「ＴＥＳＳＥＲＡ ３．０−３７５」のいくつかの好ましい実施形態に開示されているように、超小型電子パッケージは、掃引動作を促進し、導電性ポストと接点との係合を容易にする導電性ポストを備えている。この特許の開示内容は、参照することによって、ここに含まれるものとする。一実施形態では、各ポストの先端、すなわち、上端は、そのポストの基部の中心から水平方向において偏っているとよい。ポストの傾斜を促進するために、前述の特徴部に加えてまたはその代りに、このような偏りが用いられるとよい。また、接触パッドに対するさらに確実な係合を促進するために、ポストは、鋭利な縁または凹凸のような特徴部を備えることができる。

２００４年１２月１６日に「超小型電子パッケージおよびそのための方法」の表題で出願された同時係属中の本発明の譲受人に譲渡された米国特許出願第１１／０１４，４３９号「ＴＥＳＳＥＲＡ ３．０−３７４」においてより詳細に検討されているように、支持構造は、複数の互いに離間した支持要素を備えることができ、かつ支持要素を覆うフレキシブルシートも備えることができる。この特許の開示内容は、参照することによって、ここに含まれるものとする。導電性ポストは、支持要素から水平方向において偏っているとよい。ポストと支持要素との間の偏りによって、ポスト、特に、ポストの基部は、超小型電子素子に対して互いに独立して移動することができる。

互いに独立して移動することができる導電性端子またはポストを有する超小型電子パッケージは、２００４年１１月１０日に「ピン運動を隔離した超小型ピングリッド」の表題で出願された同時係属中の本発明の譲受人に譲渡された米国特許出願第１０／９８５，１１９号「ＴＥＳＳＥＲＡ ３．０−３７６」にも、より詳細に開示されている。この特許の開示内容は、参照することによって、ここに含まれるものとする。

半導体チップのような超小型電子素子は、通常、回路基板のような回路パネル上に実装される。例えば、パッケージ化された半導体チップは、パッケージの底面上に一連の接合接点を有するとよい。このようなパッケージは、パッケージの底面を下向きにし、回路基板の上面と対向させて、パッケージの各接合接点が回路基板の対応する接合接点と一直線に並ぶように、パッケージを回路基板上に載置することによって、回路基板の上面に露出した対応する一連の接合接点に取り付けられるとよい。典型的には、半田ボールの形態にある導電性接合材料の塊が、パッケージの接合接点と回路基板の接合接点との間に設けられる。典型的な表面実装技術では、半田ボールは、パッケージが回路基板に取り付けられる前に、パッケージの接合接点上に置かれる。

通常、多数の超小型電子素子は、回路基板上に互いに隣り合って取り付けられ、種々の接合接点を接続する導電性トレースによって、相互接続される。しかし、この従来の手法を用いることによって、回路基板は、超小型電子素子の全ての総面積に少なくとも等しい面積を有しなければならない。さらに、回路基板は、超小型電子素子間に相互配線の全てをもたらすのに必要なトレースの全てを有しなければならない。場合によっては、回路基板は、必要とされる相互配線に適合するために、多くのトレース層を備えねばならない。これによって、回路基板の費用が実質的に低減する。典型的には、各層は、回路基板の全領域にわたって延在する。換言すれば、全回路基板内の層の数は、最も複雑で高密度に実装された相互配線を有する回路基板の領域に必要な層の数によって、決定される。例えば、もし特定の回路が１つの小さな領域に６つのトレース層を必要とし、回路基板の残部内に４つのトレース層しか必要としない場合、回路基板の全体を６層構造として製造しなければならない。

これらの問題は、互いに関連する超小型電子素子を付加的な回路パネルを用いて互いに接続し、サブサーキットまたはモジュールを形成し、次いで、このモジュールを主回路基板に取り付けることによって、ある程度、軽減することができる。主回路基板は、モジュールの回路パネルによって形成された相互配線を備える必要がない。このようなモジュールは、「積層」構造とすることができる。すなわち、モジュール内のチップまたは他の超小型電子素子のいくつかを同一モジュール内の他のチップまたは超小型電子素子の上に配置することができる。従って、モジュールの全体を、モジュール内の個々の超小型電子素子の総面積よりも小さい主回路基板の面積内に実装することができる。しかし、付加的な回路パネル、およびこの回路パネルと主回路基板との相互配線の付加的な層は、付加的な空間を占有する。特に、付加的な回路パネル、および付加的な回路基板と主回路パネルとの間の相互配線の付加的な層は、モジュールの高さ、すなわち、モジュールが主回路基板の上面の上方に突出する距離を追加的に占有する。これは、モジュールが積層構造で設けられる場合、および例えばユーザが着用または携帯する小型携帯電話および他のデバイスに用いられることが意図されるアセンブリにおけるように、高さが低いことが不可欠とされる場合、特に重要である。

予めパッケージ化された半導体チップを別のモジュール回路パネルに実装することによって占有される付加的な空間は、モジュールの回路パネルを一般的にパッケージ基板と呼ばれるパッケージの一部と一体化することによって、節約することができる。例えば、いくつかのベア半導体チップ、すなわち、パッケージ化されていない半導体チップをチップパッケージ化行程中に、共通基板に接続することができる。この種のパッケージを積層構造で作製することもできる。このようなマルチチップパッケージは、パッケージ内の種々のチップ間の相互配線のいくつかまたは全てを備えることができ、極めてコンパクトなアセンブリをもたらすことができる。主回路基板は、個々のパッケージ化されたチップを同一の回路に取り付けるのに必要なものよりも簡素化される。しかし、この手法は、パッケージ内に含まれるチップの各組合せに対して特別のパッケージを必要とする。例えば、携帯電話の業界では、種々の携帯電話内に種々の特徴をもたらすために、スタチック・ランダム・アクセスメモリ（ＳＲＡＭ）およびフラッシュメモリの組合せを異ならせて、同一のフィールド・プログラマブルゲートアレイ（ＦＰＧＡ）または特定用途向け集積回路（ＡＳＩＣ）を用いるのが一般的である。これによって、種々のパッケージの製造、取扱い、および貯蔵に関連する経費が増大することになる。

当技術分野における前述のあらゆる発展にも関わらず、超小型電子パッケージの製造および検査のさらなる改良が望まれている。

本発明のいくつかの好ましい実施形態では、積層型超小型電子アセンブリを製造する方法は、第１の基板および第１の基板の表面から延在する導電性ポストを有する第１の超小型電子パッケージを設けるステップを含む。ここで、各導電性ポストは、第１の基板の表面から導電性ポストの先端に延在する垂直高さを有する。本方法は、好ましくは、第２の基板および第２の基板の表面から延在する導電性可融塊を備える第２の超小型電子パッケージを設けるステップを含む。ここで、各可融塊は、第２の基板の表面から可融塊の頂点に延在する垂直高さを有する。望ましくは、超小型電子素子が、第１の基板の表面および第２の基板の表面の１つを覆って固定される。この超小型電子素子は、超小型電子素子が固定される第１の基板の表面および第２の基板の表面の１つから延在する垂直高さを画定する。第１の基板の表面は、好ましくは、導電性ポストが可融塊と実質的に一直線に並ぶように、第２の基板の表面と並んで配置される。導電性ポストの先端は、望ましくは、可融塊の頂点に当接され、導電性ポストと可融塊との各組合せの各々の垂直高さは、第１の基板の表面および第２の基板の表面の１つに固定された超小型電子素子の垂直高さと等しいかまたはそれよりも大きい。

他の好ましい実施形態では、超小型電子アセンブリは、好ましくは、半田ボールを用いて接合部を作製するときに得られるピッチよりも狭いファインピッチ配線で積層される２つ以上の超小型電子パッケージを備える。各積層型パッケージは、望ましくは、基板を備え、該基板は、１つの表面から突出するピンおよび他の表面から突出する半田ボールを有する。その結果、各パッケージを、他の同様に構成されたパッケージに積層することができ、および／または多層の積層型アセンブリ内に配置させることもできる。各積層型パッケージは、基板の表面の１つまたは複数の表面に取り付けられる１つまたは複数のダイを有してもよい。いくつかの実施形態では、ダイは、基板の両面に取り付けられる。ダイは、当業者に知られているどのような方法、例えば、ワイヤボンディング、フリップチップ・ボンディング、リードおよび／またはスタッド・バンピングを用いて、基板に電気的に相互接続されてもよい。ダイは、封入材料内に封入されてもよいし、アンダーフィル封止去れてもよいし、またはグロブトップ封止されてもよい。いくつかの好ましい実施形態では、導電性ポストの高さおよびボールの高さの合計は、基板に設けられた封入または成形されたチップ構造体の高さと等しいかまたはそれよりも大きい。導電性ポストの高さおよびボールの高さの合計は、導電性要素（例えば、導電性ポストおよび向き合った半田ボール）がアセンブリの層間の間隙を跨ぐことができるように、封入されたチップ構造体の高さと少なくとも等しくなければならない。

導電性パッドの先端が半田塊と接触した後、望ましくは、積層型超小型電子パッケージ間に半永久的な電気的相互配線を形成するために、半田塊がリフローされる。リフロー中に、リフローされた半田は、導電性ポストの周囲にウイッキング(wick up)現象によって這い上がり、細長の半田柱を形成する。加えて、半田がリフローされると、その表面張力が、アセンブリの互いに向き合った層を互いに引っ張り、導電性ポストに自己調心作用をもたらす。

本発明は、どのような特定の操作理論によっても制限されないが、基板の１つの表面から突出する導電性ポストおよび基板の他の表面から突出する可融塊を有する積層型パッケージを設けることによって、従来のパッケージを上回る多くの利点が得られると考えられる。第１に、スタックの層間の間隙の一部を跨ぐ導電性ポストを用いることによって、電気的相互配線のファインピッチ配置が可能になる。第２に、導電性ポストがスタックの層間の間隙の殆どを跨ぐことができるので、これらの導電性ポストと向き合う半田ボールを極めて小さくすることができ、これによって、相互配線のファインピッチ配置がさらに容易になる。加えて、細長の導電性ポストを用いることによって、リフローされた可融材料が付着する表面積が大きくなり、これによって、ポストとリフローされた材料との間の表面張力を高めることができる。さらに、リフローされた可融材料は、導電性ポストの外面を完全に包囲し、これによって、ポストは、導電性可融塊に対して調心／整列する傾向にある。

いくつかの好ましい実施形態では、基板は、フレキシブルであるとよく、ポリイミドのような誘電体材料から構成されるとよい。超小型電子素子は、望ましくは、例えば、導電性リード、ワイヤ、またはトレースを用いることによって、基板に電気的に相互接続される。超小型電子素子は、接点を有する前面および前面から遠く離れた裏面を有する半導体チップであるとよい。いくつかの好ましい実施形態では、半導体チップの前面は、基板に面している。しかし、他の好ましい実施形態では、半導体チップの前面は、基板から遠く離れた方を向き、半導体チップの裏面が、基板に面している。コンプライアント（compliant）層が、超小型電子素子と基板との間に配置されてもよい。他の好ましい実施形態では、パッケージは、基板を覆う２つ以上の超小型電子素子を備えてもよい。好ましい一実施形態では、１つまたは複数の超小型電子素子が、基板の上面を覆う。第２の好ましい実施形態では、１つまたは複数の超小型電子素子が、基板の底面を覆う。さらに他の好ましい実施形態では、１つまたは複数の超小型電子素子が、基板の第１の表面を覆い、１つまたは複数の超小型電子素子が、基板の第２の表面を覆う。超小型電子素子は、封入されてもよい。

本発明のさらに他の態様は、超小型電子パッケージを処理する方法を提供する。本発明のこの態様による方法は、望ましくは、超小型電子素子の表面を覆って支持されたフレキシブル基板を有する共に前記基板から突出する導電性ポストを有する超小型電子パッケージを、前記ポストの先端が試験回路パネル上の接触パッドと係合し、次いで、フレキシブル基板が屈曲し、前記フレキシブル基板に隣接する前記ポストの少なくともいくつかの基部が超小型電子要素に対して移動するまで、前進させるステップを含む。本発明のこの態様による好ましい方法では、ポストの基部の移動がポストの先端の移動をもたらし、これによって、接触パッドが互いに同一平面上に配置していない場合でも、ポストの先端を接触パッドに係合させることができる。

本発明のこの態様による方法は、ポストの先端が前記接触パッドと接触している状態を保持するステップと、この保持するステップ中に、例えば、係合された接触パッドおよびポストを介してパッケージに対して信号を送受信することによって、パッケージを検査するステップをさらに含むとよい。本方法は、単純な接触パッドを用いる単純な回路パネルを用いて、実施可能である。本方法は、検査の後、ポストの先端を接触パッドから離脱させるステップをさらに含んでもよく、検査回路パネルから離脱させた後、ポストの先端を回路パネルの導電性要素に接合するステップを含んでもよい。

取付け構造は、フレキシブル基板を備えるとよい。このフレキシブル基板は、ポストを超小型電子素子に電気的に相互接続するために、フレキシブル基板に形成された導電性トレースを有するとよい。フレキシブル基板は、実質的に水平面内において延在する略シート状基板であるとよい。基板は、上面および底面を有し、この上面から、導電ポストが突出している。また、２００４年１１月１０日に「ピン運動を隔離した超小型ピングリッド」の表題で出願された本発明の譲受人に譲渡された米国特許出願第１０／９８５，１１９号に開示されているように、フレキシブル基板がその基板を貫通して複数の領域を画定する複数の間隙を備え、異なるポストがそれぞれ異なる領域に配置されてもよい。この特許の開示内容は、参照することによって、ここに含まれるものとする。パッケージは、フレキシブル基板と超小型電子素子との間に配置されるコンプライアント層のような支持層を含んでもよい。他の実施形態では、２００４年１２月１６日に「超小型パッケージおよびそのための方法」の表題で出願された同時係属中の本発明の譲受人に譲渡された米国特許出願第１１／０１４，４３９号にさらに詳細に記載されているように、パッケージは、フレキシブル基板と超小型電子素子との間に互いに離間して配置されたる複数の支持要素を備え、ポストの基部がこれらの支持要素から水平方向に離間して配置されるように構成されてもよい。この特許の開示内容は、参照することによって、ここに含まれるものとする。

パッケージの超小型電子素子は、好ましくは、両面および接点を有し、接点は、導電性ポストおよび／または可融塊に電気的に相互接続される。いくつかの実施形態では、接点が超小型電子素子の第１の面に露出し、取付け構造がこの第１の面を覆う。他の実施形態では、接点が超小型電子素子の第１の面に露出し、取付け構造が超小型電子素子の反対側の第２の面を覆う。

本発明のさらに他の態様は、超小型電子パッケージおよびこのようなパッケージの要素を製造する方法を提供する。本発明のこの態様による方法は、望ましくは、銅のような導電性材料から作製されるブランク材を設けるステップと、加圧流体、望ましくは、加圧液体をブランク材に加え、ブランク材に少なくとも１つの導電性端子を形成するステップと、少なくとも１つの導電性端子に電気的な相互配線を設けるステップと、を含む。少なくとも１つの導電性端子は、導電性ポストでもよい。また、本方法は、導電性端子を形成する行程中に、ブランク材をより柔軟にするために、ブランク材を加熱するステップを含んでもよい。

また、アセンブリは、望ましくは、超小型電子素子と基板との間に配置された複数の支持要素も備える。支持要素は、望ましくは、導電性ポストの少なくとも一部を支持要素からずらして、超小型電子素子を覆ってフレキシブル基板を支持する。コンプライアント材が、フレキシブル基板と超小型電子素子との間に配置されてもよい。

いくつかの好ましい実施形態では、導電性支持要素の少なくとも１つは、可融材料の塊から構成される。他の好ましい実施形態では、導電性支持要素の少なくとも１つは、誘電体コアおよび誘電体コアを覆う導電性外側被膜から構成される。支持要素は、長く延び、その幅または直径よりも大きい長さを有してもよい。

超小型電子素子は、印刷回路基板でもよいし、超小型電子素子および超小型電子パッケージのようなデバイスを検査するのに用いられる検査基板でもよい。超小型電子素子の第１の面は、超小型電子素子の前面であるとよく、接点は、この前面においてアクセス可能であるとよい。いくつかの好ましい実施形態では、支持要素の少なくともいくつかは、導電性を有する。導電性支持要素は、望ましくは、超小型電子素子の接点の少なくともいくつかを導電性ポストの少なくともいくつかに電気的に相互接続する。いくつかの好ましい実施形態では、支持要素は、フレキシブル基板から延在する複数の第２の導電性ポストから構成される。第２の導電性ポストは、好ましくは、超小型電子素子の第１の面に向かって突出し、第２の導電性ポストの少なくともいくつかは、第１の導電性ポストと電気的に相互接続される。いくつかの好ましい実施形態では、第１の導電性ポストは、第１の導電性ポストにごく隣接して配置された第２の導電性ポストを介して、接点に電気的に相互接続される。

導電性ポストは、細長く延び、その幅または直径よりも実質的に大きい長さを有するとよい。支持要素は、フレキシブル基板上に複数の区域を画定するように、配列されるとよい。各区域は、区域のコーナを画定される複数の支持要素によって囲まれ、異なる導電性ポストが異なる区域に配置される。好ましい実施形態では、導電性ポストの１つのみが区域の各々に配置される。

本発明の他の好ましい実施形態では、超小型電子アセンブリは、両面および接点を有する超小型電子素子、超小型電子素子の第１の面から離間してその第１の面を覆うフレキシブル基板、および超小型電子素子の第１の面から離れて突出するようにフレキシブル基板から延在する複数の第１の導電性ポストを備え、導電性ポストの少なくともいくつかは、超小型電子素子に電気的に相互接続される。また、アセンブリは、望ましくは、超小型電子素子の第１の面に向かって突出するようにフレキシブル基板から延在する複数の第２の導電性ポストも備え、第２の導電性ポストは、超小型電子素子を覆ってフレキシブル基板を支持し、第１の導電性ポストの少なくともいくつかは、第２の導電性ポストからずれている。

好ましい実施形態では、第２の導電性ポストの少なくともいくつかは、導電性を有し、第２の導電性ポストは、超小型電子素子の接点の少なくともいくつかを第１の導電性ポストの少なくともいくつかに電気的に相互接続する。第１の導電性ポストの少なくともいくつかは、第１の導電性ポストにごく隣接して配置された第２の導電性ポストによって、接点の少なくともいくつかに接続されるとよい。また、アセンブリは、フレキシブル基板に設けられた導電性トレースを備えるとよい。導電性トレースは、第１の導電性ポストの少なくともいくつかを超小型電子素子の接点の少なくともいくつかに電気的に相互接続する。いくつかの好ましい実施形態では、導電性トレースの少なくともいくつかは、互いに隣接する導電性ポスト間に延在している。

本発明のいくつかの好ましい実施形態によるアセンブリは、非平面的な接点および非平面的な界面を有する超小型電子素子および超小型電子パッケージの検査を容易にし、特別仕様の高価な検査機器の必要性をなくすことができる。本発明のこの態様による好ましい方法では、導電性ポストの基部の移動がポストの先端の移動をもたらし、接触パッドが互いに同一平面上に配置されていない場合でも、ポストの先端を向き合った接触パッドに係合させることができる。

前述したように、第１の導電性ポストの少なくともいくつかを第２の導電性ポストの少なくともいくつかに電気的に相互接続するために、導電性トレースがフレキシブル基板に設けられるとよい。これらのトレースは、極めて短くてもよく、各トレースの長さは、望ましくは、第１の導電性ポストと第２の導電性ポストとの間のずれた距離と等しい。好ましい形態では、この配置は、高周波信号伝達に適するポストと超小型電子素子との間の低インピーダンス導電性経路となることが分かっている。

本発明の他の好ましい実施形態では、超小型電子アセンブリは、その前面に接点を有するベアチップまたはベアウエハを備える。ベアチップまたはベアウエハは、上面に導電性ポストおよび底面に導電性端子を有するフレキシブル基板と並んで配置される。導電性ポストの少なくともいくつかは、導電性端子のいくつかと一直線に並んで配置されていない。導電性ポストは、好ましくは、導電性端子に相互接続される。組立中、ベアチップまたはベアウエハをフレキシブル基板の導電性端子に電気的に相互接続するために、導電性ポストの先端が、ベアチップまたはベアウエハの接点に当接される。封入材料が、ベアチップ／ベアウエハとフレキシブル基板との間に配置されてもよい。半田または錫／金のような導電性要素が導電性端子と接触して設けられてもよい。導電性ポストに対する導電性端子の位置ずれが生じると、パッケージに対する追従性によって、導電性端子がベアチップ／ベアウエハに対して移動することを可能にする。いくつかの好ましい実施形態では、導電性ポストは、チップ接点に直接的に押圧される金の外層を有する。他の好ましい実施形態では、導電性ポストと接点との間の電気的相互配線は、異方性導電性フィルムまたは異方性導電性ペーストを用いて形成され、これによって、導電性粒子が、導電性ポストと接点との間に配置される。本発明の他の好ましい実施形態では、ベアチップ／ベアウエハおよびフレキシブル基板を一緒に保持する封入材は、非導電性フィルムまたはペーストから構成される。

本発明のこれらおよび他の好ましい実施形態について、以下、さらに詳細に説明する。

図１Ａ〜１Ｃは、第１の表面２６および第２の表面２８を有する誘電体基板２４を有する第１の超小型電子パッケージ２２を備える積層型アセンブリを製造する従来の方法を示している。第１の超小型電子パッケージ２２は、基板２４の第２の表面２８においてアクセス可能な導電性パッド３０を備えている。第１の超小型電子パッケージ２２は、基板２４の第２の表面２８に取り付けられた半導電性チップのような第１の超小型電子素子３２も備えている。超小型電子パッケージ２２は、第１の超小型電子素子３２を覆う第２の超小型電子素子３４も備えている。封入材料３６が、第１の超小型電子素子３２および第２の超小型電子素子３４を覆っている。

図１Ａを参照すると、超小型電子アセンブリは、第１の表面４２および第２の表面４４を有する基板４０を備える第２の超小型電子素子３８も備えている。基板４０の第１の表面４２は、第１の表面においてアクセス可能な接点４６を備えている。組立中、第１の基板２４の導電性パッド３０は、好ましくは、第２の基板４０の接点４６と一直線に並んで配置される。封入層３６の高さを跨ぎまたは橋渡し、これによって、確実な電気的相互接続を確保するために、第１の半田ボール４８が、第１の基板２４の導電性パッド３０のいくつかの上に配置され、第２の半田ボール５０が、第２の基板４０の接点４６のいくつかの上に配置される。

図１Ａに示されるように、第１の基板２４は、封入された超小型電子素子３２，３４の左側に配置された５つの導電性パッド３０、および封入された超小型電子素子の右側に配置された５つの導電性パッドを備えている。以下にさらに詳細に説明するように、跨がれねばならない第１の超小型電子パッケージと第２の超小型電子パッケージとの間の高さによって、およびその間隙を跨ぐのに必要な半田ボールの大きさによって、半田ボールは、導電性パッド３０または接点４６の各々の上に配置されないことがある。その結果、互いに一直線に並んで配置された導電性パッド３０および接点４６のいくつかのみしか、それらの間に延在する導電性材料を有しないことになる。

図１Ｂを参照すると、第１の超小型電子素子および第２の超小型電子素子が互いに並んで配置された後、第１の超小型電子パッケージの第１の半田ボール４８が第２の超小型電子パッケージの第２の半田ボール５０に当接される。図１Ｂに示されるように、第１の半田ボール４８の組および第２の半田ボール５０の組は、好ましくは、互いに向き合った導電性パッド３０および接点４６を電気的に相互接続するために、互いに一直線に並んで配置される。第１の半田ボール４８および第２の半田ボール５０は、好ましくは、それらの間に電気的相互配線を形成するために、第１の超小型電子パッケージ２２と第２の超小型電子パッケージ３８との間の間隙を跨ぐのに十分な大きさを有している。図１Ｂの実施形態では、半田ボールは、封入層３６の高さよりも著しく大きい高さを有している。しかし、互いに一直線に並んで配置された第１の半田ボール４８および第２の半田ボール５０の合計高さは、封入層３６によって形成された層間の間隙を跨ぐのにわずかに十分な程度でなければならない。

図１Ｃを参照すると、互いに向き合った半田ボール４８，５０が互いに接触した後、これらの半田塊は、例えば、加熱によって、リフローされ、これによって、導電性塊を形成することができる。この場合、導電性塊の一部は、第１の基板２４の導電性パッド３０と第２の基板４０の接点４６との間に延在する。図１Ｃに示される具体的な実施形態では、超小型電子アセンブリ２０は、封入された超小型電子素子３２，３４の左側に３つの導電性塊、その右側に３つの導電性塊を備えている。表面張力によって、導電性塊５２は、その上端において薄く、その下端において厚い傾向にある。図１Ｃに示されるように、導電性塊５２Ａ，５２Ｂ，５２Ｄ，５２Ｅ，５２Ｆは、上端よりも下端において厚くなる涙滴状を有している。導電性塊５２Ｃは、形が崩れ、球形塊になっている。その結果、導電性塊５２Ｃは、導電性パッド３０Ｅと接点４６Ｅとの間に電気的相互配線を形成することができない。

導電性塊５２’が第１の基板２４’の導電性パッド３０’と第２の基板４０’の接点４６’との間の間隙を跨ぐことができることを確実にする１つの解決策が、図１Ｄに示されている。図１Ｄに示されるアセンブリでは、２つの基板２４’，４０’は、図１Ｃの実施形態に示される間隔よりも狭い間隔で配置されている。しかし、導電性塊５２’は、外側に広がり、隣接する導電性パッド３０’および接点４６’に重なる傾向にある。その結果、互いに一直線に並んで配置された導電性パッド３０および接点４６の全ての間に、導電性塊を配置させることができない。もし半田ボールのような導電性塊が互いに一直線に並んで配置された導電性パッド３０’および接点４６’の全ての上に配列されたなら、１つの導電性パッドまたは接点上の導電性材料が、隣接する導電性パッドまたは接点、または隣接する導電性パッドおよび／接点上の導電性材料に接触することになるだろう。場合によっては、隣接する導電性パッドおよび／または接点上の導電性半田材料がリフロー中に一緒に流れ、これによって、とりわけ、超小型電子アセンブリを短絡させることになるだろう。

図１Ｅは、図１Ｄの実施形態によって生じる問題に対処しようと試みたときに生じるさらに他の問題を示している。図１Ｅでは、第１の基板２４”および第２の基板４０”は、図１Ｄに示される横方向に半田材料が集塊する問題を避けるために、十分な距離だけ互いに離間している。これらの基板が互いに離れるように移動するにつれて、表面張力および重力によって、半田ボールのような導電性材料は、接点４６”上にのみ集まって、間隙４７”が、第１の基板２４”の導電性パッド３０”と第２の基板４０”の接点４６”との間に生じることがある。また、２つの小さい導電性塊が、互いに向き合った導電性パッドと接点との間に生じることもある。例えば、より小さい導電性塊５２Ｆ”−１が導電性パッド３０Ｊ”上に生じ、より大きい導電性塊５２Ｆ”−２が接点４６Ｊ”上に生じることがある。

図２Ａ，２Ｂは、半田ボールが互いに一直線に並んで配置された導電性パッドおよび接点の各々の上に配置されたときに生じる前述の問題の一部を示している。図２Ａを参照すると、第１の超小型電子パッケージ２２は、第１の表面２６および第１の表面２６から遠く離れた第２の表面２８を有する第１の基板２４を備えている。第１の基板２４は、封入された第１および第２の超小型電子素子３２，３４の左側に位置する５つの導電性パッド３０Ａ〜３０Ｅ、および封入された第１および第２の超小型電子素子３２，３４の右側に位置する５つの導電性パッド３０Ｆ〜３０Ｊを備えている。半田ボール４８Ａ，４８Ｃ，４８Ｅが、それぞれ、導電性パッド３０Ａ，３０Ｃ，３０Ｅの上に配置されている。同様に、半田ボール４８Ｆ，４８Ｈ，４８Ｊが、それぞれ、導電性パッド３０Ｆ，３０Ｈ，３０Ｊの上に配置されている。導電性パッド３０Ｂ，３０Ｇ，３０Ｉの上には、半田ボールは、配置されていない。これは、半田ボール４８が導電性パッド３０の各々の上に配置されるには大きすぎるからである。仮想線で描かれた半田ボール４８Ｂは、半田ボールを導電性パッド３０Ａ〜３０Ｃの各々の上に配置するのに不十分な空間しか、導電性パッド３０Ａ〜３０Ｃの上に存在しないことを示している。もしこのような半田ボールを配置させた場合、３つの半田ボール４８Ａ〜４８Ｃは、リフロー行程中に互いに接触し、その結果、電子アセンブリの短絡または欠陥のある電気的相互配線の形成が生じるだろう。

図２Ａは、第１の表面４２および第２の表面４４を有する第２の基板４０を備える第２の超小型電子パッケージ３８も示している。第２の基板４０は、接点４６Ａ〜４６Ｊを備えている。半田ボール５０は、接点４６Ａ〜４６Ｊのいくつかの上に配置されている。具体的には、半田ボール５０Ａ，５０Ｃ，５０Ｅが、それぞれ、接点４６Ａ，４６Ｃ，４６Ｅの上に配置されている。加えて、半田ボール５０Ｆ，５０Ｈ，５０Ｊが、それぞれ、接点４６Ｆ，４６Ｈ，４６Ｊの上に配置されている。接点４６Ｂの上には、半田ボールが配置されていない。何故なら、この接点上に半田が配置されたなら、半田ボール５０Ａ〜５０Ｃが互いに接触し、その結果、短絡または欠陥のある電気的相互配線が生じるからである。

図２Ｂを参照すると、組立中、第１の超小型電子パッケージ２２は、導電性パッド３０Ａ〜３０Ｊが接点４６Ａ〜４６Ｊと実質的に一直線に並んで配置されるように、第２の超小型電子パッケージ３８と並んで配置される。導電性パッド上の半田ボール４８Ａ，４８Ｃ，４８Ｅ，４８Ｆ，４８Ｈ，４８Ｊが、第２の超小型電子パッケージ３８上の第２の半田ボール５０Ａ，５０Ｃ，５０Ｅ，５０Ｆ，５０Ｈ，５０Ｊと接触して配置される。積層された半田ボールの高さは、封入された層３６の高さによって生じた間隙を跨ぐのに十分である。空間の大きさが不十分なので、半田ボールは、互いに一直線に並んで配置された導電性パッドおよび接点の全ての間に配置されない。具体的には、少なくとも導電性パッド３０Ｂと接点４６Ｂとの間には、第１の基板２４および第２の基板４０の互いに向き合った表面間の空間が不十分なので、半田ボールが配置されていない。仮想線で描かれた半田ボール４８Ｂ，５０Ｂが示されているが、このような半田ボールは、実際、互いに向き合った導電性パッド３０Ｂおよび接点４６Ｂの上に配置されていない。仮想線で描かれた半田ボールは、もし半田ボールが互いに一直線に並んで配置された導電性パッドおよび接点の各々の上に配置された場合に生じ得る空間の問題および短絡の問題を示すためにのみ示されている。

従って、図１Ａ〜１Ｃおよび図２Ａ〜２Ｃは、積層された超小型電子アセンブリの層間の間隙を跨ぐために半田ボールまたは半田塊を用いることに関連する問題のいくつかを示している。前述したように、これらの問題の１つは、互いに向き合った接点または導電性パッド間の距離または間隙に関連している。層間の高さを十分に跨ぐために、半田塊は、層間の高さを跨ぐのに十分な直径を有していなければならない。しかし、残念なことに、半田塊の直径が層間の高さを跨ぐために大きくなると、基板の表面の上に並んで配置される半田ボールの数が少なくなる。従って、スタックの層間に形成される垂直に延在する電気的相互配線の数が少なくなる。これらの不備に照らして、ファインピッチ配線を有する積層型超小型電子アセンブリを提供することが必要とされている。

図３は、本発明のいくつかの好ましい実施形態による超小型電子パッケージ１２２を示している。この超小型電子パッケージは、第１の表面１２６および第１の表面から遠く離れた第２の表面１２８を有するフレキシブルな誘電体基板のような基板１２４を備えている。超小型電子パッケージは、フレキシブル基板１２４の第２の表面１２８から突出する導電性ポスト１３０を備えている。導電性ポスト１３０は、基板１２４の第２の表面１２８から遠く離れた先端１３１を有している。超小型電子パッケージ１２２は、基板１２４の第２の表面を覆う第１の超小型電子素子１３２、および第１の超小型電子素子１３２を覆う第２の超小型電子素子１３４も備えている。第１および第２の超小型電子素子１３２，１３４は、封入層１３６内に封入されている。

超小型電子パッケージ１２２は、基板１２４の第１の表面１２６においてアクセス可能な半田ボールのような可融塊１４８も備えている。可融塊１４８は、好ましくは、１つまたは複数の導電性ポスト１３０と電気的に接続している。また、超小型電子パッケージ１２２は、好ましくは、基板１２４の全体にわたって延在する導電性トレース１４９も備えている。導電性トレース１４９は、１つまたは複数の導電性ポスト１３０および／または１つまたは複数の可融塊１４８と電気的に接触しているとよい。導電性トレース１４９は、第１の表面１２６を覆って延在してもよいし、第２の表面１２８を覆って延在してもよいし、および／または基板１２４の第１の表面１２６と第２の表面１２８との間に延在してもよい。

封入材料１３６は、底面１５４を有している。底面１５４は、底面１５４と基板１２４の第２の表面１２８との間に延在する高さＨ_１を画定している。導電性ポスト１３０は、その先端１３１と基板１２４の第２の表面１２８との間に延在する第２の高さＨ_２を画定している。以下にさらに詳細に説明するように、導電性ポストの高さＨ_２および導電性ポスト１３０の先端１３１と係合する反対側の半田塊の高さの合計は、封入層１３６の高さＨ_１によって生じた間隙を跨ぐのに十分でなければならない。半田塊１４８は、頂点１５１を有している。頂点１５１は、半田塊の頂点１５１と基板１２４の第１の表面１２６との間に延在する高さＨ_３を画定している。以下にさらに詳細に説明するように、図３に示される２つ以上の超小型電子パッケージが互いに積層されるとき、導電性ポストの高さＨ_２および基板１２４の第１の表面１２６の上方の半田塊１４８の高さＨ_３の合計は、封入層１３６の高さによって生じる間隙を跨ぐために、封入層１３６の高さと略等しいかまたはそれよりも大きい。

図４Ａは、図３に示されるパッケージと同様の２つの超小型電子パッケージ１２２Ａ，１２２Ｂを示している。第１の超小型電子パッケージ１２２Ａは、基板１２４Ａ、導電性ポスト１３０Ａ、可融塊１４８Ａ、および封入された超小型電子素子１３２Ａ，１３４Ａを備えている。超小型電子素子１３２Ａ，１３４Ａは、底面１５４Ａを有する封入層１３６Ａによって封入されている。封入層１３６Ａの底面１５４Ａは、基板１２４Ａの第２の表面１２８Ａと封入層１３６Ａの底面１５４Ａとの間に延在する第１の高さＨ_１を画定している。導電性ポスト１３０Ａは、その先端１３１Ａと基板１２４Ａの第２の表面１２８Ａとの間に延在する第２の高さＨ_２を画定している。半田塊１４８Ａは、半田塊の頂点１５１Ａと基板１２４Ａの第１の表面１２６Ａとの間に延在する第３の高さＨ_３を画定している。第２の超小型電子パッケージ１２２Ｂは、第１の表面１２６Ｂおよび第２の表面１２８Ｂを有する基板１２４Ｂを備えている。

図４Ｂを参照すると、第１の超小型電子パッケージ１２２Ａは、導電性ポストの先端１３１Ａを半田塊１４８Ｂの頂点と係合させて、第２の超小型電子パッケージ１２２Ｂの上に積層されている。導電性ポストの高さＨ_２および半田塊の高さＨ_３の合計は、好ましくは、封入層１３６Ａの高さＨ_１と等しいかまたはそれよりも大きい。

図４Ｃを参照すると、導電性ポスト１３１の先端１３１が可融塊に当接した後、可融塊は、その可融塊を少なくとも部分的に溶融状態にするために、例えば、加熱によってリフロー（再溶融）される。リフローされた可融材料は、好ましくは、導電性ポストの外面の周囲にウイッキング現象によって這い上がる。リフロー状態にある間に、可融塊は、表面張力によって、導電性ポストを自己調心する。その結果、第１の超小型電子パッケージ１２２Ａの導電性ポストは、好ましくは、第２の超小型電子パッケージ１２２Ｂの導電性ポストと実質的に一直線に並んで配置される。また、表面張力によって、第１の超小型電子パッケージ１２２Ａおよび第２の超小型電子パッケージ１２２Ｂは、互いに引っ張られる。

図５Ａ〜５Ｃは、本発明の他の好ましい実施形態による超小型電子アセンブリ２２０を示している。超小型電子アセンブリ２２０は、第１の表面２２６および第１の表面２２６から遠く離れた第２の表面２２８を有する基板２２４を有する第１の超小型電子素子２２２を備えている。第１の基板２２４は、第２の表面２２８においてアクセス可能な導電性パッド２３０Ａ〜２３０Ｊを備えている。第１の超小型電子パッケージ２２２は、基板に取り付けられた半導体チップのような１つまたは複数の超小型電子素子も有している。図５Ａに示される特定の実施形態では、第１の超小型電子パッケージ２２２は、第２の表面２２８を覆う第１の超小型電子素子２３２、および第１の超小型電子素子を覆う第２の超小型電子素子２３４を備えている。封入層２３６が、超小型電子素子２３２，２３４を覆っている。封入層は、底面２５４を有している。底面２５４は、封入層の底面と基板２２４の第２の表面２２８との間の距離を画定している。

導電性パッド２３０Ａ〜２３０Ｊは、図１Ａ，２Ａの実施形態に示されるのと同様の間隔を有している。しかし、図５Ａの特定の実施形態は、図１Ａ，２Ａの実施形態に示される半田塊ではなく、細長い導電性ポスト２４８Ａ〜２４８Ｊを用いている。その結果、図１Ａ，２Ａの実施形態において示されるように導電性パッドおよび接点の両方の上に半田ボールを用いるときに生じる互いに隣接する導電性ポストが互いに接触する問題を引き起こすことなく、１つの導電性ポスト２４８が導電性パッド２３０の各々から突出するのに十分な空間が得られる。従って、第１の超小型電子パッケージ２２２からより多くの入力端／出力端を有することができ、これによって、より多くの電気的相互配線を形成することができる。

超小型電子アセンブリ２２０は、第１の表面２４２および第１の表面２４２から遠く離れた第２の表面２４４を有する第２の基板２４０を有する第２の超小型電子パッケージ２３８も備えている。第１の表面２４２は、接点２４６Ａ〜２４６Ｊを備えている。半田ボール２５０が、接点２４６Ａ〜２４６Ｊの各々の上に配置されている。

図５Ｂを参照すると、第１の基板２２４の第１の表面２２８は、第２の基板２４０の第１の表面２４２と並んで配置されている。導電性ポスト２４８の先端２３１は、半田ボール２５０の頂点と当接している。封入層２３６の底面２５４は、封入層の底面２５４と基板２２４の第２の表面２２８との間に延在する高さＨ_１を画定している。導電性ポスト２３０は、ポスト先端２３１と第１の基板２２４の第２の表面２２８との間に延在する高さＨ_２を画定している。半田ボール２５０は、半田ボールの頂点と第２の基板２４０の第１の表面２４２との間に延在する高さＨ_３を画定している。導電性ポストの高さＨ_２および半田ボールの高さＨ_３の合計は、封入層２３６の高さＨ_１と等しいかまたはそれよりも大きい。その結果、導電性ポスト２３０および半田ボール２５０の組合せは、封入層の高さによって生じる間隙を十分に跨ぐことができる。

図５Ｃは、半田材料２５０が、リフローされ、導電性ポスト２３０の側面にウイッキング現象によって這い上がった後の超小型電子アセンブリ２２０を示している。半田材料２５０が導電性ポストの側面にウイッキング現象によって這い上がるにつれ、第１の超小型電子パッケージ２２２および第２の超小型電子パッケージ２３８は、表面張力によって互いに引っ張られる。加えて、リフローされた半田材料は、自己調心作用をもたらし、これによって、導電性ポスト２３０は、第２の超小型電子パッケージ２３８の接点２４６の上に調心される。

図６Ａ，６Ｂは、本発明の自己調心特徴を示している。図６Ａを参照すると、第１の超小型電子パッケージ３２２Ａは、第２の超小型電子パッケージ３２２Ｂと並んで配置されている。導電性ポスト３３０の先端は、第２の超小型電子パッケージ３２２Ｂ上の半田塊３４８に当接している。この特定の実施形態では、導電性ポスト３３０は、半田塊３４８から少なくとも部分的に位置ずれしている。位置ずれは、図６Ａに示されている。具体的には、第１の超小型電子パッケージ３２２Ａの導電性ポスト３３０Ｄは、軸Ａ_１に沿って延在し、第２の超小型電子パッケージ３２２Ｂの導電性ポスト３３０Ｄ‘は、軸Ａ_１と異なる軸Ａ_２に沿って延在している。その結果、第１の超小型電子パッケージの導電性ポストは、第２の超小型電子パッケージ３２２Ｂ上の半田塊３４８と実質的に一直線に並んで配置されていない。

図６Ｂを参照すると、第２の超小型電子パッケージ３２２Ｂ上の半田のリフロー中に、リフローされた半田が導電性ポストの外面の周囲にウイッキング現象によって這い上がって、自己調心作用をもたらし、これによって、第１の超小型電子パッケージ３２２Ａの導電性ポストが、第２の超小型電子パッケージ３２２Ｂの導電性ポストと実質的に一直線に並んで配置されるように、付勢される。図６Ｂに示されるように、第１の超小型電子パッケージ３２２Ａの第１の導電性ポストは、軸Ａ_１に沿って配置され、第２の超小型電子パッケージの第２の導電性ポストは、軸Ａ_２に沿って配置され、軸Ａ１，Ａ２は、共通軸上に位置している。この自己調心作用の結果、第１の超小型電子パッケージ３２２Ａの導電性ポストおよび第２の超小型電子パッケージ３２２Ｂの導電性ポストは、実質的に一直線に並んで配置される。

図６Ｂは、半田塊のリフロー中に第２の超小型電子パッケージ３２２Ｂに対する第１に超小型電子パッケージ３２２Ａの運動を表す方向矢印Ｄを示している。加えて、前述したように、リフローされた半田は、第１の超小型電子パッケージ３２２Ａおよび第２の超小型電子パッケージ３２２Ｂを互いに引っ張る表面張力をもたらす。

図７は、４つの重ねられた層を備える積層型超小型電子アセンブリの部分断面図を示している。上層の導電ポストは、下層の可融塊と電気的に相互接続されている。組立中、ポストの先端は、向き合った導電性可融塊と接触して配置される。次いで、可融塊がリフローされ、このリフローされた塊が、導電性ポストの外面の周囲にウイッキング現象によって這い上がる。

いくつかの好ましい実施形態では、基板は、上面および上面から遠く離れた下面を備えるポリアミドシートまたは他のポリマーシートのようなフレキシブルな誘電体基板であるとよい。誘電体基板の厚みは、用途によって異なるが、最も典型的には、約１０μｍ〜１００μｍである。フレキシブルシートは、好ましくは、その上に導電性トレースを有している。導電性トレースは、フレキシブルシートの上面に延在してもよいし、フレキシブルシートの上面および下面の両方に延在してもよいし、またはフレキシブルシートの内部に延在してもよい。従って、この開示において用いられる「第１の特徴部が第２の特徴部の“上”に配置される」という記述は、第１の特徴部が第２の特徴部の表面上に位置することを必要とすると理解するべきではない。導電性トレースは、どのような電導性材料から形成されてもよいが、最も典型的には、銅、銅合金、金、またはこれらの材料の組合せから形成される。トレースの厚みも、用途によって異なるが、典型的には、約５μｍ〜２５μｍである。導電性トレースは、各トレースが支持端および支持端から遠く離れたポスト端を有するように、配置されるとよい。

前述したように、いくつかの好ましい実施形態では、導電性ポストは、基板の表面から突出している。各ポストは、導電性トレースの１つのポスト端に接続されるとよい。いくつかの好ましい実施形態では、導電性ポストは、トレースのポスト端から基板を通って上方に延在してもよい。導電性ポストの寸法は、広い範囲にわたって異なってもよいが、最も典型的には、フレキシブルシートの表面上の各ポストの高さは、約５０〜３００μｍである。各ポストは、好ましくは、基板に隣接する基部および基板から遠く離れた先端を有している。導電性ポストは、切頭円錐形状を有してよい。この場合、各ポストの基部および先端は、実質的に円形である。ポストの基部は、典型的には、約１００〜６００μｍの直径を有し、ポストの先端は、典型的には、約４０〜６００μｍ、好ましくは、約４０〜２００μｍの直径を有している。ポストは、どのような導電性材料から形成されてもよいが、望ましくは、銅、銅合金、金、およびこれらの組合せのような金属材料から形成されるとよい。例えば、ポストは、基本的には、表面に金の層を有する銅から形成されるとよい。

導電性基板、トレース、およびポストは、２００４年１０月６日に出願された同時係属中の本発明の譲受人に譲渡された米国特許出願第１０／９５９，４６５号「ＴＥＳＳＥＲＡ ３．０−３５８」に開示さているようなプロセスによって製造されるとよい。この開示内容は、参照することによって、ここに含まれるものとする。‘４６５出願により詳細に開示されるように、金属プレートを、エッチングまたは他の方法で処理し、そのプレートから突出する多数の金属ポストを形成する。誘電体層を、ポストが誘電体層内を突出するように、このプレートに塗布する。誘電体層の内面は、金属プレートの方を向き、誘電体層の外面は、ポストの先端の方を向いている。誘電体層は、ポストの周囲のプレートにポリイミドのような誘電体を被覆することによって、作製されてもよいし、またはさらに典型的には、ポストを誘電シートにそのポストがシートを貫通するように強制的に係合させることによって、作製されてもよい。シートが適所に配置された時点で、金属プレートをエッチングし、誘電体層の内側に個々のトレースを形成する。代替的に、メッキまたはエッチングのような従来のプロセスによって、トレースを形成する一方、本発明の譲受人に譲渡された米国特許第６，１７７，６３６に開示されている方法を用いて、ポストを形成してもよい。この特許の開示内容は、参照することによって、ここに含まれるものとする。さらに他の代替例では、ポストは、個々の要素として作製され、ポストをトレースに接続するフレキシブルシートに適切な方法によって組み込まれてもよい。

本発明のいくつかの好ましい実施形態では、導電性ポストは、互いに無関係に自在に移動することができる。ポストが互いに無関係に移動することによって、ポスト先端は、向き合った超小型電子素子上の接点の全てに接触することができる。例えば、第１の導電性ポストの近傍のフレキシブル基板の部分は、第２の導電性ポストの近傍のフレキシブル基板の部分よりも大きく屈曲することができる。ポスト先端の全てが向き合った超小型電子素子の接点の全てと確実に係合することができるので、検査信号、電力、および接地電位を検査回路基板を介して、および係合されたポストおよび接触パッドを介して印加することによって、パッケージを確実に検査することができる。さらに、この確実な係合は、単純な検査回路基板を用いて、達成される。例えば、この検査回路基板の接触パッドは、単純な平面的パッドである。この検査回路基板は、非平面性を補う特殊な特徴部または複雑なソケット構造を含む必要がない。この検査回路基板は、通常の回路基板を形成するのに一般的に用いられる技術を用いて、作製可能である。これによって、検査回路基板の経費を実質的に低減すると共に、高周波信号に適合可能な単純なレイアウトのトレース（図示せず）を有する検査回路基板の構成を容易に得ることができる。また、検査回路基板は、いくつかの高周波信号処理回路に必要とされるキャパシタのような電子素子を接触パッドの近傍に含むこともできる。ここでも、検査回路基板が非平面性を調整する特別の特徴部を含む必要がないので、このような電子素子の配置が簡素化される。場合によっては、システムの非平面性を低減させ、ピン運動の必要性を最小限に抑えるために、検査回路基板を実施できる範囲内において可能な限り平面的にすることが望ましい。例えば、検査回路基板が研磨されたアルミナセラミック構造のような極めて平面的なセラミック回路基板である場合、わずかに約２０μｍのピン運動でも十分である。

本発明のいくつかの好ましい実施形態では、超小型電子パッケージは、検査された後、検査回路基板から取り外され、接触パッドを有する回路パネルのような他の基板に、例えば、半田のような導電性接合材料を用いて、ポストの先端を回路パネルの接触パッドに接合することによって、半永久的に相互接続されるとよい。この半田を用いる接合プロセスは、表面実装超小型電子部品に対して一般的に用いられる従来の機器を用いて行われるとよい。このようにして、半田塊が、ポスト上または接触パッド上に設けられ、ポストを接触パッドに係合した後に、リフローされるとよい。リフロー中、半田の表面張力によって、ポストが接触パッド上に調心される傾向にある。このような自己調心作用は、ポストの先端が接触パッドよりも小さい場合、特に顕著に発揮される。さらに、半田は、ポストの側面を少なくともある程度濡らし、これによって、各ポストの先端を取り囲む隅肉部を形成すると共に、ポストおよびパッドの互いに向き合った表面間に強靭な接合部を形成する。

半田による接合部を補強するために、エポキシまたは他のポリマー材料のようなアンダーフィル材（図示せず）が、ポストの先端の周囲および接触パッドの周囲に注入されるとよい。望ましくは、このアンダーフィル材は、パッケージと回路基板との間の間隙を部分的にのみ充填するとよい。この構成では、アンダーフィル材は、フレキシブル基板または超小型電子デバイスを回路基板に接合することはない。アンダーフィル材は、ポストの接触パッドとの接合部しか補強しない。しかし、各ポストの基部と関連トレースとの間の接合部は、疲労欠陥に対して著しく耐性があるので、ポストの基部に対する補強は、必要とされない。

前述の説明は、個々の超小型電子素子を参照して、なされている。しかし、パッケージは、２つ以上の超小型電子素子または２つ以上の基板を備えてもよい。さらに、フレキシブル基板、支持要素、およびポストをチップに組み込むのに用いられるプロセスステップは、チップがウエハの形態にある間に、なされてもよい。単一の大きな基板が、ウエハの全体に組み込まれてもよいし、ウエハの一部に組み込まれてもよい。このアセンブリを切断することによって、個々のユニットを形成するとよい。この場合、各ユニットは、１つまたは複数のチップ、および基板の関連する部分を含む。前述した検査工程は、切断ステップの前に行われてもよい。パッケージが検査回路またはウエハの非平面性を補う能力を有しているので、大きなユニットの検査が著しく容易になる。

基板およびトレースは、ポストを包囲する領域において、局部的に変形することができる。これらの領域は、上方に変形し、基板の底面に凹部が生じる傾向にある。ポストは、ヘッドを有し、これらのヘッドが、凹部内に部分的または完全に位置するとよい。基板の変形を制御するために、基板の上面は、ポストが基板内に付勢される箇所と一直線に並ぶ孔を有するダイに当接されてもよい。また、このようなダイは、基板およびトレースの層剥離を防ぐのにも役立つ。このプロセスの変更例では、トレースは、単一層基板の上面に配置されてもよいし、または底面に配置されてもよい。最終的にポストが配列された基板は、超小型電子素子と組み合わされ、前述したようなパッケージを形成してもよいし、または小規模のポスト配列が望まれる他のどのような超小型電子アセンブリ内に用いられてもよい。この組立プロセスでは、ポストを選択的に配置することができる。トレースにランドおよび孔を設けるのは、本質的な特徴ではない。従って、ポストは、どのようなトレースに沿ってどの個所に配置されてもよい。さらに、ポストは、本質的にどのような導電性材料から形成されてもよい。異なるポストが、異なる材料から形成されてもよい。例えば、過酷な機械的負荷を受けるポストは、タングステンのような硬質の高融点金属から全体的にまたは部分的に形成されてもよく、他のポストは、銅のような軟質金属から形成されてもよい。また、ポストのいくつかまたは全てが、ニッケル、金、またはプラチナのような耐食金属から全体的にまたは部分的に形成されてもよい。

先行する実施形態において述べたように、各導電性ポストと検査基板上の各導電性パッドとの間に信頼できる接触が得られるように、導電性ポストは、他の導電性ポストとは無関係に自在に運動することができる。導電性ポストの先端は、検査可能なパッケージおよび検査基板を一緒に付勢するように加えられる適度の垂直力のみを用いて、垂直方向の間隔のバラツキを補うように移動することができ、これによって、先端の全てを導電性パッドの全てに同時に接触させることができる。このプロセスでは、導電性ポストの先端の少なくともいくつかは、垂直方向またはｚ方向において、他のポスト先端に対して相対的に移動する。さらに、異なる導電性ポストと関連するフレキシブル基板の異なる部分が、互いに無関係に変形することができる。実際には、基板の変形として、基板の曲げおよび／または伸長が挙げられ、これに対応して、ポスト基部の運動として、ｘ−ｙ面または水平面の軸を中心とする傾斜および基部のいくらかの水平移動、および他の運動成分が挙げられる。

各ポスト先端は、超小型電子デバイスの前面の非平面性、誘電体基板の反り、およびポストの不均一な高さのような因子によって、同一平面上に正確に位置しないことがある。また、パッケージは、回路基板に対してわずかに傾斜することもできる。これらの理由および他の理由から、各ポスト先端と各接触パッドとの間の垂直方向の距離は、不均一なこともある。しかし、ポストが互いに無関係に移動することによって、ポストの先端の全てを向き合った超小型電子パッケージ上の接触パッドの全てに接触させることができる。

ポスト先端の全てを接触パッドの全てに確実に係合させることができるので、検査回路基板を介して、および係合されたポストおよび接触パッドを介して、検査信号、電力、および接地電位を印加することによって、パッケージを確実に検査することができる。さらに、この確実な係合は、単純な検査回路基板を用いて、達成される。例えば、この検査回路基板の接触パッドは、単純な平面的パッドである。この検査回路基板は、非平面性を補う特殊な特徴部または複雑なソケット構造を含む必要がない。この検査回路基板は、通常の回路基板を形成するのに一般的に用いられる技術を用いて、作製可能である。これによって、検査回路基板の経費を実質的に低減し、かつ高周波信号に適合可能な単純なレイアウトのトレース（図示せず）を有する検査回路基板の構成を容易に得ることができる。また、検査回路基板は、いくつかの高周波信号処理回路に必要とされるキャパシタのような電子素子を接触パッドの近傍に含んでもよい。ここでも、検査回路基板が非平面性を調整する特別の特徴部を含む必要がないので、このような電子素子の配置が簡素化される。場合によっては、システムの非平面性を低減させ、かつピン運動の必要性を最小限に抑えるために、検査回路基板を実施できる範囲内において可能な限り平面的にすることが望ましい。例えば、検査回路基板が研磨されたアルミナセラミック構造のような極めて平面的なセラミック回路基板の場合、わずかに約２０μｍのピン運動でも十分である。

本発明のいくつかの好ましい実施形態では、超小型電子素子間の電気的な相互配線の形成を促進し、超小型電子パッケージの検査を容易にするために、米国特許第４，８０４，１３２号および第５，０８３，６９７号に開示されているような粒子被膜が、超小型電子パッケージの１つまたは複数の導電性部分に設けられてもよい。これらの特許の開示内容は、参照することによって、ここに含まれるものとする。粒子被膜は、好ましくは、導電性端子または導電性ポストの先端のような導電部分を覆って設けられる。特に好ましい一実施形態では、粒子被膜は、標準的なフォトレジスト技術を用いて、超小型電子素子の導電性部分の上に選択的に電気メッキされる金属化ダイヤモンド結晶被膜である。作動時に、ダイヤモンド結晶被膜を有する導電性部分は、向き合った接触パッドに押圧され、接触パッドの外面に存在する酸化層を突き通す。従来の掃引作用に加えて、このダイヤモンド結晶被膜による酸化層の貫通によって、確実な電気的相互配線の形成が容易になる。

前述したように、ポストの運動として、傾斜運動が挙げられる。この傾斜運動によって、各ポストの先端は、その先端が接触パッドと係合したとき、接触パッドを掃引することができる。この掃引が、確実な電気接触を促進する。２００４年１１月１０日に「掃引作用を行う超小型ピングリッドアレイ」の表題で出願された同時係属中の本発明の譲受人に譲渡された米国特許出願第１０／９８５,１２６号「ＴＥＳＳＥＲＡ ３．０−３７５」においてより詳細に検討されているように、ポストは、このような掃引作用を促進するかまたはポストおよび接点の係合を容易にする特徴部を備えてもよい。この特許の開示内容は、参照することによって、ここに含まれるものとする。２００４年１１月１０日に「ピン運動を隔離した超小型ピングリッド」の表題で出願された同時係属中の本発明の譲受人に譲渡された米国特許出願第１０／９８５，１１９号「ＴＥＳＥＲＲＡ ３．０−３７６」においてより詳細に開示されるように、フレキシブル基板は、互いに無関係に移動し、傾斜および掃引作用を高めるように、ポストの能力を向上させる特徴部を備えてもよい。この特許の開示内容は、参照することによって、ここに含まれるものとする。

本発明のいくつかの好ましい実施形態では、超小型電子パッケージ、アセンブリまたはスタックは、２００４年１０月６日に「特徴部の高さを改良した回路の形成」の表題で出願された米国特許出願第１０／９５９，４６５号「ＴＥＳＳＥＲＡ ３．０−３５８」；２００５年６月２４日に「球状接触ピンを有する構造」の表題で出願された米国特許出願第１１／１６６，８６１号「ＴＥＳＳＥＲＡ ３．０−４１６」；２００３年１２月３０に出願された米国仮特許出願第６０／５３３，２１０号の優先権を主張する、２００４年１２月１６日に出願された米国特許出願第１１／０１４，４３９号「ＴＥＳＳＥＲＡ ３．０−３７４」；２００３年１２月３０日に出願された米国仮特許出願第６０／５３３，３９３号の優先権を主張する、２００４年１１月１０日に出願された米国特許出願第１０／９８５，１２６号「ＴＥＳＳＥＲＡ ３．０−３７５」；２００３年１２月３０日に出願された米国仮特許出願第６０／５３３，４３７号の優先権を主張する、２００４年１１月１０日に出願された米国特許出願第１０／９８５，１１９号「ＴＥＳＳＥＲＡ ３．０−３７６」；２００４年６月２５日に出願された米国仮特許出願第６０／５８３，０６６号および２００４年１０月２５日に出願された米国仮特許出願第６０／６２１，８６５号の優先権を主張する、２００５年５月２７日に出願された米国特許出願第１１／１４０，３１２号「ＴＥＳＳＥＲＡ ３．０−４１５」；２００５年３月１６日に出願された米国仮特許出願第６０／６６２，１９９号「ＴＥＳＳＥＲＡ ３．０−４２９」；米国特許出願公開第２００５／００３５４４０号「ＴＥＳＳＥＲＡ ３．０−３０７」；および２００５年１２月２３日に「超小型電子パッケージおよびそのための方法」の表題で出願された米国仮特許出願第６０／７５３，６０５号「代理人整理番号：ＴＥＳＳＥＲＡ ３．８−４８２」に開示されている１つまたは複数の実施形態の１つまたは複数の特徴部を備えてもよい。これらの特許の開示内容は、参照することによって、ここに含まれるものとする。

特定の実施形態に関して、これらの実施形態は、本発明の原理および応用の単なる例示にすぎないことを理解されたい。従って、例示された実施形態に対して多くの修正がなされてもよいこと、および特許請求の範囲に記載される本発明の精神および範囲から逸脱することなく、他の構成が考案されてもよいことを理解されたい。

本発明は、半導体パッケージング産業に利用可能性を有している。

超小型電子アセンブリを製造する従来技術による方法である。 図１Ａ，１Ｂに示される従来技術による超小型電子アセンブリを示す他の図である。 本発明のいくつかの好ましい実施形態による超小型電子パッケージの断面図である。 本発明のいくつかの好ましい実施形態による積層型超小型電子アセンブリを製造する方法を示す図である。 本発明の他の好ましい実施形態による積層型超小型電子アセンブリを製造する方法を示す図である。 本発明のさらに他の好ましい実施形態による積層型超小型電子アセンブリを製造する方法を示す図である。 本発明のいくつかの好ましい実施形態による積層型超小型電子アセンブリの断面図である。

Claims (45)

1. 第１の基板および前記第１の基板の表面から延在する導電性ポストを備える第１の超小型電子パッケージを設けるステップであって、前記導電性ポストの各々は、前記第１の基板の前記表面から前記導電性ポストの先端に延在する垂直高さを有する、ステップと、
   第２の基板および前記第２の基板の表面から延在する導電性可融塊を備える第２の超小型電子パッケージを設けるステップであって、前記可融塊の各々は、前記第２の基板の前記表面から前記可融塊の頂点に延在する垂直高さを有する、ステップと、
   超小型電子素子を前記第１の基板の前記表面と前記第２の基板の前記表面との内の１つを覆って固定するステップであって、前記超小型電子素子は、前記超小型電子素子が固定された前記第１の基板の前記表面と前記第２の基板の前記表面との内の前記１つから延在する垂直高さを画定する、ステップと、
   前記第１の基板の前記導電性ポストの前記先端を前記第２の基板の前記可融塊の前記頂点に当接させるステップであって、前記導電性ポストと可融塊との各組合せの垂直高さは、前記第１の基板の前記表面および前記第２の基板の前記表面の前記１つに固定された前記超小型電子素子の前記垂直高さと等しいかまたはそれよりも大きい、ステップと、
   を含む、積層型超小型電子アセンブリを製造する方法。
2. 前記可融塊をリフローさせるステップであって、前記リフローされた可融塊が前記導電性ポストの外面の周囲にウイッキング現象によって這い上がる、ステップをさらに含み、前記リフローされた可融塊の表面張力によって、前記導電性ポストが、前記第２の基板に向かって引っ張られることを特徴とする請求項１に記載の方法。
3. 前記第２の基板の前記表面は、前記可融塊を支持する接点を備え、前記リフローされた可融塊の表面張力によって、前記導電性ポストの前記先端が、前記第２の基板の接点の中心上にくることを特徴とする請求項２に記載の方法。
4. 第１の超小型電子基板であって、その底面から延在する導電性ポストを有する第１の超小型電子基板を設けるステップと、
   第２の超小型電子基板であって、その上面においてアクセス可能な導電性塊を有する第２の超小型電子基板を設けるステップと、
   前記導電性ポストの各々を前記導電性塊の１つに当接させるステップと、
   少なくとも１つの超小型電子素子を前記第１の超小型電子基板の前記底面と前記第２の超小型電子基板の前記上面との内の少なくとも１つを覆って固定するステップであって、前記少なくとも１つの超小型電子素子は、前記導電性塊の１つと前記導電性ポストの１つとの合計高さよりも低い高さを有する、ステップと、
   前記導電性塊をリフローさせるステップであって、前記リフローされた導電性塊が前記導電性ポストの外面の周囲にウイッキング現象によって這い上がり、前記リフローされた導電性塊の表面張力によって、前記導電性ポストが、前記第２の超小型電子基板に向かって引っ張られ、前記リフローされた導電性塊内の中心にくる、ステップと、
   を含む、積層型超小型電子アセンブリを製造する方法。
5. 上面および底面を有する第１の基板と、前記第１の基板の前記底面を覆う超小型電子素子と、前記第１の基板の前記底面から延在する導電性ポストとを有する第１の超小型電子パッケージを設けるステップと、
   上面および底面を有する第２の基板と、前記第２の基板の前記上面においてアクセス可能な導電性可融塊とを有する第２の超小型電子パッケージを設けるステップと、
   前記第１の基板および前記第２の基板を電気的に相互接続するために、前記導電性ポストの先端を前記導電性可融塊に当接させるステップであって、前記導電性ポストと導電性可融塊との各組合せの高さは、前記第１の基板の前記底面に固定された前記超小型電子素子の高さと等しいかまたはそれよりも大きい、ステップと、
   を含む、積層型超小型電子アセンブリを製造する方法。
6. 前記導電性可融塊をリフローするステップであって、前記リフローされた可融塊が、前記導電性ポストの側面に係合する、ステップをさらに含むことを特徴とする請求項５に記載の方法。
7. 前記第１の基板の前記底面から延在する前記導電性ポストは、前記第１の基板の前記底面を覆う前記超小型電子素子の高さよりも大きい高さを有することを特徴とする請求項５に記載の方法。
8. 前記第２の基板の前記底面から延在する第２の導電性ポストを設けるステップをさらに含むことを特徴とする請求項５に記載の方法。
9. 前記第２の基板の前記底面を覆う第２の超小型電子素子を設けるステップをさらに含むことを特徴とする請求項８に記載の方法。
10. 前記第２の基板の前記底面から延在する前記第２の導電性ポストは、前記第２の基板の前記底面を覆う前記第２の超小型電子素子の高さよりも大きい高さを有することを特徴とする請求項９に記載の方法。
11. 前記第１の基板および前記第２の基板を電気的に相互接続した後、前記第１の基板および前記第２の基板を第３の基板に電気的に相互接続するために、前記第２の導電性ポストの先端を前記第３の基板の導電性パッドに当接させるステップをさらに含むことを特徴とする請求項８に記載の方法。
12. 前記第１の超小型電子素子は、半導体チップから構成されることを特徴とする請求項５に記載の方法。
13. 前記第２の超小型電子素子は、半導体チップから構成されることを特徴とする請求項９に記載の方法。
14. 前記導電性可融塊は、半田から構成されることを特徴とする請求項５に記載の方法。
15. 前記導電性可融塊は、球状であることを特徴とする請求項５に記載の方法。
16. 前記第１の基板の前記底面を覆う前記第１の超小型電子素子を少なくとも部分的に封入することをさらに含むことを特徴とする請求項５に記載の方法。
17. 前記第２の基板の前記底面を覆う前記第２の超小型電子素子を少なくとも部分的に封入するステップをさらに含むことを特徴とする請求項９に記載の方法。
18. 前記第１の基板および前記第２の基板は、誘電体材料から構成されることを特徴とする請求項５に記載の方法。
19. 前記第３の基板は、回路基板から構成されることを特徴とする請求項１１に記載の方法。
20. 前記超小型電子素子は、互いに積層されて前記第１の基板の前記底面を覆う２つの超小型電子素子から構成されることを特徴とする請求項５に記載の方法。
21. 前記第１の基板および前記第２の基板は、誘電体基板から構成されることを特徴とする請求項１に記載の方法。
22. 前記誘電体基板は、フレキシブルであることを特徴とする請求項２１に記載の方法。
23. 前記第１の超小型電子基板および前記第２の超小型電子基板は、誘電体基板から構成されることを特徴とする請求項４に記載の方法。
24. 前記誘電体基板は、フレキシブルであることを特徴とする請求項２３に記載の方法。
25. 前記第１の基板および前記第２の基板は、フレキシブルな誘電体基板から構成されることを特徴とする請求項４に記載の方法。
26. 前記誘電体基板は、フレキシブルであることを特徴とする請求項２５に記載の方法。
27. 第１の基板および前記第１の基板の表面から延在する導電性ポストを備える第１の超小型電子パッケージであって、前記導電性ポストの各々は、前記第１の基板の前記表面から前記導電性ポストの先端に延在する垂直高さを有する、第１の超小型電子パッケージと、
    前記第１の超小型電子パッケージと並んで配置された第２の超小型電子パッケージであって、第２の基板および前記第２の基板の表面から延在する導電性可融塊を備え、前記可融塊の各々は、前記第２の基板の前記表面から前記可融塊の頂点に延在する垂直高さを有する、第２の超小型電子パッケージと、
    前記第１の基板の前記表面と前記第２の基板の前記表面との内の１つを覆って固定された超小型電子素子であって、前記超小型電子素子は、前記超小型電子素子が固定された前記第１の基板の前記表面と前記第２の基板の前記表面との内の前記１つから延在する垂直高さを画定し、前記第１の基板の前記導電性ポストの前記先端が、前記第２の基板の前記可融塊の前記頂点に当接され、前記導電性ポストと可融塊との各組合せの前記垂直高さは、前記第１の基板の前記表面および前記第２の基板の前記表面の前記１つに固定された前記超小型電子素子の前記垂直高さと等しいかまたはそれよりも大きい、超小型電子素子と、
    を備える、積層型超小型電子アセンブリ。
28. 前記可融塊は、リフロー可能であり、前記リフローされた可融塊は、前記導電性ポストを前記第２の基板に向かって引っ張る表面張力を生じさせるように、前記導電性ポストの外面の周囲にウイッキング現象によって這い上がることを特徴とする請求項２７に記載のアセンブリ。
29. 前記第２の基板の前記表面は、前記可融塊を支持する接点を備え、前記リフローされた可融塊の表面張力によって、前記導電性ポストの前記先端が、前記第２の基板の前記接点の中心上にくることを特徴とする請求項２８に記載のアセンブリ。
30. 第１の超小型電子基板であって、その底面から延在する導電性ポストを有する、第１の超小型電子基板と、
    第２の超小型電子基板であって、その上面においてアクセス可能である導電性塊を有する、第２の超小型電子基板と、
    前記導電性塊の1つに当接された各前記導電性ポストと、
    前記第１の超小型電子基板の前記底面と前記第２の超小型電子基板の前記上面との内の少なくとも１つを覆って固定された少なくとも１つの超小型電子素子であって、前記少なくとも１つの超小型電子素子は、前記導電性塊の１つと前記導電性ポストの１つとの合計高さよりも小さい高さを有し、前記導電性塊は、リフロー可能であり、前記リフローされた導電性塊は、前記導電性ポストの外面の周囲にウイッキング現象によって這い上がる、少なくとも１つの超小型電子素子と、
    を備える、積層型超小型電子アセンブリ。
31. 前記リフローされた導電性塊の表面張力によって、前記導電性ポストは、前記第２の超小型電子基板に向かって引っ張られ、前記リフローされた導電性塊内の中心にくることを特徴とする請求項３０に記載のアセンブリ。
32. 上面および底面を有する第１の基板と、前記第１の基板の前記底面を覆う超小型電子素子と、前記第１の基板の前記底面から延在する導電性ポストを有する第１の超小型電子パッケージと、
    前記第１の超小型電子パッケージと並んで配置された第２の超小型電子パッケージであって、上面および底面を有する第２の基板と、前記第２の基板の前記上面においてアクセス可能な導電性可融塊とを有する、第２の超小型電子パッケージと、
    を備え、
    前記第１の基板および前記第２の基板を電気的に相互接続するために、前記導電性ポストの前記先端は、前記導電性可融塊に当接され、前記導電性ポストと導電性可融塊との各組合せの高さは、前記第１の基板の前記底面に固定された前記超小型電子素子の高さと等しいかまたはそれよりも大きい、積層型超小型電子アセンブリ。
33. 前記導電性可融塊は、リフロー可能であり、前記リフローされた可融塊は、前記導電性ポストの側面と係合することを特徴とする請求項３２に記載のアセンブリ。
34. 前記第１の基板の前記底面から延在する前記導電性ポストは、前記第１の基板の前記底面を覆う前記超小型電子素子の高さよりも大きい高さを有することを特徴とする請求項３２に記載のアセンブリ。
35. 前記第２の基板の前記底面から延在する第２の導電性ポストをさらに備えることを特徴とする請求項３２に記載のアセンブリ。
36. 前記第２の基板の前記底面を覆う第２の超小型電子素子をさらに備えることを特徴とする請求項３５に記載のアセンブリ。
37. 前記第２の基板の前記底面から延在する前記第２の導電性ポストは、前記第２の基板の前記底面を覆う前記第２の超小型電子素子の高さよりも大きい高さを有することを特徴とする請求項３６に記載のアセンブリ。
38. 第３の基板であって、その表面においてアクセス可能な導電性パッドを有する第３の基板をさらに備え、前記第２の導電性ポストの先端は、前記第３の基板の前記導電性パッドに電気的に相互接続されることを特徴とする請求項３５に記載のアセンブリ。
39. 前記第１の超小型電子素子は、半導体チップから構成されることを特徴とする請求項３２に記載のアセンブリ。
40. 前記第２の超小型電子素子は、半導体チップから構成されることを特徴とする請求項３６に記載のアセンブリ。
41. 前記導電性可融塊は、半田から構成されることを特徴とする請求項３２に記載のアセンブリ。
42. 前記第１の基板の前記底面を覆う前記第１の超小型電子素子を少なくとも部分的に封入する封入材料をさらに備えることを特徴とする請求項３２に記載のアセンブリ。
43. 前記第２の基板の前記底面を覆う前記第２の超小型電子素子を少なくとも部分的に封入する封入材料をさらに備えることを特徴とする請求項３６に記載のアセンブリ。
44. 前記第１の基板および前記第２の基板は、誘電体材料から構成されることを特徴とする請求項３２に記載のアセンブリ。
45. 前記誘電体基板は、フレキシブルであることを特徴とする請求項４４に記載のアセンブリ。

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