KR20080080406A - 초미세 피치의 적층을 갖는 미소전자 조립체 - Google Patents

초미세 피치의 적층을 갖는 미소전자 조립체 Download PDF

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KR20080080406A
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Abstract

적층형 미소전자 조립체를 제조하는 방법은, 제1 기판(124A) 및 제1 기판(124A)의 표면(128A)으로부터 연장하는 도전성 포스트(130A)를 포함하는 제1 미소전자 패키지(122A)를 제공하는 단계와, 제2 기판(122B) 및 제2 기판(122B)의 표면(126B)으로부터 연장하는 도전성의 용융 가능한 매스(148B)를 포함하는 제2 미소전자 패키지(122B)를 제공하는 단계를 포함한다. 미소전자 소자(154A)는 제1 기판(124A)의 표면과 제2 기판(124B)의 표면 중의 하나의 표면 위에 고정되며, 미소전자 소자가 고정되는 제1 기판(124A)의 표면과 제2 기판(124B)의 표면 중의 하나의 표면으로부터 연장하는 수직 높이(H1)를 형성한다. 제1 기판의 도전성 포스트(130A)의 팁(131A)은 제2 기판의 용융 가능한 매스(148B)의 정점에 맞닿게 되며, 이로써 도전성 포스트와 용융 가능한 매스의 조합체의 수직 높이가 제1 기판의 표면과 제2 기판의 표면 중의 하나의 표면에 고정된 미소전자 소자(154A)의 수직 높이와 동일하거나 더 크게 된다.
적층형 미소전자 조립체, 접점, 솔더볼, 도전성 포스트, 가요성 기판

Description

초미세 피치의 적층을 갖는 미소전자 조립체{MICROELECTRONIC ASSEMBLIES HAVING VERY FINE PITCH STACKING}
본 발명은 미소전자 조립체 및 적층 가능한 미소전자 조립체를 제조 및 검사하는 방법에 관한 것이다.
본 발명은 2005년 12월 23일자로 출원된 미국 특허 출원 번호 11/318,164를 우선권으로 주장하며, 상기 특허 출원은 그 개시 내용이 본 명세서에 원용되어 있다.
반도체칩 등의 미소전자 디바이스는 통상적으로 다른 전자 부품에 대한 다수의 입력 및 출력 접속부를 필요로 한다. 반도체칩 또는 다른 호환 가능한 디바이스의 입력 및 출력 접점은 일반적으로 디바이스의 표면을 실질적으로 덮는 그리드형 패턴(흔히 "에어리어 어레이"로 지칭됨)으로 배치되거나, 또는 디바이스의 앞면의 각각의 에지에 평행을 이루며 인접한 상태로 또는 앞면의 중앙에서 연장할 수도 있는 가늘고 긴 행의 형태로 배치된다. 통상적으로, 칩 등의 디바이스는 인쇄회로 기판과 같은 기판 상에 물리적으로 탑재되어야 하며, 디바이스의 접점은 회로 기판의 전기 도전성 특징부에 전기적으로 접속되어야 한다.
반도체칩은 흔히 칩을 제조하는 동안과 칩을 회로 보드 또는 다른 회로 패널 등의 외부 기판 상에 탑재하는 동안에 칩의 취급이 용이한 패키지의 형태로 제공된다. 예컨대, 다수의 반도체칩이 기판 탑재에 적합한 패키지로 제공된다. 이러한 일반적인 타입의 다수의 패키지가 다양한 응용 장치를 위해 제안되어 있다. 가장 흔하게는, 이러한 패키지는 일반적으로 유전체 상에 판 형태로 되거나 또는 에칭된 금속성 구조체로서 형성된 단자를 갖는 "칩 캐리어"로서 지칭되는 유전체 요소를 포함한다. 이들 단자는 통상적으로 칩 캐리어 자체를 따라 연장하는 박막 트레이스 등의 특징부에 의해 또한 칩의 접점과 단자 또는 트레이스 사이에 연장하는 미세 리드 또는 배선에 의해 칩 자체의 접점에 접속된다. 표면 탑재 동작에서, 패키지는, 패키지 상의 각각의 단자가 회로 보드 상의 대응하는 접촉 패드와 정렬되도록, 회로 보드 상에 위치된다. 단자와 접촉 패드 사이에는 솔더 또는 다른 접착 재료가 제공된다. 패키지는 솔더를 용융 또는 "환류(reflow)"시키기 위해 또는 접착 재료를 활성화시키기 위해 조립체를 가열함으로써 정위치에 영구적으로 접착될 수 있다.
다수의 패키지는 솔더 매스를 직경이 대략 0.1 ㎜와 약 0.8 ㎜(5 mil 및 30 mil)이고 패키지의 단자에 부착되는 솔더볼의 형태로 포함한다. 패키지의 하면으로부터 돌출하는 솔더볼의 어레이를 갖는 패키지를 일반적으로 볼 그리드 어레이(ball grid array) 또는 "BGA" 패키지로 지칭한다. 랜드 그리드 어레이(land grid array)로 지칭되는 다른 패키지 또는 "LGA" 패키지는 박막층 또는 솔더로부터 형성된 랜드에 의해 기판에 고정된다. 이러한 타입의 패키지는 상당히 컴팩트하게 될 것이다. 흔히 "칩 스케일 패키지"로서 지칭되는 특정 패키지는 패키지에 통합 된 디바이스의 면적과 동일하거나 또는 약간 더 큰 인쇄 보드의 면적을 점유한다. 이것은 조립체의 전체적인 사이즈를 감소시키고 또한 기판 상의 다양한 디바이스 간에 짧은 상호접속부를 사용할 수 있어, 디바이스 간의 신호 전파 시간을 감소시키고, 그에 따라 조립체의 작동을 고속으로 할 수 있다는 점에서 장점이 된다.
패키지를 포함하는 조립체는 디바이스와 기판의 상이한 열팽창 및 열수축으로 인한 응력을 받을 수 있다. 작동 및 제조 동안, 반도체칩은 회로 보드의 팽창 및 수축의 양과 상이한 양으로 팽창 및 수축하는 경향이 있다. 패키지의 단자가 예컨대 솔더를 이용하여 칩 또는 다른 디바이스에 대해 고정되는 곳에서, 이러한 영향은 단자를 회로 보드 상의 접촉 패드에 대해 이동시키는 경향이 있다. 이로써, 회로 보드 상의 접촉 패드에 단자를 접속시키는 솔더에 응력이 가해질 수 있다. 본 명세서 내에 그 전체 내용이 원용되고 있는, 미국 특허 번호 제5,679,977호, 제5,148,266호, 제5,148,266호, 제5,148,265호, 제5,455,390호, 및 제5,518,964호의 특정의 바람직한 실시예에 개시된 바와 같이, 반도체칩 패키지는 패키지에 통합된 칩 또는 다른 디바이스에 대해 이동할 수 있는 단자를 가질 수 있으며, 이러한 이동은 상이한 팽창 및 수축을 적합한 정도로 보상할 수 있다.
패키징된 디바이스의 검사는 또 다른 곤란한 문제점을 갖고 있다. 일부 제조 프로세스에서는, 패키징된 디바이스와 검사 장비의 단자 간에 일시적인 접속을 이루고, 이들 접속을 통해 디바이스가 완전히 정상적인지를 확인하기 위해 디바이스를 작동시킬 필요가 있다. 통상적으로는, 이러한 일시적인 접속은 패키지의 단자를 검사 장비에 접착시키지 않고 이루어져야 한다. 따라서, 모든 단자가 검사 장비의 도전성 요소에 신뢰적으로 접속되도록 하는 것이 중요하다. 그러나, 패키지를 평면형의 접촉 패드를 갖는 통상적인 회로 보드와 같은 간략한 검사 장비에 대해 프레싱함으로써 접속을 이루는 것은 용이하지 않다. 패키지의 단자가 공통 평면을 이루지 않는 경우, 또는 검사 장비의 도전성 요소가 공통 평면을 이루지 않는 경우, 단자의 일부가 검사 장비 상의 각각의 도전성 패드와 접촉하지 않을 것이다. 예컨대, BGA 패키지에서, 단자에 부착된 솔더볼의 직경의 차이 및 칩 캐리어의 비평면성(non-planarity)에 의해, 솔더볼의 일부가 상이한 높이로 놓여질 수도 있다.
이러한 문제점들은 비평면성을 보상하도록 배열된 특징부를 갖는 특수하게 구성된 검사 장비를 사용함으로써 경감될 수 있다. 그러나, 이러한 특징부는 검사 장비의 비용을 증가시키고, 일부 경우에는 검사 장비 자체에 대해 약간의 비신뢰성을 발생시킨다. 의미 있는 검사를 제공하기 위해서는 검사 장비 및 검사 장비와 디바이스의 결합이, 패키징된 디바이스 자체보다 더욱 신뢰할 수 있어야 하기 때문에, 이러한 점은 특히 바람직하지 않다. 더욱이, 고주파 동작을 위해 사용된 디바이스는 통상적으로 고주파 신호를 인가함으로써 검사된다. 이러한 조건은 검사 장비 내의 신호 경로의 전기적 특성에 대해 제약을 가하게 되어, 검사 장비의 구성을 더욱 복잡하게 한다.
또한, 솔더볼이 단자에 접속된 패키징된 디바이스를 검사할 때에는, 솔더가 솔더볼과 결합하는 검사 장비의 부분에 축적되는 경향이 있다. 이러한 솔더 잔여물의 축적은 검사 장치의 수명을 단축시키고 또한 시험 장치의 신뢰성에 손상을 줄 수 있다.
전술한 문제점을 해소하기 위해 다양한 해법이 개발되고 있다. 전술한 특허에 개시된 특정의 패키지는 미소전자 디바이스에 대해 이동할 수 있는 단자를 갖는다. 이러한 이동은 검사 동안의 단자의 비평면성을 어느 정도 보상할 수 있다. Nishiguchi 등에게 허여된 미국 특허 제5,196,726호 및 제5,214,308호는 칩의 면 상의 범프 리드가 기판 상의 컵 모양의 소켓에 수용되고 용융점이 낮은 재료에 의해 접착되는 BGA-타입 방식을 개시하고 있다. Beaman 등에게 허여된 미국 특허 제4,975,079호는 검사 기판 상의 돔 형상의 접점이 원뿔형 가이드 내에 배치되는 칩 검사용 소켓을 개시하고 있다. 칩은 솔더볼이 원뿔형 가이드에 진입하여 기판 상의 돔 형상의 핀과 결합하도록 기판에 대해 힘을 받게 된다. 돔 형상의 핀이 칩의 솔더볼을 실제로 변형하도록 충분한 힘이 가해진다.
BGA 소켓의 또 다른 예가 1998년 9월 8일자로 허여된 공동 양도된 미국 특허 제5,802,699호에 개시되어 있으며, 이 특허는 그 전체 내용이 본 명세서 내에 원용되어 있다. 이 특허는 복수의 구멍을 갖는 시트형 컨넥터를 개시하고 있다. 각각의 구멍은 구멍 위에서 내측으로 연장하는 하나 이상의 탄성을 갖는 얇은 판 형태의 접점(resilient laminar contact)이 제공된다. BGA 디바이스의 범프 리드는 범프 리드가 접점과 결합되도록 구멍 내로 진입된다. 조립체가 검사될 수 있으며, 가능한 것으로 판명된 경우에는 범프 리드가 접점에 영구적으로 접착될 수 있다.
그 전체 내용이 본 명세서 내에 원용되고 있는, 공동 양도된 미국 특허 제6,202,297호는 범프 리드를 갖는 미소전자 장치를 위한 컨넥터 및 이 컨넥터를 제 조하고 사용하는 방법을 개시하고 있다. 이 특허의 일실시예에서, 유전체 기판은 앞면으로부터 상방향으로 연장하는 복수의 포스트를 갖는다. 포스트는 포스트 그룹의 어레이로 배열될 수 있으며, 각각의 포스트 그룹이 그 사이에 갭을 형성한다. 전반적으로 얇은 판 형태의 접점은 각각의 포스트의 정부(top)로부터 연장한다. 디바이스를 검사하기 위해, 디바이스의 범프 리드는 각각의 갭 내에 각각 삽입되고, 이에 의해 펌프 리드가 삽입이 지속될 때에 범프 리드를 와이핑(wiping)하는 접점과 결합한다. 통상적으로, 접점의 원거리 부분은 기판을 향해 아래로 휘어져 있으며, 범프 리드가 갭 내에 삽입되는 때에 갭의 중앙으로부터 외측으로 멀어지게 된다.
그 전체 내용이 본 명세서 내에 원용되고 있는, 공동 양도된 미국 특허 6,177,636호는, 미소전자 디바이스와 지지 구조체 간의 상호접속부를 제공하는 방법 및 장치를 개시하고 있다. 이 특허의 바람직한 일실시예에서, 미소전자 디바이스를 위한 상호접속 부품을 제조하는 방법은, 제1 면 및 제2 면을 갖는 가요성 칩 캐리어를 제공하는 단계, 및 칩 캐리어의 제1 면에 도전성 시트를 결합하는 단계를 포함한다. 도전성 시트는 그 후 실질적으로 강성의 복수의 포스트를 생성하기 위해 선택적으로 에칭된다. 지지 구조체의 제2 면 상에서는 컴플라이언트성 층(compliant layer)이 제공되며, 컴플라이언트성 층이 미소전자 디바이스와 칩 캐리어 사이에 놓여지도록, 반도체칩과 같은 미소전자 디바이스가 컴플라이언트성 층과 결합되며, 칩 캐리어의 노출 표면으로부터 포스트가 돌출하는 상태로 남겨진다. 포스트는 미소전자 디바이스에 전기 접속된다. 포스트는 소켓 내에서 결합되거나 또는 예컨대 회로 패널과 같은 기판의 특징부에 솔더 접착될 수 있는 돌출 패키지 단자를 형성한다. 포스트가 미소전자 디바이스에 대해 이동 가능하기 때문에, 이러한 패키지는 디바이스가 사용 중일 때에 디바이스와 지지 기판 간의 열팽창 계수의 불일치를 실질적으로 보상한다. 또한, 포스트의 팁은 공통 평면이 되거나 또는 거의 공통 평면이 될 수 있다.
본 명세서에 그 전체 내용이 원용되어 있는, 공동 계류 중이고 공동 양도된 "MICRO PIN GRID ARRAY WITH WIPING ACTION"[TESSERA 3.0-375]를 발명의 명칭으로 하여 2004년 11월 10일자 출원된 미국 특허 출원 번호 10/985,126 내의 특정의 바람직한 실시예에 개시된 바와 같이, 미소전자 패키지는 와이핑 동작을 촉진하고 또한 도전성 포스트와 접점의 결합을 용이하게 하는 도전성 포스트를 포함한다. 바람직한 일실시예에서, 각각의 포스트의 팁 말단부 또는 상부측 선단은 그 포스트의 베이스의 중앙으로부터 수평으로 오프셋될 수 있다. 이러한 오프셋은 포스트의 기울어짐을 촉진하기 위해 전술된 특징부에 추가하여 또는 전술한 특징부 대신에 사용될 수 있다. 또한, 포스트는 접촉 패드와의 더욱 신뢰적인 결합을 촉진하기 위한 날카로운 에지 또는 돌기(asperity) 등의 특징부가 제공될 수 있다.
본 명세서에 그 전체 내용이 원용되어 있는, 공동 계류 중이고 공동 양도된 "MICROELECTRONIC PACKAGE AND METHODS THEREFOR"[TESSERA 3.0-374]를 발명의 명칭으로 하여 2004년 12월 16일자 출원된 미국 특허 출원 번호 11/014,439 내에 매우 상세하게 개시된 바와 같이, 지지 구조체는 복수의 서로 이격된 지지 요소를 포함하고, 또한 지지 요소 위에 위치되는 가요성 시트를 포함할 수 있다. 도전성 포스 트는 지지 요소로부터 수평 방향으로 오프셋될 수 있다. 포스트와 지지 요소 간의 오프셋에 의해, 포스트 및 특히 포스트의 베이스가 미소전자 소자에 대하여 서로 독립적으로 이동하게 된다.
또한, 서로에 대해 독립적으로 이동할 수 있는 도전성 단자 또는 포스트를 갖는 미소전자 패키지는, 공동 계류 중이고 공동 양도된 "MICRO PIN GRID WITH PIN MOTION ISOLATION"[TESSERA 3.0-375]를 발명의 명칭으로 하여 2004년 11월 10일자 출원된 미국 특허 출원 번호 10/985,119에도 개시되어 있으며, 이 특허 출원의 전체 내용이 본 명세서에 원용되어 있다.
반도체칩 등의 미소전자 소자는 일반적으로 회로 보드 등의 회로 패널 상에 탑재된다. 예컨대, 패키징된 반도체칩은 패키지의 하면 상에 접착 접점의 어레이를 가질 수 있다. 이러한 패키지는, 패키지 상의 각각의 접착 접점이 회로 보드 상의 대응하는 접착 접점과 정렬되도록, 패키지의 하면이 아래를 향하게 하여 회로 보드의 상면을 바라보는 상태로 패키지를 회로 보드 상에 위치시킴으로써, 회로 보드의 상면에 노출된 접착 접점의 대응하는 어레이에 탑재될 수 있다. 통상적으로는 솔더볼의 형태인 도전성 접착 재료의 매스가 패키지의 접착 접점과 회로 보드의 접착 접점 사이에 제공된다. 통상적인 표면 장착 기술에서, 볼더볼은 패키지가 회로 보드에 적용되기 전에 패키지의 접착 접점 상에 위치된다.
일반적으로, 다수의 미소전자 소자는 회로 보드 상에 나란하게(side-by-side) 탑재되며, 다양한 접착 접점을 연결하는 전기 도전성 트레이스에 의해 서로 상호접속된다. 그러나, 종래의 방안을 이용하면, 회로 보드는 미소전자 소자 전부 의 총면적과 적어도 동일한 면적을 가져야 한다. 더욱이, 회로 보드는 미소전자 소자 간의 모든 상호접속부를 구성하기 위해 요구되는 트레이스의 전부를 가져야 한다. 일부 경우, 회로 보드는 요구된 상호접속부를 수용하기 위해 다수 층의 트레이스를 포함하여야 한다. 이것은 물질적인 면에서 회로 보드의 비용을 증가시킨다. 통상적으로, 각각의 층은 회로 보드의 전체 영역에 걸쳐 연장한다. 달리 말하면, 전체 회로 보드 내의 층의 개수는 가장 복잡하고 조밀하게 패키징된 상호접속부를 갖는 회로 보드의 영역에서 요구된 층의 개수에 의해 결정된다. 예컨대, 회로 보드가 하나의 작은 영역에서 6개 층의 트레이스를 요구하지만, 회로 보드의 나머지에서는 4개의 층만을 요구한다면, 전체 회로 보드는 6층 구조로서 제조되어야 한다.
관련된 미소전자 소자를 추가의 회로 패널을 사용하여 서로 접속시켜 서브-회로 또는 모듈을 형성하고, 그리고나서 메인 회로 보드 상에 탑재함으로써, 이러한 문제점은 어느 정도 경감될 수 있다. 메인 회로 보드는 모듈의 회로 패널에 의해 이루어진 상호접속부를 포함할 필요가 없게 된다. 이러한 모듈을 "적층형" 구성으로 구성하는 것이 가능하므로, 모듈 내의 칩 또는 다른 미소전자 소자의 일부분이 동일 모듈 내의 다른 칩 또는 미소전자 소자의 정부에 배치된다. 그러므로, 전체로서의 모듈이, 모듈 내의 개별 미소전자 소자의 총면적보다 작은 메인 회로 보드의 면적에 탑재될 수 있다. 그러나, 추가의 회로 패널, 및 이러한 회로 패널과 메인 회로 보드 간의 상호접속부의 추가의 층은 추가의 공간을 점유하게 된다. 구체적으로, 추가의 회로 패널, 및 추가의 회로 패널과 메인 회로 패널 간의 상호 접속부의 추가의 층은, 모듈의 높이, 즉 모듈이 메인 회로 보드의 상면 위로 돌출하는 거리를 추가시킨다. 이 점은 모듈이 적층형 구성으로 제공되는 경우 및 예컨대 소형화된 휴대 전화 또는 사용자에게 착용되거나 소지되는 다른 디바이스에 사용하기 위한 용도의 조립체에서와 같이 낮은 높이가 필수적인 경우에는 특히 중요하다.
별도의 모듈 회로 패널 상에 사전 패키징된 반도체칩을 탑재함으로써 점유되는 추가의 공간은, 모듈의 회로 패널과 패키지 자체의 일부를 통합함으로써 일반적으로 패키지 기판으로서 지칭되는 것에 의해 감소될 수 있다. 예컨대, 몇몇의 노출된 또는 패키징되지 않은 칩이 칩 패키징 동작 동안 공통 기판에 접속될 수 있다. 이러한 본질의 패키지는 또한 적층형 배열로 구성될 수 있다. 이러한 멀티-칩 패키지는 패키지 내의 다양한 칩들 중에 상호접속부의 일부 또는 전부를 포함할 수 있다. 메인 회로 보드는 동일 회로 내에 개개의 패키징된 칩을 탑재하기 위해 위해 요구되는 것보다 더 간략화될 수 있다. 그러나, 이러한 방식은 패키지에 포함될 칩의 각각의 조합을 위한 고유의 패키지를 필요로 한다. 예컨대, 휴대 전화 산업에서는, 상이한 휴대 전화에 상이한 특징을 제공하기 위해, 정적 랜덤 액세스 메모리("SRAM")와 플래시 메모리의 상이한 조합을 갖는 필드 프로그래머블 게이트 어레이("FPGA") 또는 주문형 반도체("ASIC")를 사용하는 것이 일반적이다. 이것은 다양한 패키지를 생산하고, 처리하고, 분류 보관하는 것과 관련된 비용을 증가시킨다.
본 기술 분야에서의 전술한 기술 발전에도 불구하고, 미소전자 패키지를 제 조하고 검사함에 있어서의 추가의 개선이 바람직할 것이다.
본 발명의 특정의 바람직한 실시예에서, 적층형 미소전자 조립체를 제조하는 방법은, 제1 기판 및 상기 제1 기판의 표면으로부터 연장하는 도전성 포스트를 포함하며, 각각의 상기 도전성 포스트가 상기 제1 기판의 표면에서부터 상기 도전성 포스트의 팁(tip)까지 연장하는 수직 높이를 갖는, 제1 미소전자 패키지를 제공하는 단계를 포함한다. 상기 방법은, 또한, 제2 기판 및 상기 제2 기판의 표면으로부터 연장하는 도전성의 용융 가능한 매스(conductive fusible mass)를 포함하고, 각각의 상기 용융 가능한 매스가 상기 제2 기판의 표면에서부터 상기 용융 가능한 매스의 정점(apex)까지 연장하는 수직 높이를 갖는, 제2 미소전자 패키지를 제공하는 단계를 포함한다. 미소전자 소자는 상기 제1 기판의 표면과 상기 제2 기판의 표면 중의 하나의 표면 위에 고정되며, 상기 미소전자 소자가 고정되는 상기 제1 기판 및 상기 제2 기판의 표면으로부터 연장하는 수직 높이를 형성한다. 상기 제1 기판의 표면은 상기 제2 기판의 표면과 나란하게 배치되어, 도전성 포스트가 용융 가능한 매스와 실질적으로 정렬된다. 상기 도전성 포스트의 팁은 상기 용융 가능한 매스의 정점에 맞닿게 되며, 이에 의해, 각각의 상기 도전성 포스트와 상기 용융 가능한 매스의 조합체의 수직 높이가, 상기 제1 기판의 표면과 상기 제2 기판의 표면 중의 하나의 표면에 고정된 상기 미소전자 소자의 수직 높이와 동일하거나 더 크게 된다.
다른 바람직한 실시예에서, 미소전자 조립체는, 조인트를 구성하기 위해 솔더볼을 사용할 때에 이루어질 수 있는 것보다 미세한 미세 피치로 적층되는 하나 이상의 미소전자 패키지를 포함하는 것이 바람직하다. 각각의 적층 가능한 패키지는 기판의 일표면으로부터 돌출하는 핀과 기판의 다른 표면으로부터 돌출하는 솔더볼을 갖는 기판을 포함하는 것이 바람직하다. 그 결과, 각각의 패키지는 기판의 하나 이상의 표면에 부착된 하나 이상의 다이를 포함할 수 있다. 특정 실시예에서, 다이는 기판의 양쪽 표면에 부착될 수 있다. 다이는 와이어 본드, 플립 칩 접착(flip chip bonding), 리드 및/또는 스터드 범핑(stud bumping)을 이용하는 것을 포함한 본 기술 분야의 당업자에게 공지되어 있는 어떠한 방법으로도 기판과 전기적으로 상호접속될 수 있다. 다이는 밀봉 재료로 밀봉되거나, 하부 충전(under-fill)되거나, 또는 글로브 탑(glob top)될 수 있다. 특정의 바람직한 실시예에서, 도전성 포스트 높이와 볼 높이의 조합은 기판 상에 제공되는 밀봉된 또는 몰딩된 칩 구조체의 높이와 동일하거나 더 크다. 도전성 포스트 높이와 볼 높이의 조합은, 도전성 요소(예컨대, 도전성 포스트 및 대향하고 있는 솔더볼)가 조립체의 층 사이의 갭을 스팬(span)할 수 있도록, 밀봉된 칩 구조체의 높이와 적어도 동일해야 한다.
도전성 패드의 팁이 솔더 매스와 접촉된 후, 솔더 매스는 적층된 미소전자 패키지 간의 영구적인 전기적 상호접속을 형성하기 위해 환류되는 것이 바람직하다. 환류 동안, 환류된 솔더는 가늘고 긴 솔더 열(elongated solder column)을 형성하기 위해 도전성 포스트의 둘레를 심지(wick)를 감싸는 것과 같은 형태로 둘러쌀 것이다. 또한, 솔더가 환류될 때, 표면 장력은 대향하는 조립체의 층을 서로를 향해 잡아당기고, 도전성 포스트에 자체 센터링 동작을 제공한다.
본 발명이 어떠한 특정한 이론의 동작에 의해 제한되지 않지만, 기판의 일표면으로부터 돌출하는 도전성 포스트 및 기판의 타표면으로부터 돌출하는 용융 가능한 매스를 갖는 적층 가능한 패키지를 제공하는 것이, 종래의 패키지에 비해 다수의 장점을 제공할 것이다. 먼저, 적층체의 층 사이의 갭의 일부를 스팬하기 위해 도전성 포스트를 이용함으로써, 전기적 상호접속을 위한 더욱 미세한 피치가 가능하게 된다. 둘째로, 도전성 포스트가 적층체의 층 사이의 갭의 대부분을 스팬할 수 있으므로, 서로 대향하는 솔더볼이 매우 작게 될 수 있어, 미세 피치를 이용하는 것을 더욱 용이하게 한다. 또한, 가늘고 긴 도전성 포스트를 사용함으로써, 환류된 용융 가능한 재료가 감쌀 수 있는 표면적이 더 커져, 포스트와 환류된 재료 간의 표면 장력이 향상된다. 또한, 환류된 용융 가능한 재료는 도전성 포스트의 외측 표면을 완전하게 감쌀 것이며, 이것은 포스트를 도전성의 용융 가능한 매스와 센터링 및 정렬할 것이다.
특정의 바람직한 실시예에서, 기판은 가요성일 수 있으며, 폴리이미드 등의 유전체 재료를 포함할 수도 있다. 미소전자 소자는 예컨대 도전성 리드, 와이어 또는 트레이스를 사용하여 기판과 전기적으로 상호접속되는 것이 바람직하다. 미소전자 소자는 접점을 갖는 앞면 및 앞면으로부터 떨어져 있는 배면을 갖는 반도체칩일 수도 있다. 특정의 바람직한 실시예에서는, 반도체칩의 앞면은 기판을 향한다. 그러나, 다른 바람직한 실시예에서는, 반도체칩의 앞면은 기판의 먼 쪽을 향하고, 반도체칩의 배면은 기판을 향할 수도 있다. 미소전자 소자와 기판 사이에는 컴플라이언트성 층(compliant layer)이 배치될 수 있다. 다른 바람직한 실시예에서, 패키지는 기판 위에 위치하는 2개 이상의 미소전자 소자를 포함할 수 있다. 바람직한 일실시예에서, 하나 이상의 미소전자 소자가 기판의 상면 위에 위치한다. 제2의 바람직한 실시예에서, 하나 이상의 미소전자 소자가 기판의 하면 위에 위치한다. 또 다른 바람직한 실시예에서, 하나 이상의 미소전자 소자는 기판의 제1 면 위에 위치하며, 하나 이상의 미소전자 소자가 기판의 제2 면 위에 위치할 수 있다. 미소전자 소자는 밀봉될 수도 있다.
본 발명의 또 다른 특징은 미소전자 패키지를 처리하는 방법을 제공한다. 본 발명의 이러한 특징에 따른 방법은, 포스트의 팁이 검사 회로 패널 상의 접촉 패드와 결합하고, 가요성 기판에 인접한 포스트의 적어도 일부의 베이스 부분이 미소전자 소자에 대하여 이동하도록 기판이 휠 때까지, 미소전자 소자의 표면 위에 지지된 가요성 기판 및 기판으로부터 돌출하는 전기 도전성 포스트를 포함하는 미소전자 패키지를 전진시키는 단계를 포함한다. 본 발명의 이러한 특징에 따른 바람직한 방법에서, 포스트의 베이스의 움직임은 팁의 이동에 기여하고, 이로써 접촉 패드 자체가 서로 공동 평면을 이루지 않는 곳에서도 팁이 접촉 패드와 결합되게 한다.
본 발명의 이러한 특징에 따른 방법은, 포스트의 팁을 접촉 패드와 접촉 상태로 유지하는 단계와, 결합된 접촉 패드와 포스트를 통해 패키지에 대해 신호를 송수신함으로써 상기 유지 단계 동안 패키지를 검사하는 단계를 더 포함할 수 있다. 상기 방법은 간략한 접촉 패드와 함께 간략한 회로 패널을 이용하여 실시될 수 있다. 상기 방법은 검사 후에 접촉 패드로부터 팁을 분리하는 단계를 더 포함하며, 또한 검사 회로 패널로부터의 분리 후에 회로 패널의 전기 도전성 요소에 포스트의 팁을 접착하는 단계를 포함할 수 있다.
탑재 구조체는 가요성 기판을 포함할 수도 있으며, 가요성 기판은 포스트와 미소전자 소자를 전기적으로 상호접속시키기 위해 그 위에 형성된 도전성 트레이스를 가질 수 있다. 가요성 기판은 수평 평면으로 실질적으로 연장하는 전반적으로 시트형의 기판일 수도 있으며, 이 기판은 상면 및 하면을 갖고, 그 하면으로부터 상방향으로 도전성 포스트가 돌출되어 있다. 가요성 기판은 기판을 통해 연장하고 복수의 영역을 규정하는 복수의 갭을 포함할 수 있으며, 공동 양도된 "MICRO PIN GRID WITH PIN MOTION ISOLATION"을 발명의 명칭으로 하여 2004년 11월 10일자 출원된 미국 특허 출원 번호 10/985,119에도 개시되어 있는 바와 같이 각각의 영역에는 상이한 개수의 포스트가 배치되며, 이 특허 출원의 전체 내용은 본 명세서에 원용되어 있다. 패키지는 가요성 기판과 미소전자 소자 사이에 배치된 컴플라이언트성 층과 같은 지지층을 통합할 수 있다. 다른 실시예에서, 패키지는 가요성 기판과 미소전자 소자 사이에 배치되고 서로 이격되어 있는 복수의 지지 요소를 포함할 수 있으며, 포스트의 베이스가, 공동 계류 중이고 공동 양도된 "MICROELECTRONIC PACKAGE AND METHODS THEREFOR"를 발명의 명칭으로 하여 2004년 12월 16일자 출원된 미국 특허 출원 번호 11/014,439 내에 매우 상세하게 개시된 바와 같이 지지 요소로부터 수평으로 이격되며, 이 특허 출원의 전체 내용이 본 명세서에 원용되어 있다.
패키지의 미소전자 소자는 면과 접점을 갖는 것이 바람직하며, 접점은 도전성 포스트 및/또는 용융 가능한 매스와 전기적으로 상호접속된다. 특정 실시예에서, 접점은 미소전자 소자의 제1 면에서 노출되어 있으며, 탑재 구조체가 제1 면 위에 위치한다. 다른 실시예에서, 접점은 미소전자 소자의 제1 면에 노출되어 있으며, 탑재 구조체가 미소전자 소자의 반대 방향의 제2 면 위에 위치한다.
본 발명의 다른 특징은 미소전자 패키지 및 이러한 패키지의 요소를 제조하는 방법을 제공한다. 본 발명의 이러한 특징에 따른 방법은, 구리 등의 도전성 재료로 구성된 블랭크(blank)를 제공하는 단계, 압력 하에 유체, 바람직하게는 액체를 블랭크에 가하여 하나 이상의 종래의 단자에 대하여 하나 이상의 상호접속을 형성하는 단계, 및 하나 이상의 도전성 단자에 대하여 전기적인 상호접속을 제공하는 단계를 포함한다. 하나 이상의 도전성 단자로는 도전성 포스트가 가능하다. 본 방법은 또한 형성 동작 동안 블랭크를 더욱 길게 늘일 수 있도록 하기 위해 블랭크를 가열하는 단계를 포함한다.
또한, 조립체는 미소전자 소자와 기판 사이에 배치된 복수의 지지 요소를 포함하는 것이 바람직하다. 지지 요소는 미소전자 소자 위의 가요성 기판을 지지하는 것이 바람직하며, 도전성 포스트의 적어도 일부가 지지 요소로부터 오프셋된다. 가요성 기판과 미소전자 소자 사이에는 컴플라이언트성 재료가 배치될 수 있다.
특정의 바람직한 실시예에서, 도전성 지지 요소의 적어도 하나가 용융 가능한 재료의 매스를 포함한다. 다른 바람직한 실시예에서, 도전성 지지 요소의 적어도 하나는 유전체 코어 및 이 유전체 코어 위의 전기 도전성의 외측 코팅을 포함한다. 지지 요소 또한 가늘고 긴 상태로 될 수 있어, 그 폭 또는 직경보다 큰 길이를 갖는다.
미소전자 소자는 인쇄 회로 기판, 또는 미소전자 소자 및 미소전자 패키지 등의 디바이스를 검사하기 위해 사용되는 검사 보드일 수도 있다. 미소전자 소자의 제1 면은 미소전자 소자의 앞면일 것이며, 접점은 이 앞면에서 액세스 가능할 것이다. 특정의 바람직한 실시예에서, 지지 요소의 적어도 일부는 전기적으로 도전성을 나타낸다. 도전성 지지 요소는 미소전자 소자의 접점의 적어도 일부를 도전성 포스트의 적어도 일부와 전기적으로 상호접속시키는 것이 바람직하다. 특정의 바람직한 실시예에서, 지지 요소는 가요성 기판으로부터 연장하는 복수의 제2 도전성 포스트를 포함한다. 제2 도전성 포스트는 미소전자 소자의 제1 면을 향해 돌출하는 것이 바람직하며, 제2 도전성 포스트의 적어도 일부가 제1 도전성 포스트와 전기적으로 상호접속된다. 특정의 바람직한 실시예에서, 제1 도전성 포스트는 제1 도전성 포스트에 바로 인접하여 배치된 제2 도전성 포스트를 통해 접점에 전기적으로 상호접속된다.
도전성 포스트는 가늘고 긴 형태로 될 수 있으며, 이에 의해 포스트는 포스트의 폭 또는 직경보다 실질적으로 큰 길이를 갖는다. 지지 요소는, 지지 요소가 가요성 기판 상의 복수의 영역을 규정하도록 어레이의 형태로 배치될 수 있으며, 이 때, 각각의 영역은 영역의 코너를 규정하는 복수의 지지 요소에 의해 경계가 이루어지고, 각각의 영역에는 상이한 개수의 포스트가 배치된다. 바람직한 실시예에서, 각각의 영역에는 단지 하나의 도전성 포스트가 배치된다.
본 발명의 다른 바람직한 실시예에서, 미소전자 조립체는, 면과 접점을 갖는 미소전자 소자, 미소전자 소자의 제1 면으로부터 이격되어 그 위에 위치하는 가요성 기판, 및 가요성 기판으로부터 연장하고, 미소전자 소자의 제1 면으로부터 멀어지도록 돌출하며, 적어도 그 일부가 미소전자 소자와 전기적으로 상호접속되는 복수의 제1 도전성 포스트를 포함한다. 또한, 조립체는, 가요성 기판으로부터 연장하고, 미소전자 소자의 제1 면을 향해 돌출하며, 미소전자 소자 위의 가요성 기판을 지지하는, 복수의 제2 도전성 포스트를 포함하며, 제1 도전성 포스트의 적어도 일부가 제2 도전성 포스트로부터 오프셋되는 것이 바람직하다.
바람직한 실시예에서, 제2 도전성 포스트의 적어도 일부가 전기 도전성을 나타내며, 제2 도전성 포스트가 미소전자 소자의 접점의 적어도 일부를 제1 도전성 포스트의 적어도 일부와 전기적으로 상호접속시킨다. 제1 도전성 포스트의 적어도 일부는 제1 도전성 포스트의 바로 옆에 위치된 제2 도전성 포스트에 의해 적어도 접점의 일부에 접속될 수 있다. 또한, 조립체는 가요성 기판 상에 제공된 도전성 트레이스를 포함할 수 있으며, 이에 의해 도전성 트레이스는 제1 도전성 포스트의 적어도 일부를 미소전자 소자 상의 접점의 적어도 일부와 전기적으로 상호접속시킨다. 바람직한 실시예에서, 도전성 트레이스의 적어도 하나가 인접한 도전성 포스트 사이에 연장한다.
본 발명의 특정의 바람직한 실시예에 따른 조립체는 미소전자 패키지, 및 비평면형의 접점과 인터페이스를 갖는 패키지의 검사를 용이하게 하며, 특수한 고가의 검사 장비에 대한 필요성을 회피한다. 본 발명의 이러한 특징에 따른 바람직한 방법에서, 도전성 포스트의 베이스의 이동은 포스트의 팁의 이동에 기여하여, 접촉 패드 자체가 서로 공통 평면을 이루지 않는 곳에서도 팁이 대향하고 있는 접촉 패드와 결합할 수 있도록 한다.
전술한 바와 같이, 도전성 트레이스는 제1 도전성 포스트의 적어도 일부를 제2 도전성 포스트의 적어도 일부와 전기적으로 상호접속시키기 위해 기판 상에 제공될 수 있다. 이들 트레이스는 매우 짧으며, 각각의 트레이스의 길이는 제1 도전성 포스트와 제2 도전성 포스트 사이의 오프셋 간격과 동일하다. 바람직한 형태에서, 이러한 구성은, 포스트와 미소전자 소자 사이에 고주파 신호 전송에 적합한 저임피던스 도전 경로를 제공할 수 있다.
본 발명의 다른 바람직한 실시예에서, 미소전자 조립체는, 앞면 상에 접점을 갖는 베어 칩(bare chip) 또는 웨이퍼를 포함한다. 베어 칩 또는 웨이퍼는, 상면 상에는 도전성 포스트를 갖고 하면 상에는 도전성 단자를 갖는 가요성 기판과 나란하게 배치된다. 도전성 포스트의 적어도 일부는 도전성 단자의 일부와 정렬되지 않는다. 도전성 포스트는 도전성 단자와 상호접속되는 것이 바람직하다. 조립 동안, 도전성 포스트의 팁 말단부는 칩 또는 웨이퍼를 가요성 기판 상의 도전성 단자와 전기적으로 상호접속시키기 위해 칩 또는 웨이퍼의 접점과 맞닿게 된다. 칩/웨이퍼와 가요성 기판 사이에는 밀봉체가 제공될 수 있다. 솔더 또는 주석/골드 등의 도전성 요소가 도전성 단자와 접촉 상태로 제공될 수 있다. 도전성 단자와 도전성 포스트의 정렬의 어긋남은, 패키지에 대한 컴플라이언시(compliancy)를 제공하며, 도전성 단자가 칩/웨이퍼에 대하여 이동할 수 있도록 한다. 특정의 바람직한 실시예에서, 도전성 포스트는 칩 접점에 대해 직접 프레싱되는 금(gold)으로 이루어진 외곽층을 갖는다. 다른 바람직한 실시예에서, 도전성 포스트와 접점 간의 전기적인 상호접속은 이방성 도전막 또는 이방성 도전 플레이트를 사용하여 형성되며, 이에 의해 도전성 입자가 도전성 포스트와 접점 사이에 위치된다. 본 발명의 또 다른 바람직한 실시예에서, 칩/웨이퍼 및 가요성 기판을 함께 고정시키기 위한 밀봉체는 비도전성 막 또는 페이스트를 포함한다.
도 1a 내지 도 1e는 미소전자 조립체를 구성하는 종래 기술을 도시하는 도면이다.
도 2a 및 도 2b는 도 1a 및 도 1b에 도시된 종래 기술의 미소전자 조립체의 다른 예를 도시하는 도면이다.
도 3은 본 발명의 특정의 바람직한 실시예에 따른 미소전자 패키지의 단면도를 도시하는 도면이다.
도 4a 내지 도 4c는 본 발명의 특정의 바람직한 실시예에 따른, 적층형 미소전자 조립체를 구성하는 방법을 도시하는 도면이다.
도 5a 내지 도 5c는 본 발명의 다른 바람직한 실시예에 따른, 적층형 미소전자 조립체를 구성하는 방법을 도시하는 도면이다.
도 6a 및 도 6b는 본 발명의 다른 바람직한 실시예에 따른, 적층형 미소전자 조립체를 구성하는 방법을 도시하는 도면이다.
도 7은 본 발명의 특정의 바람직한 실시예에 따른 적층형 미소전자 조립체의 단면도를 도시하는 도면이다.
이하에서는 상기한 본 발명의 바람직한 실시예 및 기타 다른 바람직한 실시예를 더욱 상세하게 설명한다.
도 1a 내지 도 1c는 제1 면(26) 및 제2 면(28)을 갖는 유전체 기판(24)을 포함하는 제1 미소전자 패키지(22)를 구비하는 적층 가능한 조립체를 제조하는 종래의 방법을 도시하고 있다. 제1 미소전자 패키지(22)는 기판(24)의 제2 면(28)에 액세스 가능한 도전성 패드(30)를 포함한다. 제1 미소전자 패키지(22)는 또한 기판(24)의 제2 면(28)에 부착된, 반도체칩 등의 제1 미소전자 소자(32)를 포함한다. 미소전자 패키지(22)는 또한 제1 미소전자 소자(32) 위에 위치하는 제2 미소전자 소자(34)를 포함한다. 제1 및 제2 미소전자 소자(32, 34)는 밀봉재(36)로 덮여져 있다.
도 1a를 참조하면, 미소전자 조립체는 또한 제1 면(42) 및 제2 면(44)을 갖는 기판(40)을 포함하는 제2 미소전자 패키지(38)를 구비한다. 조립 동안, 제1 기판(24)의 도전성 패드(30)는 제2 기판(40)의 접점(46)과 정렬되어 위치되는 것이 바람직하다. 신뢰할 수 있는 전기적 상호접속을 보장하도록 밀봉층(36)의 높이를 스팬 또는 브리지(bridge)하기 위해, 제1 기판(24)의 도전성 패드(30)의 일부의 상단에는 제1 솔더볼(48)이 배치되고, 제2 기판(40)의 접점(46)의 일부의 상단에는 제2 솔더볼(50)이 배치된다.
도 1a에 도시된 바와 같이, 제1 기판(24)은 밀봉된 미소전자 소자(32, 34)의 좌측에 위치되는 5개의 도전성 패드(30) 및 밀봉된 미소전자 소자의 우측에 위치되는 5개의 도전성 패드를 포함한다. 보다 상세하게 후술되는 바와 같이, 스팬되어야 하는 제1 및 제2 미소전자 패키지 간의 높이로 인해, 또한 갭을 스팬하도록 요구되는 솔더볼의 사이즈로 인해, 솔더볼은 각각의 도전성 패드(30) 또는 접점(46)의 상단에 위치되지 않을 수도 있다. 그 결과, 정렬된 도전성 패드(30)와 접점(46)의 일부만이 그 사이에 연장하는 도전성 물질을 가질 것이다.
도 1b를 참조하면, 제1 및 제2 미소전자 패키지가 서로 나란하게 놓여진 후, 제1 미소전자 패키지의 제1 솔더볼(48)은 제2 미소전자 패키지의 제2 솔더볼(50)과 맞닿게 된다. 도 1b에 도시된 바와 같이, 제1 및 제2 세트의 솔더볼(48, 50)은 서로 대향하고 있는 도전성 패드(30)와 접점(46)을 전기적으로 상호 접속시키기 위해 서로 정렬되는 것이 바람직하다. 제1 및 제2 솔더볼(48, 50)은 제1 및 제2 미소전자 패키지(22, 38) 사이에 전기적 상호접속을 형성하기 위해 이들 패키지 사이의 갭을 스팬하기에 충분한 사이즈를 갖는 것이 바람직하다. 도 1b의 실시예에서, 솔더볼은 밀봉층(36)의 높이보다 상당히 큰 높이를 갖는다. 그러나, 정렬된 제1 및 제2 솔더볼(48, 50)의 조합된 높이는 밀봉층(36)에 의해 형성된 층 사이의 갭을 스팬하기에 충분한 정도로만 되어야 한다.
도 1c를 참조하면, 대향하고 있는 솔더볼(48, 50)이 서로 접촉된 후, 솔더 매스(solder mass)가 예컨대 가열에 의해서 환류(reflow)되어 도전성 매스를 형성하며, 이 도전성 매스의 일부가 제1 기판(24)의 도전성 패드(30)와 제2 기판(40)의 접점(46) 사이에서 연장한다. 도 1c에 도시된 특정 실시예에서, 미소전자 조립 체(20)는 밀봉된 미소전자 소자(32, 34)의 좌측편 상의 3개의 도전성 매스와, 밀봉된 미소전자 소자(32, 34)의 우측편 상의 3개의 도전성 매스를 포함한다. 도전성 매스(52)는 표면 장력에 의해 상면에서는 얇게 되고 하면에서는 두껍게 되는 경향이 있다. 도 1c에 도시된 바와 같이, 도전성 매스(52A, 52B, 52D, 52E, 52F)는 상면에서보다 하면에서 더 두껍게 되는 눈물 방울형 형상(tear drop like shape)을 갖는다. 도전성 매스(52c)는 구형상의 매스로 내려앉게 된다. 그 결과, 도전성 매스(52c)는 도전성 패드(30E)와 접점(46E) 간의 전기적인 상호접속을 형성할 수 없게 된다.
도전성 매스(52')가 제1 기판(24')의 도전성 패드(30')와 제2 기판(40') 상의 접점(46') 사이의 갭을 브리지할 수 있도록 하기 위한 한 가지 해법이 도 1d에 도시되어 있다. 도 1d에 도시된 조립체에서, 2개의 기판(24', 40')은 도 1c의 실시예에서 도시된 이격 거리보다 더 근접하게 된다. 그러나, 도전성 매스(52')는 옆으로 퍼져 인접한 도전성 패드(30') 및 접점(46')과 중첩하는 경향이 있다. 그 결과, 도전성 매스는 정렬된 모든 도전성 패드(30)와 접점(46)의 사이에 위치될 수 없다. 솔더볼과 같은 도전성 매스가 정렬된 도전성 패드(30')와 접점(46')의 모두 위에 위치된다면, 하나의 도전성 패드 또는 접점 상의 도전성 재료가 인접한 도전성 패드 또는 접점과 접촉하거나, 또는 인접한 도전성 패드 및/또는 접점 상의 도전성 재료와 접촉할 것이다. 특정한 경우, 인접한 도전성 패드 및/또는 접점 상의 도전성 솔더 재료가 환류 동안에 함께 흐르게 될 것이어서, 무엇보다도 미소전자 조립체의 단락를 초래할 것이다.
도 1e는 도 1d의 실시예에 의해 야기되는 문제점을 해소하려고 시도할 때에 발생하는 추가의 문제점을 나타낸다. 도 1e에서, 제1 기판(24") 및 제2 기판(40")은 충분한 간격으로 서로 이격되어 있어, 도 1d에서 나타낸 측면 뭉침(lateral bunching)이라는 문제점의 방지를 도모하고 있다. 기판이 서로 멀어지도록 이동될 때, 표면 장력 및 중력은 솔더볼과 같은 도전성 재료가 접점(46") 상에만 모여지도록 하여, 제1 기판(24")의 도전성 패드(30")와 제2 기판(40")의 접점(46") 사이에 갭(47")이 스팬하고 있다. 서로 대향하고 있는 도전성 패드와 접점 사이에는, 도전성 패드(30J") 상의 소형의 도전성 매스(52F"-1)와 이보다 조금 더 큰 접점(46F") 상의 도전성 매스(52F"-2)와 같은 2개의 소형 도전성 매스가 형성될 수도 있다.
도 2a 및 도 2b는 정렬된 도전성 패드와 접점의 각각의 위에 솔더볼이 위치될 때에 발생하는 전술한 문제점의 일부를 도시하고 있다. 도 2a를 참조하면, 제1 미소전자 패키지(22)는 제1 면(26) 및 이와 떨어져 있는 제2 면(28)을 갖는 제1 기판(24)을 포함한다. 제1 기판(24)은 밀봉된 미소전자 소자(32, 34)의 좌측에 위치된 5개의 도전성 패드(30A∼30E)와, 밀봉된 제1 및 제2 미소전자 소자(32, 34)의 우측에 위치된 5개의 도전성 패드(30F∼30J)를 포함한다. 각각의 도전성 패드(30A, 30C, 30E)의 정부(atop)에는 솔더볼(48A, 48C, 48E)이 위치된다. 마찬가지로, 각각의 도전성 패드(30F, 30H, 30J)의 정부에는 솔더볼(48F, 48H, 48J)이 위치된다. 도전성 패드(30B, 30D, 30G, 30I)의 정부에는 솔더볼이 위치되지 않는다. 그 이유는, 솔더볼(48)이 너무 많아 각각의 도전성 패드(30)의 정부에 위치될 수 없기 때문이다. 점선의 솔더볼(48B)은 각각의 도전성 패드의 정부에 솔더볼을 위치시키기에는 각각의 도전성 패드(30A∼30C)의 정부의 공간이 불충분하다는 것을 나타내고 있다. 이러한 구성이 시도되는 경우, 3개의 솔더볼(48A∼48C)이 환류 동작 동안에 서로 접촉하게 되어, 전자 조립체의 단락 회로 또는 결함이 있는 전기 상호접속을 발생할 것이다.
도 2a는 제1 면(42) 및 제2 면(44)을 갖는 제2 기판(40)을 포함하는 제2 미소전자 패키지(38)를 도시하고 있다. 제2 기판(40)은 접점(46A∼46J)을 포함한다. 솔더볼(50)은 접점(46A∼46J)의 일부의 정부에 위치된다. 구체적으로, 솔더볼(50A, 50C, 50E)은 각각 접점(46A, 46C, 46E)의 정부에 위치된다. 또한, 솔더볼(50F, 50H, 50J)은 각각 접점(46A, 46H, 46J)의 정부에 위치된다. 접점(46B) 상에 솔더를 위치시키면, 솔더볼(50A∼50C)이 서로 접촉하게 되어 단락 회로 또는 결함성 전기 상호접속을 초래할 것이기 때문에, 접점(46B)의 정부에는 솔더볼이 위치되지 않는다.
도 2b를 참조하면, 조립 중에, 제1 미소전자 패키지(22)는, 도전성 패드가 접점(46A∼46J)과 실질적으로 정렬되도록 제2 미소전자 패키지(38)와 나란하게 위치된다. 도전성 패드 상의 솔더볼(48A, 48C, 48E, 48F, 48H, 48J)은 제2 미소전자 패키지(38) 상의 제2 솔더볼(50A, 50C, 50E, 50F, 50H, 50J)과 접촉 상태로 배치된다. 적층 솔더볼의 높이는 밀봉층(36)의 높이에 의해 생성된 갭을 스팬하기에 충분하다. 부적합한 양의 공간으로 인해, 솔더볼은 정렬된 모든 도전성 패드와 접점 사이에 위치되지 않는다. 구체적으로, 적어도 도전성 패드(30B)와 접점(46B) 사이 에서는 제1 기판(24)과 제2 기판(40)의 대향 표면 위에 공간이 충분하지 않기 때문에, 도전성 패드(30B)와 접점(46B) 사이에는 솔더볼이 위치되지 않는다. 점선의 솔더볼(48B, 50B)이 도시되어 있지만, 이러한 솔더볼은 실제로는 서로 대향하고 있는 도전성 패드(30B)와 접점(46B)의 정부에 위치되지 않는다. 점선의 솔더볼은 정렬된 도전성 패드와 접점의 각각의 정부에 솔더볼이 위치되는 경우에 발생할 수도 있는 공간 문제 및 단락 문제를 나타내기 위해 도시된 것에 불과하다.
그러므로, 도 1a∼도 1c, 도 2a 및 도 2b는 적층형 미소전자 조립체의 층들 사이의 갭을 스팬하기 위한 솔더볼 또는 솔더 매스와 관련된 문제점의 일부를 나타내고 있다. 전술한 바와 같이, 이러한 문제점들 중의 하나는 서로 대향하고 있는 접점 또는 도전성 패드 간의 간격 또는 이격 공간에 관련된다. 층들 사이의 높이를 적절하게 스팬하기 위해, 솔더 매스는 그 높이를 스팬하기에 충분한 직경을 가져야 한다. 불행하게도, 그 높이를 스팬하기 위해 솔더 매스의 직경이 증가하게 되면, 기판 표면의 정부에 나란하게 배치될 수 있는 솔더볼의 수가 감소된다. 그러므로, 스택 내의 이들 층 사이에 형성될 수 있는 수직으로 연장하는 전기적인 접속부의 수가 감소된다. 이러한 단점 때문에, 미세 피치를 갖는 적층된 미소전자 어셈블리를 제공하기 위한 필요성이 존재한다.
도 3은 본 발명의 특정의 바람직한 실시예에 따른 미소전자 패키지(122)를 도시한다. 미소전자 패키지는 제1 면(126)과 제1 면으로부터 떨어져 있는 제2 면(128)을 갖는, 가요성 유전체 기판과 같은 기판(124)을 포함한다. 미소전자 패키지는 가요성 기판(124)의 제2 면(128)으로부터 돌출하는 도전성 포스트(130)를 포함한다. 도전성 포스트(130)는 기판(124)의 제2 면(128)으로부터 떨어져 있는 팁(131)을 갖는다. 미소전자 패키지(122)는 또한 기판(124)의 제2 면(128) 위에 올려져 있는 제1 미소전자 소자(132)와, 제1 미소전자 소자(132) 위에 올려져 있는 제2 미소전자 소자(134)를 포함한다. 제1 및 제2 미소전자 소자(132, 134)는 밀봉층(136) 내에 밀봉된다.
미소전자 패키지(122)는 또한 기판(124)의 제1 면(126)에서의 액세스 가능한 솔더볼과 같은 용융 가능한 매스(148)를 포함한다. 용융 가능한 매스(148)는 하나 이상의 도전성 포스트(130)와 전기적으로 접촉하는 것이 바람직하다. 미소전자 패키지(122)는 또한 기판(124)의 여러 곳에 연장되는 도전성 트레이스(149)를 포함하는 것이 바람직하다. 도전성 트레이스(149)는 하나 이상의 도전성 포스트(130) 및/또는 하나 이상의 용융 가능한 매스(148)와 전기 접촉하게 될 수도 있다. 도전성 트레이스(149)는 기판(124)의 제1 면(126) 및/또는 제2 면(128) 위에 연장되거나 및/또는 제1 면(126)과 제2 면(128)의 사이에 연장될 수 있다.
밀봉재(136)는 하면(154)과 기판(124)의 제2 면(128) 사이의 높이 H1를 형성하는 하면(154)을 갖는다. 도전성 포스트(130)는 도전성 포스트의 팁과 기판(124)의 제2 면(128) 사이의 제2 높이 H2를 형성한다. 더욱 상세하게 하술되는 바와 같이, 도전성 포스트의 높이 H2와 도전성 포스트(130)의 팁(131)과 접촉을 유지할 대향하는 솔더 매스의 높이는, 밀봉층(136)의 높이 H1에 의해 생성되는 갭을 스팬하기에 충분하여야 한다. 솔더 매스(148)는 솔더 매스의 정점(apex)(151)과 기판(124) 의 제1 면(126) 사이의 높이 H3를 형성하는 정점(151)을 갖는다. 더욱 상세하게 후술되는 바와 같이, 도 2에 도시된 미소전자 패키지 중의 2개 이상이 서로 정부에 적측될 때, 도전성 포스트의 높이 H2와 기판(124)의 제1 면(126) 상의 솔더 매스(148)의 높이 H3는, 밀봉층(136)의 높이에 의해 형성된 갭을 스팬하기 위해 밀봉층(136)의 높이보다 전반적으로 동일하거나 또는 더 크다.
도 4a는 도 3에 도시된 패키지와 유사한 2개의 미소전자 패키지(122A, 122B)를 도시하고 있다. 제1 미소전자 패키지(122A)는 기판(124A), 도전성 포스트(130A), 용융 가능한 매스(148A), 및 밀봉 미소전자 소자(132A, 134A)를 포함한다. 미소전자 소자(132A, 134A)는 하면(154A)을 갖는 밀봉층(136A)에 의해 밀봉된다. 밀봉층(136A)의 저면(154A)은 기판(124A)의 제2 면(128A)과 밀봉층(136A)의 하면(154A) 사이의 제1 높이 H1을 형성한다. 도전성 포스트(130A)는 도전성 포스트(130A)의 팁(131A)과 기판(124A)의 제2 면(128A) 사이의 제2 높이 H2를 형성한다. 솔더 매스(148A)는 솔더 매스의 정점(151A)과 기판(124A)의 제1 면(126A) 사이의 제3 높이 H3를 형성한다. 제2 미소전자 패키지(122B)는 제1 면(126B) 및 제2 면(128B)을 갖는 기판(124B)을 포함한다.
도 4b를 참조하면, 제1 미소전자 패키지(122A)는 제2 미소전자 패키지(122B)의 정부에 적층되며, 도전성 포스트의 팁(131A)이 솔더 매스(148B)의 정점과 접촉을 유지한다. 도전성 포스트의 높이 H2와 솔더 매스의 높이 H3의 합은 밀봉 층(136A)의 높이 H1과 동일하거나 더 큰 것이 바람직하다.
도 4c를 참조하면, 도전성 포스트(131)의 팁(131A)이 용융 가능한 매스와 맞닿게 된 후, 용융 가능한 매스는 용융 가능한 매스를 적어도 부분적으로는 용융된 상태로 전환시키기 위한 가열 등에 의해 환류된다. 환류된 용융 가능한 재료는 도전성 포스트의 외측 표면의 둘레를 심지(wick)처럼 둘러싸는 것이 바람직하다. 환류된 상태에 있는 동안, 용융 가능한 매스는 도전성 포스트를 자체 센터링하기 위해 표면 장력을 이용한다. 그 결과, 제1 미소전자 패키지(122A)의 도전성 포스트는 제2 미소전자 패키지(122B)의 도전성 포스트와 실질적으로 정렬되는 것이 바람직하다. 표면 장력 또한 제1 미소전자 패키지(122A)와 제2 미소전자 패키지(122B)를 서로를 향해 잡아당기도록 한다.
도 5a 내지 도 5c는 본 발명의 또 다른 바람직한 실시예에 따른 미소전자 조립체(220)를 도시하고 있다. 미소전자 조립체(220)는 제1 면(226) 및 제1 면에서 떨어져 있는 제2 면(228)을 갖는 기판(224)을 구비하는 제1 미소전자 패키지(222)를 포함한다. 제1 기판(224)은 제2 면(228)에 액세스 가능한 도전성 패드(230A∼230J)를 포함한다. 제1 미소전자 패키지(222)는 또한 기판에 부착된 반도체칩과 같은 하나 이상의 미소전자 소자를 갖는다. 도 5a에 도시된 특정 실시예에서, 제1 미소전자 패키지(222)는 제1 면(228) 위에 있는 제1 미소전자 소자(232)와, 제1 미소전자 소자(232) 위에 있는 제2 미소전자 소자(234)를 포함한다. 밀봉층(236)은 미소전자 소자(232, 234)를 덮고 있다. 밀봉층은 밀봉층의 저면과 기판(224)의 제 2 면(228) 사이의 간격을 형성하는 저면(254)을 갖는다.
도전성 패드(203A∼230J)는 도 1a 및 도 2a의 실시예에서 도시된 것과 유사한 공간을 갖는다. 그러나, 도 5a의 특정 실시예는 도 1a 및 도 2a의 실시예에서 도시된 솔더 매스가 아닌 가늘고 긴 도전성 포스트(248A∼248J)를 사용한다. 그 결과, 도 1a 및 도 2a의 실시예에서 도시된 바와 같이 도전성 패드와 접점 양측 위에 솔더볼을 사용할 때에 발생하는 것과 같은 인접한 도전성 포스트가 서로 접촉하게 되는 상황이 발생하지 않고, 도전성 포스트(248)가 도전성 패드(230)의 각각으로부터 돌출하도록 하기에 충분한 공간이 존재하게 된다. 그러므로, 제1 미소전자 패키지(222)로부터 더 많은 입력/출력을 갖고, 더 많은 전기적 상호접속을 형성하는 것이 가능하다.
미소전자 조립체(220)는 제1 면(242)과 제1 면으로부터 떨어져 있는 제2 면(244)을 갖는 제2 기판(240)을 구비하는 제2 미소전자 패키지(238)를 포함한다. 제1 면(242)은 접점(246A∼246J)을 포함한다. 각각의 접점(246A∼246J)의 정부에는 솔더볼이 위치된다.
도 5b를 참조하면, 제1 기판(224)의 제1 면(228)은 제2 기판(240)의 제1 면(242)과 나란하게 배치된다. 도전성 포스트(248)의 팁(231)은 솔더볼(250)의 정점과 맞닿게 된다. 밀봉층(236)의 저면(254)은 밀봉층의 저면(254)과 기판(224)의 제2 면(228) 사이의 높이 H1을 형성한다. 도전성 포스트(230)는 포스트 팁(231)과 제1 기판(224)의 제2 면(228) 사이의 높이 H2를 형성한다. 솔더볼(250)은 솔더볼의 정점과 제2 기판(240)의 제1 면(242) 사이의 높이 H3를 형성한다. 도전성 포스트의 높이 H2와 솔더볼의 높이 H3의 합은 밀봉층(236)의 높이 H1와 동일하거나 더 크다. 그 결과, 도전성 포스트(230)와 솔더볼(250)의 조합은 밀봉층의 높이에 의해 형성된 갭을 스팬하기에 충분하게 된다.
도 5c는, 솔더볼(250)이 환류되어 도전성 포스트(230)의 측면을 심지 형태로 감싼 후의 미소전자 조립체(220)를 도시하고 있다. 솔더 재료(250)가 도전성 포스트의 측면을 심지 형태로 감싸기 때문에, 표면 장력이 제1 미소전자 패키지(222)와 제2 미소전자 패키지(238)를 서로를 향해 잡아당기게 한다. 또한, 환류된 솔더 재료는 자체 센터링 기능을 제공하며, 이에 의해 도전성 포스트(230)는 제2 미소전자 패키지(238)의 접점(246)의 정부에 센터링된다.
도 6a 및 도 6b는 본 발명의 자체 센터링 특징을 도시하고 있다. 도 6a를 참조하면, 제1 미소전자 패키지(322A)는 제2 미소전자 패키지(322B)와 나란하게 위치된다. 도전성 포스트(330)의 팁은 제2 미소전자 패키지(322B) 상의 솔더 매스(348)와 맞닿게 된다. 이 특정 실시예에서, 도전성 포스트(330)는 적어도 부분적으로는 솔더 매스(348)와의 정렬이 어긋나게 된다. 이러한 정렬 어긋남은 도 6a에 도시되어 있으며, 이에 의해 제1 미소전자 패키지(322A) 상의 도전성 포스트(330D)는 축 A1을 따라 연장하고, 제2 미소전자 패키지(322B) 상의 도전성 포스트(330D')는 A1과 상이한 축 A2를 따라 연장한다. 그 결과, 제1 미소전자 패키지 상의 도전성 포스트는 제2 미소전자 패키지(322B) 상의 솔더 매스(348)와 실질적인 정렬을 이루지 못한다.
도 6b를 참조하면, 제2 미소전자 패키지(322B) 상의 솔더의 환류 동안, 환류된 솔더는 도전성 포스트의 외측 표면의 둘레를 심지를 감싸는 형태로 둘러싸며, 제1 미소전자 패키지(322A)의 도전성 포스트가 제2 미소전자 패키지(322B)의 도전성 포스트와 실질적인 정렬을 이루게 되도록 하는 자체 센터링 동작을 제공한다. 도 6b에 도시된 바와 같이, 제1 미소전자 패키지(322A)의 제1 도전성 포스트는 축 A1을 따라 정렬되고, 제2 미소전자 패키지(322B)의 제2 도전성 포스트는 축 A2를 따라 정렬되며, 이에 의해 축 A1 및 A2는 공통 축으로 놓여 진다. 자체 센터링 동작의 결과로, 제1 및 제2 미소전자 패키지(322A, 322B)의 도전성 포스트는 이제 서로 실질적으로 정렬된다.
도 6b는 솔더 매스의 환류 동안의 제2 미소전자 패키지(322B)에 대한 제1 미소전자 패키지(322A)의 이동을 나타내는 방향 화살표 D를 도시하고 있다. 또한, 전술한 바와 같이, 환류된 솔더는 제1 및 제2 미소전자 패키지(322A, 322B)를 서로를 향해 잡아당기는 표면 장력을 제공한다.
도 7은 4개의 적층된 층을 포함하는 적층형 미소전자 조립체의 부분 단면도이다. 상위층의 도전성 포스트는 하위층의 용융 가능한 도전성 매스와 전기적으로 상호접속된다. 조립 동안, 포스트의 팁은 대향하고 있는 용융 가능한 도전성 매스와 접촉 상태로 배치된다. 그 후, 용융 가능한 매스가 환류되며, 이에 의해 환류된 매스가 도전성 포스트의 외측 표면의 둘레를 심지를 감싸는 형태로 둘러싼다.
특정의 바람직한 실시예에서, 기판은 상면 및 상면으로부터 떨어져 있는 하면을 갖는, 폴리이미드 또는 다른 중합체 시트와 같은 가요성 유전체 기판일 것이다. 유전체 기판의 두께가 응용 장치에 따라 변할 수도 있지만, 유전체 기판의 대부분은 통상적으로 약 10㎛∼100㎛ 두께이다. 가요성 시트는 그 위에 도전성 트레이스를 갖는 것이 바람직하다. 도전성 트레이스는 가요성 시트의 상면 상에, 가요성 기판의 상면 및 하면의 양측 상에, 또는 가요성 시트의 내측에 연장할 수도 있다. 그러므로, 본 설명에서 사용된 바와 같이, 제1 특징부가 제2 특징부 "상"에 위치된다는 내용은, 제1 특징부가 반드시 제2 특징부의 표면 상에 올려지는 것을 요구하는 것으로서 이해되어서는 안된다. 도전성 트레이스는 어떠한 전기적 도전성 재료로도 형성될 수 있지만, 가장 일반적으로는 구리, 구리 합금, 금, 또는 이들 재료의 조합으로 구성된다. 트레이스의 두께 또한 응용 장치에 따라 변화할 것이지만, 통상적으로 약 5㎛∼25㎛이다. 도전성 트레이스는 각각의 트레이스가 지지 말단부와 이 지지 말단부로부터 떨어져 있는 포스트 말단부를 갖도록 배열될 수 있다.
전술한 바와 같이, 특정의 바람직한 실시예에서, 전기 도전성 포스트가 기판의 표면으로부터 돌출한다. 각각의 포스트는 도전성 트레이스 중의 하나의 트레이스의 포스트 말단부에 연결될 수 있다. 특정의 바람직한 실시예에서, 도전성 포스트는 트레이스의 포스트 말단부로부터 기판을 관통하여 상방향으로 연장할 수 있다. 도전성 포스트의 치수는 상당한 범위로 변화될 수 있지만, 가장 일반적으로는 가요성 시트의 표면 위의 각각의 포스트의 높이는 약 50㎛∼300㎛이다. 각각의 포 스트는 기판에 인접한 베이스와 기판으로부터 떨어져 있는 팁을 갖는다. 도전성 포스트는 원뿔대 형상(frustoconical shape)을 가질 수 있으며, 이에 의해 각각의 포스트의 베이스 및 팁은 실질적으로 환형이 된다. 포스트의 베이스는 통상적으로 직경이 약 100㎛∼600㎛인 반면, 팁은 직경이 약 40㎛∼600㎛, 보다 바람직하게는 40㎛∼200㎛이다. 포스트는 어떠한 전기 도전성 재료로도 형성될 수 있지만, 구리, 구리 합금, 금 및 이들의 조합과 같은 금속 재료로 형성되는 것이 바람직하다. 예컨대, 포스트는 원칙적으로는 포스트의 표면에 금으로 이루어진 층을 갖는 구리로 형성될 수 있다.
유전체 기판, 트레이스 및 포스트는 현재 계류 중이고 공동 양도되어 있는 2004년 10월 6일자 출원된 미국 특허 출원 번호 10/959,465[TESSERA 3.0-358]에 개시된 바와 같은 프로세스에 의해 제조될 수도 있으며, 상기 특허 출원은 본 명세서에 그 전체 내용이 원용되어 있다. 상기 미국 특허 출원 번호 10/959,465에 매우 상세하게 설명되어 있는 바와 같이, 금속 플레이트로부터 돌출하는 다수의 금속 포스트를 형성하기 위해 금속 플레이트에 에칭 또는 기타 처리를 행한다. 포스트가 유전체층을 관통하여 돌출하도록 이 플레이트에 유전체층을 도포한다. 유전체층의 내측면은 금속 플레이트를 향하게 되는 반면, 유전체층의 외측면은 포스트의 팁을 향하게 된다. 유전체층은 포스트 주위의 플레이트 상에 폴리이미드 등의 유전체를 코팅하거나, 또는 포스트가 시트를 관통하여 침투하도록 포스트와 유전체 시트를 강제로 결합시킴으로써 제조될 수 있다. 시트가 정위치에 위치된 후, 금속 플레이트를 에칭하여 유전체층의 내측면 상에 개개의 트레이스를 형성한다. 이와 달리, 도금(plating)과 같은 종래의 프로세스에 의해 트레이스 또는 에칭을 형성할 수도 있는 반면, 공동 양도된 미국 특허 번호 제6,177,636호에 개시된 방법을 이용하여 포스트를 형성할 수도 있으며, 상기 미국 특허는 그 전체 내용이 본 명세서에 원용되어 있다. 또 다른 방안에서, 포스트는 개개의 요소로서 제조되고, 포스트를 트레이스에 연결시키는 적합한 방식으로 가요성 시트에 조립될 수 있다.
본 발명의 특정의 바람직한 실시예에서, 도전성 포스트는 서로에 대해 독립적으로 이동하는 것이 자유롭다. 서로에 대한 포스트의 독립적인 변위(displacement)는, 포스트 팁의 전부가, 대향하고 있는 미소전자 소자 상의 접점의 전부와 접촉하게 되도록 한다. 예컨대, 제1 도전성 포스트에 인접해 있는 가요성 기판은 제2 도전성 포스트에 인접해 있는 가요성 기판보다 실적으로 더욱 가요성을 나타낼 수 있다. 포스트 팁의 전부가 대향하고 있는 미소전자 부품의 접점의 전부와 신뢰 가능하게 결합될 수 있기 때문에, 패키지는 검사 회로 보드를 통하여 또한 결합된 포스트 및 접촉 패드를 통하여 검사 신호, 파워 및 접지 전위를 인가함으로써 신뢰적으로 검사될 수 있다. 더욱이, 이러한 신뢰적인 결합은 간략한 검사 회로 보드로 달성된다. 예컨대, 검사 회로 보드의 접촉 패드는 간략한 평면형의 패드이다. 검사 회로 보드는 비평면성 또는 복잡한 소켓 구성을 보상하기 위해 특수한 특징부를 통합할 필요는 없다. 검사 회로 보드는 일반적인 회로 기판을 형성하기 위해 흔히 채용되는 기술을 이용하여 구성될 수 있다. 이것은 물질적인 면에서 검사 회로 보드의 비용을 감소시키고, 또한 트레이스(도시하지 않음)를 갖는 검사 회로 보드를 고주파 신호와 호환 가능한 간략한 레이아웃으로 구성하는 것을 용이하게 한다. 또한, 검사 회로 보드는 어떠한 고주파 신호 처리 회로에 요구될 때에는 접촉 패드에 근접하여 커패시터 등의 전자 소자를 통합할 수 있다. 여기서, 검사 회로 보드가 비평면성을 수용하기 위해 특수한 특징부를 통합할 필요가 없기 때문에, 이러한 전자 소자의 배치가 간략화된다. 일부 경우에는, 시스템의 비평면성을 감소시키고, 이로써 핀 이동에 대한 필요성을 최소화하도록 실현할 수 있는 평면형으로서 검사 회로 보드를 구성하는 것이 바람직하다. 예컨대, 검사 회로 보드가 폴리싱 처리된 알루미늄 세라믹 구조체와 같은 매우 편평한 세라믹 회로 기판인 곳에서는, 약 20㎛의 핀 이동만으로 충분할 것이다.
본 발명의 특정의 바람직한 실시예에서, 미소전자 패키지가 검사된 후, 패키지는 검사 회로 보드로부터 제거되어, 예컨대 포스트의 팁을 솔더와 같은 도전성 접합 재료를 이용하여 회로 패널의 접촉 패드에 접착함으로써, 접착 패드를 갖는 회로 패널 등의 다른 기판과 영구적으로 상호접속될 수 있다. 솔더-접착 프로세스는 미소전자 부품을 표면 장착하기 위해 흔히 사용되는 종래의 장치를 이용하여 수행될 수 있다. 그러므로, 솔더 매스는 포스트 또는 접촉 패드 상에 제공될 수 있으며, 포스트와 접촉 패드를 결합한 후에 환류될 수 있다. 환류 동안, 솔더의 표면 장력은 접촉 패드 상의 포스트를 센터링하는 경향이 있다. 이러한 자체 센터링 동작은 포스트의 팁이 접촉 패드보다 작은 곳에서는 특히 주목된다. 더욱이, 솔더는 포스트의 측면을 적어도 어느 정도까지는 습윤시키며, 이로써 각각의 포스트의 팁을 둘러싸는 필릿(fillet), 및 포스트와 패드의 대향 표면 사이에 강한 접합부를 형성한다.
에폭시 또는 다른 폴리머 재료 등의 보조 재료(underfill material)(도시하지 않음)가 포스트의 팁 주위와 접촉 패드의 주위에 제공되어, 솔더 접합부를 강화시킬 수 있다. 이러한 보조 재료만이 패키지와 회로 기판 사이의 갭을 부분적으로 채우는 것이 바람직하다. 이러한 구성에서, 보조 재료는 가요성 기판 또는 미소전자 디바이스를 회로 기판에 접착시키지 않는다. 보조 재료는 접촉 패드와의 연결부에서 포스트를 강화시킨다. 그러나, 각각의 포스트의 베이스와 관련 트레이스 간의 연결부가 피로 장애(fatigue failure)에 매우 큰 저항성을 나타내므로, 포스트의 베이스에서는 이러한 강화가 요구되지 않는다.
전술한 설명에서는 개별 미소전자 소자를 언급하였다. 그러나, 패키지는 하나 이상의 미소전자 소자 또는 하나 이상의 기판을 포함할 수 있다. 더욱이, 가요성 기판, 지지 소자 및 포스트를 칩에 조립하기 위해 사용된 프로세스 단계는, 칩이 웨이퍼의 형태인 동안에도 수행될 수 있다. 단일의 대형 기판이 전체 웨이퍼 또는 웨이퍼의 일부분에 조립될 수 있다. 조립체는 하나 이상의 칩 및 기판의 관련 부분을 포함하는 개별 유닛을 형성하도록 이루어질 수도 있다. 전술한 검사 동작은 절단 단계(severing step) 이전에 수행될 수도 있다. 검사 기판 또는 웨이퍼 자체에서의 비평면성을 보상하는 패키지의 성능은 대형 유닛의 검사를 상당히 용이하게 한다.
기판 및 트레이스는 포스트를 둘러싼 영역에서 국부적으로 변형될 수 있다. 이들 영역은 상방향으로 변형되는 경향이 있어, 기판의 하면에 오목부를 형성시킨다. 포스트는 헤드를 가질 수 있으며, 이들 헤드는 오목부 내에 부분적으로 또는 완전히 수용될 수 있다. 기판의 변형을 조절하기 위해서는, 포스트가 기판을 통해 힘을 받게 되는 지점에 정렬되는 구멍을 갖는 다이(die)에, 기판의 상면이 맞닿게 될 것이다. 이러한 다이는 기판 및 트레이스의 갈라짐(delamination)을 방지하는 데 유용할 수 있다. 프로세스의 변형예에서, 트레이스는 단층 기판의 상면 또는 하면에 배치될 수 있다. 그 결과의 포스트-어레이 기판은 전술된 바와 같은 패키지를 형성하기 위해 미소전자 소자와 조립되거나, 또는 소형의 포스트 어레이가 바람직한 곳에서는 어떠한 다른 미소전자 조립체에도 사용될 수 있다. 조립 공정은 포스트의 선택적인 배치가 가능하다. 트레이스에 랜드(land) 및 구멍을 제공하는 것이 필수적이지는 않으므로, 포스트는 어떠한 트레이스를 따라 어떠한 지점에도 위치될 수 있다. 더욱이, 극심한 기계적 부하를 받는 포스트는 부분적으로 또는 전체적으로 텅스텐과 같은 견고한 고융점 금속(hard refractory metal)으로 구성되는 한편, 다른 포스트는 구리와 같은 연성 금속으로 구성될 수 있다. 또한, 포스트의 일부 또는 전부가 전체적으로 또는 부분적으로 니켈, 금 또는 플래티늄과 같은 내부식성 금속으로 구성될 수도 있다.
이전의 실시예에서 전술한 바와 같이, 도전성 포스트는 각각의 도전성 포스트와 검사 보드 상의 각각의 도전성 패드 간의 신뢰적인 접촉을 이루기 위해 다른 도전성 포스트에 대해 독립적으로 이동하는 것이 자유롭다. 도전성 포스트의 팁은, 검사 가능한 패키지와 검사 보드를 함께 압박하기 위해 가해지는 약간의 수직 방향의 힘만을 동시에 사용하여 팁의 전부가 도전성 패드의 전부와 접촉하게 될 수 있도록, 수직 공간에서의 전위차(potential difference)를 보상하기 위해 이동할 수 있다. 이 공정에서는, 도전성 포스트의 팁의 적어도 일부가 다른 포스트 팁에 대해 수직 또는 z 방향으로 배치된다. 또한, 상이한 도전성 포스트와 관련된 가요성 기판의 상이한 부분이 서로에 대해 독립적으로 변형될 수 있다. 실제로, 기판의 변형은 기판의 벤딩 및/또는 스트레칭을 포함하며, 이로써 베이스의 움직임은 x-y 또는 수평 평면의 축에 대한 기울어짐 및 베이스의 약간의 수평 변위를 포함할 것이며, 또한 움직임의 다른 성분을 포함할 수도 있다.
포스트의 팁은 미소전자 디바이스의 앞면의 비평면성, 유전체 기판의 뒤틀림, 및 포스트 자체의 불균일한 높이와 같은 요소로 인해 서로 정밀한 공통 평면을 이루지 못할 수도 있다. 또한, 패키지는 회로 기판에 대하여 약간 경사질 수도 있다. 이러한 이유와 기타 다른 이유로, 포스트의 팁과 접촉 패드 간의 수직 간격이 불균일하게 될 수도 있다. 포스트의 서로에 대한 독립적인 변위는, 포스트 팁의 전부가, 대향하고 있는 미소전자 패키지 상의 접촉 패드의 전부와 접촉하도록 한다.
포스트 팁의 전부가 접촉 패드의 전부와 신뢰적으로 결합될 수 있기 때문에, 패키지는 검사 회로 보드를 통해 또한 결합된 포스트와 접촉 패드를 통해 검사 신호, 파워, 및 접지 전위를 인가함으로써 신뢰적으로 검사될 수 있다. 더욱이, 이러한 신뢰적인 결합은 간략한 검사 회로 보드로 달성된다. 예컨대, 검사 회로 보드의 접촉 패드는 간략한 평면형의 패드이다. 검사 회로 보드는 비평면성 또는 복잡한 소켓 구성을 보상하기 위해 특수한 특징부를 통합할 필요가 없다. 검사 회로 보드는 일반적인 회로 기판을 형성하기 위해 흔히 채용되는 기술을 이용하여 구성 될 수 있다. 이것은 물질적인 면에서 검사 회로 보드의 비용을 감소시키고, 또한 트레이스(도시하지 않음)를 갖는 검사 회로 보드를 고주파 신호와 호환 가능한 간략한 레이아웃으로 구성하는 것을 용이하게 한다. 또한, 검사 회로 보드는 어떠한 고주파 신호 처리 회로에 요구될 때에는 접촉 패드에 근접하여 커패시터 등의 전자 소자를 통합할 수 있다. 여기서, 검사 회로 보드가 비평면성을 수용하기 위해 특수한 특징부를 통합할 필요가 없기 때문에, 이러한 전자 소자의 배치가 간략화된다. 일부 경우에는, 시스템의 비평면성을 감소시키고, 이로써 핀 이동에 대한 필요성을 최소화하도록 실현할 수 있는 평면형의 것으로서 검사 회로 보드를 구성하는 것이 바람직하다. 예컨대, 검사 회로 보드가 폴리싱 처리된 알루미늄 세라믹 구조체와 같은 매우 편평한 세라믹 회로 기판인 곳에서는, 약 20㎛의 핀 이동만으로 충분할 것이다.
본 발명의 특정의 바람직한 실시예에서는, 미소전자 소자 간의 전기적인 상호접속의 형성을 향상시키고 또한 미소전자 패키지의 검사를 용이하게 하기 위해, 미소전자 패키지의 하나 이상의 전기 도전성 부품 상에, 본 명세서에 그 전체 내용이 원용되고 있는 미국 특허 번호 제4,804,132호 및 제5,083,697호에 개시된 바와 같은 입자 코팅이 제공될 수 있다. 입자 코팅은 도전성 단자 또는 도전성 포스트의 팁 말단부와 같은 도전성 부품 위에 제공되는 것이 바람직하다. 특히 바람직한 하나의 실시예에서, 입자 코팅은 표준 포토레지스트 기술을 이용하여 미소전자 소자의 도전성 부품 상에 선택적으로 전기 도금되는 금속화된 다이아몬드 결정 코팅이다. 동작 시, 다이아몬드 결정 코팅을 갖는 도전성 부품은 접촉 패드의 외표면 에 존재하는 산화층을 뚫기 위해 대향하고 있는 접촉 패드 상으로 프레싱될 수 있다. 다이아몬드 결정 코팅은 산화물층의 관통 및 종래의 와이핑 동작(wiping action)을 통한 신뢰적인 전기적 상호접속의 형성을 용이하게 한다.
전술한 바와 같이, 포스트의 움직임은 경사 움직임(tilting motion)을 포함할 것이다. 경사 움직임은 팁이 접촉 패드와 결합될 때에 각각의 포스트의 팁이 접촉 패드를 가로질러 와이핑하도록 한다. 이것은 신뢰적인 전기 접촉을 촉진시킨다. 본 명세서에 그 전체 내용이 원용되어 있는, 공동 계류 중이고 공동 양도된 "MICRO PIN GRID ARRAY WITH WIPING ACTION"[TESSERA 3.0-375]를 발명의 명칭으로 하여 2004년 11월 10일자 출원된 미국 특허 출원 번호 10/985,126에 매우 상세하게 개시된 바와 같이, 포스트는 이러한 와이핑 동작을 촉진하고 또한 포스트와 접점의 결합을 용이하게 하는 특징부가 제공될 수 있다. 본 명세서에 그 전체 내용이 원용되어 있는, 공동 계류 중이고 공동 양도된 "MICRO PIN GRID WITH PIN MOTION ISOLATION"[TESSERA 3.0-375]를 발명의 명칭으로 하여 2004년 11월 10일자 출원된 미국 특허 출원 번호 10/985,119에 매우 상세하게 개시된 바와 같이, 가요성 기판은, 포스트를 서로에 대해 대해 독립적으로 이동시키는 성능을 향상시키고 또한 경사 및 와이핑 동작을 향상시키기 위해 특징부가 제공될 수 있다.
본 발명의 특정의 바람직한 실시예에서, 미소전자 패키지, 조립체 또는 적층체는 이하의 미국 특허 출원에 개시된 실시예들 중의 하나 이상의 실시예의 하나 이상의 특징을 포함할 수 있다: "Formation of Circuitry With Modification of Feature Height"[TESSERA 3.0-358]를 발명의 명칭으로 하여 2004년 10월 6일자 출 원된 미국 특허 출원 번호 10/959,465; "Structure With Spherical Contact Pins"[TESSERA 3.0-416]를 발명의 명칭으로 하여 2005년 6월 24일자 출원된 미국 특허 출원 번호 11/166,861; 2003년 12월 30일자 출원된 미국 가 특허 출원 60/533,210을 우선권으로 하는 2004년 12월 16일자 출원된 미국 특허 출원 번호 11/014,439[TESSERA 3.0-374]; 2003년 12월 30일자 출원된 미국 가 특허 출원 60/533,393을 우선권으로 하는 2004년 11월 10일자 출원된 미국 특허 출원 10/985,126[TESSERA 3.0-375]; 2003년 12월 30일자 출원된 미국 가 특허 출원 60/533,437을 우선권으로 하는 2004년 11월 10일자 출원된 미국 특허 출원 10/985,119[TESSERA 3.0-376]; 2004년 6월 25일자 출원된 미국 가 특허 출원 60/583,066 및 2004년 10월 25일자 출원된 미국 가 특허 출원 60/621,865를 우선권으로 하는 2005년 5월 27일자 출원된 미국 특허 출원 11/140,312[TESSERA 3.0-415]; 2005년 3월 16일자 출원된 미국 가 특허 출원 60/662,199[TESSERA 3.8-429]; 미국 특허 공개 번호 제2005/0035440[TESSERA 3.0-307]; 및 본 명세서에 그 전체 내용이 원용되어 있고, 문서 번호가 TESSERA 3.8-482이며, "MICROELECTRONIC PACKAGES AND METHODS THEREFOR"를 발명의 명칭으로 하여 2005년 12월 23일자 출원된 미국 가 특허 출원 번호 60/753,605.
본 발명을 특정 실시예를 참조하여 설명하였지만, 이들 실시예는 본 발명을 제한하려는 것이 아니라, 단지 본 발명의 원리 및 응용 장치를 예시하기 위한 것이다. 따라서, 청구범위에 한정되어 있는 바와 같은 본 발명의 사상 및 기술요지로부터 벗어나지 않고 이들 예시 실시예 및 기타 다른 구성에 대한 다양한 수정이 이 루어질 수 있다.
본 발명은 반도체 패키징 산업에서의 이용 가능성을 갖는다.

Claims (45)

  1. 적층형 미소전자 조립체를 제조하는 방법에 있어서,
    제1 기판 및 상기 제1 기판의 표면으로부터 연장하는 도전성 포스트를 포함하며, 각각의 상기 도전성 포스트가 상기 제1 기판의 표면에서부터 상기 도전성 포스트의 팁(tip)까지 연장하는 수직 높이를 갖는, 제1 미소전자 패키지를 제공하는 단계;
    제2 기판 및 상기 제2 기판의 표면으로부터 연장하는 도전성의 용융 가능한 매스(conductive fusible mass)를 포함하고, 각각의 상기 용융 가능한 매스가 상기 제2 기판의 표면에서부터 상기 용융 가능한 매스의 정점(apex)까지 연장하는 수직 높이를 갖는, 제2 미소전자 패키지를 제공하는 단계;
    상기 제1 기판의 표면과 상기 제2 기판의 표면 중의 하나의 표면 위에 미소전자 소자를 고정하는 단계로서, 상기 미소전자 소자는 상기 미소전자 소자가 고정되는 상기 제1 기판의 표면과 상기 제2 기판의 표면 중의 상기 하나의 표면으로부터 연장하는 수직 높이를 형성하는, 미소전자 소자 고정 단계; 및
    상기 제1 기판의 상기 도전성 포스트의 팁을 상기 제2 기판의 상기 용융 가능한 매스의 정점에 맞닿게 하는 단계
    를 포함하며,
    상기 도전성 포스트와 상기 용융 가능한 매스의 조합체의 수직 높이가 상기 제1 기판의 표면과 상기 제2 기판의 표면 중의 상기 하나의 표면에 고정된 상기 미 소전자 소자의 수직 높이와 동일하거나 더 큰,
    적층형 미소전자 조립체의 제조 방법.
  2. 제1항에 있어서,
    상기 용융 가능한 매스를 환류(reflow)시켜, 환류된 상기 용융 가능한 매스가 상기 도전성 포스트의 외측 표면의 둘레를 "심지(wick)"를 감싸는 것과 같은 형태로 둘러싸도록 하는 단계를 더 포함하며,
    환류된 상기 용융 가능한 매스로부터의 표면 장력에 의해 상기 도전성 포스트가 상기 제2 기판을 향해 인력을 받게 되는,
    적층형 미소전자 조립체의 제조 방법.
  3. 제2항에 있어서,
    상기 제2 기판의 표면에는 상기 용융 가능한 매스를 지지하는 접점이 제공되며,
    환류된 상기 용융 가능한 매스로부터의 표면 장력에 의해 상기 도전성 포스트의 팁이 상기 제2 기판의 접점 위에 센터링되는,
    적층형 미소전자 조립체의 제조 방법.
  4. 적층형 미소전자 조립체를 제조하는 방법에 있어서,
    도전성 포스트가 하면으로부터 연장하고 있는 제1 미소전자 기판을 제공하는 단계;
    상면에서 액세스 가능한 도전성 매스를 갖는 제2 미소전자 기판을 제공하는 단계;
    각각의 상기 도전성 포스트를 상기 도전성 매스 중의 하나에 맞닿게 하는 단계;
    상기 제1 미소전자 기판의 하면과 상기 제2 미소전자 기판의 상면 중의 하나 위에 또는 상기 제1 미소전자 기판의 하면과 상기 제2 미소전자 기판의 상면 모두 위에, 하나 이상의 미소전자 소자를 고정하는 단계로서, 상기 하나 이상의 미소전자 소자가 상기 도전성 매스의 높이와 상기 도전성 포스트의 높이를 조합한 높이보다 작은 높이를 갖는, 미소전자 소자 고정 단계; 및
    상기 도전성 매스를 환류시켜, 환류된 상기 도전성 매스가 상기 도전성 포스트의 외측 표면의 둘레를 "심지(wick)"를 감싸는 것과 같은 형태로 둘러싸도록 하는 단계
    를 포함하며,
    환류된 상기 도전성 매스의 표면 장력에 의해, 상기 도전성 포스트가 상기 제2 미소전자 기판을 향해 인력을 받게 되고, 상기 도전성 포스트가 환류된 상기 도전성 매스 내에 센터링되는,
    적층형 미소전자 조립체의 제조 방법.
  5. 적층형 미소전자 조립체를 제조하는 방법에 있어서,
    상면과 하면을 갖는 제1 기판, 상기 제1 기판의 하면 위에 위치하는 미소전자 소자, 및 상기 제1 기판의 하면으로부터 연장하는 도전성 포스트를 포함하는 제1 미소전자 패키지를 제공하는 단계;
    상면과 하면을 갖는 제2 기판, 및 상기 제2 기판의 상면에서 액세스 가능한 도전성의 용융 가능한 매스를 포함하는 제2 미소전자 패키지를 제공하는 단계; 및
    상기 제1 기판과 상기 제2 기판을 전기적으로 상호접속시키기 위해, 상기 도전성 포스트의 팁을 상기 도전성의 용융 가능한 매스에 맞닿게 하는 단계
    를 포함하며,
    상기 도전성 포스트와 상기 도전성의 용융 가능한 매스의 조합체의 높이가, 상기 제1 기판의 하면에 고정된 상기 미소전자 소자의 높이와 동일하거나 더 큰,
    적층형 미소전자 조립체의 제조 방법.
  6. 제5항에 있어서,
    상기 도전성의 용융 가능한 매스를 환류시켜, 환류된 상기 용융 가능한 매스가 상기 도전성 포스트의 측면과 결합되도록 하는 단계를 더 포함하는, 적층형 미소전자 조립체의 제조 방법.
  7. 제5항에 있어서,
    상기 제1 기판의 하면으로부터 연장하는 상기 도전성 포스트는, 상기 제1 기판의 하면 위에 위치하는 상기 미소전자 소자의 높이보다 큰 높이를 갖는, 적층형 미소전자 조립체의 제조 방법.
  8. 제5항에 있어서,
    상기 제2 기판의 하면으로부터 연장하는 제2 도전성 포스트를 제공하는 단계를 더 포함하는, 적층형 미소전자 조립체의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 기판의 하면 위에 위치하는 제2 미소전자 소자를 제공하는 단계를 더 포함하는, 적층형 미소전자 조립체의 제조 방법.
  10. 제9항에 있어서,
    상기 제2 기판의 하면으로부터 연장하는 상기 제2 도전성 포스트는, 상기 제2 기판의 하면 위에 위치하는 상기 제2 미소전자 소자의 높이보다 큰 높이를 갖는, 적층형 미소전자 조립체의 제조 방법.
  11. 제8항에 있어서,
    상기 제1 기판과 상기 제2 기판을 전기적으로 상호접속시킨 후에, 상기 제1 기판 및 상기 제2 기판을 제3 기판과 전기적으로 상호접속시키기 위해, 상기 제2 도전성 포스트의 팁을 상기 제3 기판의 도전성 패드에 맞닿게 하는 단계를 더 포함하는, 적층형 미소전자 조립체의 제조 방법.
  12. 제5항에 있어서,
    상기 제1 미소전자 소자는 반도체칩을 포함하는, 적층형 미소전자 조립체의 제조 방법.
  13. 제9항에 있어서,
    상기 제2 미소전자 소자는 반도체칩을 포함하는, 적층형 미소전자 조립체의 제조 방법.
  14. 제5항에 있어서,
    상기 도전성의 용융 가능한 매스는 솔더(solder)를 포함하는, 적층형 미소전자 조립체의 제조 방법.
  15. 제5항에 있어서,
    상기 도전성의 용융 가능한 매스는 구체(sphere)를 포함하는, 적층형 미소전자 조립체의 제조 방법.
  16. 제5항에 있어서,
    상기 제1 기판의 하면 위에 위치하는 상기 제1 미소전자 소자를 적어도 부분적으로 밀봉하는 단계를 더 포함하는, 적층형 미소전자 조립체의 제조 방법.
  17. 제9항에 있어서,
    상기 제2 기판의 하면 위에 위치하는 상기 제2 미소전자 소자를 적어도 부분적으로 밀봉하는 단계를 더 포함하는, 적층형 미소전자 조립체의 제조 방법.
  18. 제5항에 있어서,
    상기 제1 기판 및 상기 제2 기판은 유전체 재료를 포함하는, 적층형 미소전자 조립체의 제조 방법.
  19. 제11항에 있어서,
    상기 제3 기판은 회로화된 기판(circuitized substrate)을 포함하는, 적층형 미소전자 조립체의 제조 방법.
  20. 제5항에 있어서,
    상기 미소전자 소자는, 상기 제1 기판의 하면 위에 위치하고, 다른 하나가 정부에 적층되는 2개의 미소전자 소자를 포함하는, 적층형 미소전자 조립체의 제조 방법.
  21. 제1항에 있어서,
    상기 제1 기판 및 상기 제2 기판은 유전체 기판을 포함하는, 적층형 미소전 자 조립체의 제조 방법.
  22. 제21항에 있어서,
    상기 유전체 기판은 가요성을 갖는, 적층형 미소전자 조립체의 제조 방법.
  23. 제4항에 있어서,
    상기 제1 미소전자 기판 및 상기 제2 미소전자 기판은 유전체 기판을 포함하는, 적층형 미소전자 조립체의 제조 방법.
  24. 제23항에 있어서,
    상기 유전체 기판은 가요성을 갖는, 적층형 미소전자 조립체의 제조 방법.
  25. 제4항에 있어서,
    상기 제1 기판 및 상기 제2 기판은 가요성 유전체 기판을 포함하는, 적층형 미소전자 조립체의 제조 방법.
  26. 제25항에 있어서,
    상기 유전체 기판은 가요성을 갖는, 적층형 미소전자 조립체의 제조 방법.
  27. 적층형 미소전자 조립체에 있어서,
    제1 기판 및 상기 제1 기판의 표면으로부터 연장하는 도전성 포스트를 포함하며, 각각의 상기 도전성 포스트가 상기 제1 기판의 표면에서부터 상기 도전성 포스트의 팁까지 연장하는 수직 높이를 갖는, 제1 미소전자 패키지;
    상기 제1 미소전자 패키지와 나란하게 배치되고, 제2 기판 및 상기 제2 기판의 표면으로부터 연장하는 도전성의 용융 가능한 매스를 포함하며, 각각의 상기 용융 가능한 매스가 상기 제2 기판의 표면에서부터 상기 도전성의 용융 가능한 매스의 정점까지 연장하는 수직 높이를 갖는, 제2 미소전자 패키지; 및
    상기 제1 기판의 표면과 상기 제2 기판의 표면 중의 하나의 표면 위에 고정되는 미소전자 소자
    를 포함하며,
    상기 미소전자 소자는, 상기 미소전자 소자가 고정되는 상기 제1 기판의 표면과 상기 제2 기판의 표면 중의 상기 하나의 표면으로부터 연장하는 수직 높이를 형성하며,
    상기 제1 기판의 상기 도전성 포스트의 팁이 상기 제2 기판의 상기 용융 가능한 매스의 정점에 맞닿게 되며,
    상기 도전성 포스트와 상기 용융 가능한 매스의 조합체의 수직 높이가, 상기 제1 기판의 표면과 상기 제2 기판의 표면 중의 상기 하나의 표면에 고정된 상기 미소전자 소자의 수직 높이와 동일하거나 더 큰,
    적층형 미소전자 조립체.
  28. 제27항에 있어서,
    상기 용융 가능한 매스는 환류 가능하여, 환류된 상기 용융 가능한 매스가 상기 도전성 포스트의 외측 표면의 위와 둘레를 "심지(wick)"를 감싸는 것과 같은 형태로 둘러싸도록 하며, 이로써 상기 도전성 포스트가 상기 제2 기판을 향해 인력을 받게 되는 표면 장력을 생성하는, 적층형 미소전자 조립체.
  29. 제28항에 있어서,
    상기 제2 기판의 표면에 상기 용융 가능한 매스를 지지하는 접점이 제공되며, 환류된 상기 용융 가능한 매스로부터의 표면 장력에 의해 상기 도전성 포스트의 팁이 상기 제2 기판의 표면 위에 센터링되는, 적층형 미소전자 조립체.
  30. 적층형 미소전자 조립체에 있어서,
    도전성 포스트가 하면으로부터 연장하고 있는 제1 미소전자 기판;
    상면에서 액세스 가능한 도전성 매스를 갖는 제2 미소전자 기판; 및
    상기 제1 미소전자 기판의 하면과 상기 제2 미소전자 기판의 상면 중의 하나 위에 또는 상기 제1 미소전자 기판의 하면과 상기 제2 미소전자 기판의 상면 모두 위에 고정되는 하나 이상의 미소전자 소자
    를 포함하며,
    각각의 상기 도전성 포스트가 상기 도전성 매스 중의 하나에 맞닿게 되며,
    상기 하나 이상의 미소전자 소자가, 상기 도전성 매스의 높이와 상기 도전성 포스트의 높이를 조합한 높이보다 작은 높이를 가지며,
    상기 도전성 매스가 환류 가능하여, 환류된 상기 도전성 매스가 상기 도전성 포스트의 외측 표면의 둘레를 "심지(wick)"를 감싸는 것과 같은 형태로 둘러싸도록 하는,
    적층형 미소전자 조립체.
  31. 제30항에 있어서,
    환류된 상기 도전성 매스의 표면 장력에 의해, 상기 도전성 포스트가 상기 제2 미소전자 기판을 향해 인력을 받게 되고, 상기 도전성 포스트가 환류된 상기 도전성 매스 내에 센터링되는, 적층형 미소전자 조립체.
  32. 적층형 미소전자 조립체에 있어서,
    상면과 하면을 갖는 제1 기판, 상기 제1 기판의 하면 위에 위치하는 미소전자 소자, 및 상기 제1 기판의 하면으로부터 연장하는 도전성 포스트를 포함하는 제1 미소전자 패키지; 및
    상기 제1 미소전자 패키지와 나란하게 배치되며, 상면과 하면을 갖는 제2 기판, 및 상기 제2 기판의 상면에서 액세스 가능한 도전성의 용융 가능한 매스를 포함하는 제2 미소전자 패키지
    를 포함하며,
    상기 제1 기판과 상기 제2 기판을 전기적으로 상호접속시키기 위해, 상기 도 전성 포스트의 팁이 상기 도전성의 용융 가능한 매스에 맞닿게 되며,
    상기 도전성 포스트와 상기 도전성의 용융 가능한 매스의 조합체의 높이가, 상기 제1 기판의 하면에 고정된 상기 미소전자 소자의 높이와 동일하거나 더 큰,
    적층형 미소전자 조립체.
  33. 제32항에 있어서,
    상기 도전성의 용융 가능한 매스는 환류 가능하여, 환류된 상기 용융 가능한 매스가 상기 도전성 포스트의 측면과 결합하는, 적층형 미소전자 조립체.
  34. 제32항에 있어서,
    상기 제1 기판의 하면으로부터 연장하는 상기 도전성 포스트는, 상기 제1 기판의 하면 위에 위치하는 상기 미소전자 소자의 높이보다 큰 높이를 갖는, 적층형 미소전자 조립체.
  35. 제32항에 있어서,
    상기 제2 기판의 하면으로부터 연장하는 제2 도전성 포스트를 더 포함하는, 적층형 미소전자 조립체.
  36. 제35항에 있어서,
    상기 제2 기판의 하면 위에 위치하는 제2 미소전자 소자를 더 포함하는, 적 층형 미소전자 조립체.
  37. 제36항에 있어서,
    상기 제2 기판의 하면으로부터 연장하는 상기 제2 도전성 포스트는, 상기 제2 기판의 하면 위에 위치하는 상기 제2 미소전자 소자의 높이보다 큰 높이를 갖는,
    적층형 미소전자 조립체.
  38. 제35항에 있어서,
    하면에서 액세스 가능한 도전성 패드를 갖는 제3 기판을 더 포함하며,
    상기 제2 도전성 포스트의 팁은 상기 제3 기판의 도전성 패드와 전기적으로 상호접속되는,
    적층형 미소전자 조립체.
  39. 제32항에 있어서,
    상기 제1 미소전자 소자는 반도체칩을 포함하는, 적층형 미소전자 조립체.
  40. 제36항에 있어서,
    상기 제2 미소전자 소자는 반도체칩을 포함하는, 적층형 미소전자 조립체.
  41. 제32항에 있어서,
    상기 도전성의 용융 가능한 매스는 솔더를 포함하는, 적층형 미소전자 조립체.
  42. 제32항에 있어서,
    상기 제1 기판의 하면 위에 위치하는 상기 제1 미소전자 소자를 적어도 부분적으로 밀봉하는 밀봉 재료를 더 포함하는, 적층형 미소전자 조립체.
  43. 제36항에 있어서,
    상기 제2 기판의 하면 위에 위치하는 상기 제2 미소전자 소자를 적어도 부분적으로 밀봉하는 밀봉 재료를 더 포함하는, 적층형 미소전자 조립체.
  44. 제32항에 있어서,
    상기 제1 기판 및 상기 제2 기판은 유전체 재료를 포함하는, 적층형 미소전자 조립체.
  45. 제44항에 있어서,
    상기 유전체 기판은 가요성을 갖는, 적층형 미소전자 조립체.
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