KR20150074168A - 둘 이상의 다이에 대한 다중 다이 적층 - Google Patents

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KR20150074168A
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KR
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microelectronic
contacts
contact
module
substrate
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KR1020157013645A
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와엘 조니
벨가셈 하바
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테세라, 인코포레이티드
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    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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Abstract

마이크로전자 패키지(1310)는 제1 및 제2 면(1341, 1342)을 갖는 기판(1340), 및 제1 및 제2 마이크로전자 소자(1320, 1330)를 포함할 수 있다. 기판(1340)은 제1 면(1341)에 기판 접촉부(1347a, 1347b) 및 제2 면(1342)에 복수의 단자(1350)를 가질 수 있다. 마이크로전자 소자(1320, 1330)의 소자 접촉부(1324, 1334)는 기판 접촉부(1347a, 1347b) 중 대응하는 기판 접촉부와 연결될 수 있다. 제2 마이크로전자 소자(1330)의 전면(1331)은 제1 마이크로전자 소자(1320)의 후면(1322) 위에 부분적으로 놓일 수 있고, 그것에 부착될 수 있다. 제1 마이크로전자 소자(1320)의 소자 접촉부(1324)는 영역 어레이로 배열될 수 있고, 기판 접촉부(1347a)와 본딩되는 플립-칩일 수 있다. 제2 마이크로전자 소자(1330)의 소자 접촉부(1334)가 전도성 매스(1375)에 의해 기판 접촉부(1347b)와 연결될 수 있다.

Description

둘 이상의 다이에 대한 다중 다이 적층{MULTIPLE DIE STACKING FOR TWO OR MORE DIE}
관련 출원에 대한 상호 참조
본원은, 2011년 11월 29일자로 출원된 미국 특허출원 제13/306,203의 부분계속출원인, 2013년 10월 23일자로 출원된 미국 특허출원 제13/658,401호의 계속 출원으로, 2011년 4월 21일자로 출원된 미국 특허 가출원 제61/477,820호의 출원일에 대한 이익을 주장하며, 그 개시 내용은 본 명세서에 참조로 원용된다. 아래의 일반-소유 출원은 본 명세서에 참조로 포함된다: 모두 2011년 4월 21일에 출원된, 미국 특허 가출원 제61/477,877호, 제61/477,883호, 및 제61/477,967호.
본원은 적층된 마이크로 전자 조립체 및 그러한 조립체를 제조하는 방법에 관한 것이며, 그러한 조립체에 유용한 컴포넌트에 관한 것이다.
반도체 칩은 일반적으로 개별적이고, 미리 패키징된 유닛으로 제공된다. 표준 칩은 칩의 내부 회로에 접속되는 접촉부를 구비하는 대형 전면을 갖는 평판의 직사각형 몸체를 포함한다. 각 개별 칩은 전형적으로 패키지에 탑재되고, 차례로 회로패널 예컨대 인쇄 회로 기판 상에 탑재되고 칩의 접촉부를 회로 패널의 컨덕터에 접속한다. 다수의 종래 설계에서, 칩 패키지는 칩 그 자체의 영역보다 비교적 큰 회로 패널의 영역을 차지한다.
전면을 갖는 평면 칩을 참조하여 본 명세서에 사용된 것처럼, "칩의 영역"은 전면의 영역을 참조하여 이해되어야 한다. "플립 칩" 설계에서, 칩의 전면은 패키지 기판의 면에 대면하며(confront), 즉, 칩 캐리어 및 칩 상의 접촉부는 숄더 볼 또는 다른 접속 소자에 의해 칩 캐리어의 접촉부에 직접 본딩된다. 차례로, 칩 캐리어는 칩의 전면 위에 놓이는 단자를 통해 회로 패널에 본딩될 수 있다. "플립 칩" 설계는 비교적 조밀한 배열을 제공하며; 각 칩은, 예컨대 그 공개 내용이 원용으로 포함되는, 공통으로 할당된 미국특허 제5,148,265호; 제5,148,266호; 및　제5,679,977호의 특정 실시예에서 공개된 것처럼, 칩의 전면의 영역과 동일하거나 조금 더 큰 회로 패널의 영역을 차지한다.
특정의 획기적인 탑재 기술이 종래의 플립-칩 본딩의 기술에 접근하거나 동일한 조밀함을 제안한다. 칩 그 자체의 영역과 동일하거나 조금 더 큰 회로 패널의 영역에 단일 칩을 수용할 수 있는 패키지가 일반적으로 "칩-크기의 패키지(chip-sized package)"로 지칭된다.
마이크로전자 어셈블리에 의해 차지하는 회로 패널의 평면 영역을 최소화할 뿐만 아니라, 회로 패널의 평면에 수직인 높이 또는 치수가 낮은 전체 높이 또는 치수를 제시하는 칩 패키지를 생산하는 것이 바람직하다. 그러한 얇은 마이크로전자 패키지는 이웃하는 구조에 아주 근접해서 내부에 탑재되는 패키지로 인해, 회로 패널을 포함하는 제품의 전체 크기를 줄이는 회로 패널의 배치를 허용한다.
단일 패키지 또는 모듈에 복수의 칩을 제공하기 위해 다양한 제안이 개선되어 왔다. 종래의 "멀티-칩 모듈"에서, 칩은 단일 패키지 기판 상에 사이드 바이 사이드형(side-by-side)으로 탑재되며, 차례로 회로 패널에 탑재될 수 있다. 이 방법은 칩에 의해 차지하는 회로 패널의 총 영역의 제한된 감소만 제안한다. 총 영역은 모듈 내의 개별의 칩의 전체 표면 영역보다 여전히 더 크다.
또한, "적층" 배열, 예컨대 하나의 칩의 상부 상에 또 다른 칩을 위치시키는 복수의 칩에 대한 배열의 패키지 복수 칩이 또한 제안되어 왔다. 적층 배열에서, 몇몇의 칩은 칩의 전체 영역보다 작은 회로 패널의 영역에 탑재될 수 있다. 예컨대, 참조로 본원에 또한 포함되는 개시 내용인 전술한 미국특허번호 제5,679,977호, 미국특허번호 제5,148,265호, 및 미국특허번호 제5,347,159호의 특정 실시예에 개시된 바와 같이, 특정 적층 칩 배열이 개시된다. 참조로 본원에 포함되는 미국특허번호 제4,941,033호는 또 다른 칩의 상부 상에 적층되고, 칩과 연관된 소위 "배선 필름(wiring film)" 상의 반도체에 의해 서로 상호접속된 칩들의 배열을 개시한다.
멀티-칩 패키지로 제조되어 온 개선점에도 불구하고, 그러한 패키지의 크기를 최소화하고 성능을 향상시키기 위한 개선에 대한 필요성이 여전히 존재한다. 본 발명의 이러한 속성은 이하 기재될 마이크로전자 조립체의 구성에 의하여 달성된다.
본원의 측면에 따르면, 마이크전자 패키지는 대향하는 제1 및 제2 면을 갖는 기판, 및 상기 기판의 제1 면을 마주보는 전면을 갖는 제1 및 제 마이크로전자 소자를 포함할 수 있다. 기판은 제1 면에 복수의 표면 접촉부를 포함하고, 마이크로전자 패키지를 패키지 외부에 있는 하나 이상의 컴포넌트로 접속하기 위해 구성되는 제2 면에 있는 복수의 단자를 포함할 수 있다. 각 마이크로전자 소자는 그것의 전면에 복수의 소자 접촉부를 포함할 수 있다. 각 마이크로전자 소자의 소자 접촉부는 기판 접촉부들 중 대응하는 기판 접촉부와 연결될 수 있다. 제2 마이크로전자 소자의 전면은 제1 마이크로전자 소자의 후면 위에 부분적으로 놓일 수 있고, 거기에 부착될 수 있다. 제1 마이크로전자 소자의 소자 접촉부는 영역 어레이 내에 배열되고, 기판 접촉부의 제1 세트와 본딩되는 플립-칩이다. 제2 마이크로전자 소자의 소자 접촉부는 전도성 매스(conductive mass)에 의해 기판 접촉부의 제2 세트와 연결될 수 있다.
특정 실시예에서, 제2 마이크로전자 소자의 소자 접촉부는 제1 마이크로전자 소자의 측면 에지를 지나 돌출될 수 있다. 일 구현예에서, 제1 및 제2 마이크로전자 소자 중 적어도 하나는 메모리 저장 소자를 포함할 수 있다. 일례의 구현예에서, 마이크로전자 패키지는 또한 적어도 일부의 기판 접촉부로부터 단자로 연장되는 복수의 리드를 포함할 수 있다. 리드는 제1 및 제2 마이크로전자 소자 중 적어도 하나 내의 메모리 저장 소자를 어드레싱하도록(address) 사용가능한 어드레스 신호를 전달하도록 사용될 수 있다. 일 실시예에서, 적어도 일부의 단자는 각 단자와 제1 및 제2 마이크로전자 소자 각각 사이의 기준 전위(reference potential) 또는 신호 중 적어도 하나를 수행하도록 사용가능할 수 있다.
일 구현예에서, 마이크로전자 패키지는 복수의 제3 마이크로전자 소자를 포함하며, 각 제3 마이크로전자 소자는 기판에 전기적으로 접속된다. 특정 실시예에서, 복수의 제3 마이크로전자 소자는 적층 구성으로 배열될 수 있고, 각각의 제3 마이크로전자 소자는 인접하는 하나의 제3 마이크로전자 소자의 전면이나 후면을 대면하는 전면이나 후면을 가진다. 일 구현예에서, 복수의 제3 마이크로전자 소자는 평면 구성으로 배열될 수 있고, 각각의 제3 마이크로전자 소자는 인접하는 하나의 제3 마이크로전자 소자의 주변 표면을 대면하는 주변 표면을 가진다.
일례의 구현예에서, 제2 마이크로전자 소자는 휘발성 RAM을 포함할 수 있고, 제3 마이크로전자 소자는 각각 비휘발성 플래시 메모리를 포함할 수 있으며, 제1 마이크로전자 소자는 외부 컴포넌트와 제2 및 제3 마이크로전자 소자 사이의 데이터의 전송을 주로 제어하도록 구성되는 프로세서를 포함할 수 있다. 일 실시예에서, 제2 마이크로전자 소자는 휘발성 프레임 버퍼 메모리 저장 소자를 포함할 수 있고, 제3 마이크로전자 소자는 각각 비휘발성 플래시 메모리를 포함할 수 있고, 제1 마이크로전자 소자는 그래픽 프로세서를 포함할 수 있다.
특정 구현예에서, 시스템은 위에서 언급된 복수의 마이크로전자 패키지, 회로 패널, 및 프로세서를 포함할 수 있다. 마이크로전자 패키지의 단자는 회로 패널의 패널 접촉부와 전기적으로 접속될 수 있다. 각 마이크로전자 패키지는 클록 사이클에서 병렬인 N개의 데이터 비트를 전송하도록 구성될 수 있다. 프로세서는 클록 사이클에서 병렬인 M개의 데이터 비트를 전송하도록 구성될 수 있으며, M은 N 이상이다. 특정 구현예에서, 시스템은 마이크로전자 패키지에 전기적으로 접속되는 하나 이상의 다른 전자 컴포넌트 및 전술한 마이크로전자 패키지를 포함한다. 일 구현예에서, 시스템은 또한 하우징, 마이크로전자 패키지 및 하우징에 탑재되는 다른 전자 컴포넌트를 포함한다.
본원의 또 다른 측면에 따르면, 모듈이 제1 및 제2 면을 갖는 모듈러 카드, 및 상기 모듈 카드의 제1 면을 마주보는 전면을 갖는 제1 및 제2 마이크로전자 소자를 포함할 수 있다. 모듈 카드는, 모듈이 소켓 내에 삽입되는 경우에 소켓의 대응 접촉부에 짝을 이루는(mate with) 제1 면과 제2 면 중 적어도 하나의 에지에 인접하는 복수의 평행한 노출된 에지 접촉부를 포함한다. 모듈 카드는 제1 면에 복수의 카드 접촉부를 포함한다. 각 마이크로전자 소자는 그것의 전면에 복수의 소자 접촉부를 포함한다. 각 마이크로전자 소자의 소자 접촉부는 대응하는 카드 접촉부와 연결될 수 있다. 제2 마이크로전자 소자의 전면은 제1 마이크로전자 소자의 후면 위에 부분적으로 놓이고 거기에 부착될 수 있다. 제1 마이크로전자 소자의 소자 접촉부는 영역 어레이 내에 배열되고 카드 접촉부의 제1 세트와 본딩되는 플립-칩일 수 있다. 제2 마이크로전자 소자의 소자 접촉부는 전도성 매스에 의해 카드 접촉부의 제2 세트와 연결될 수 있다.
일례의 구현예에서, 제2 마이크로전자 소자의 소자 접촉부는 제1 마이크로전자 소자의 측면 에지를 너머 돌출될 수 있다. 일 실시예에서, 에지 접촉부는 모듈 카드의 제1 또는 제2 면 중 적어도 하나에 노출될 수 있다. 특정 구현예에서, 제1 및 제2 마이크로전자 소자 중 적어도 하나는 메모리 저장 소자를 포함한다. 일 구현예에서, 모듈은 적어도 일부의 카드 접촉부로부터 에지 접촉부로 연장되는 복수의 리드를 포함한다. 리드는 메모리 제1 및 제2 마이크로전자 소자 중 적어도 하나에 저장 소자를 어드레싱하도록 사용될 수 있는 어드레스 신호를 전달하도록 사용될 수 있다. 특정 실시예에서, 적어도 일부의 에지 접촉부는 각각의 에지 접촉부와 제1 및 제2 마이크로전자 소자 각각 사이에 신호 또는 기준 전위 중 적어도 하나를 전달하도록 사용될 수 있다.
특정 실시예에서, 모듈은 또한 복수의 제3 마이크로전자 소자를 포함할 수 있고, 각각의 제3 마이크로전자 소자는 모듈 카드로 전기적으로 접속된다. 일 실시예에서, 복수의 제3 마이크로전자 소자는 적층된 구성으로 배열될 수 있고, 각각의 제3 마이크로전자 소자는 인접한 하나의 제3 마이크로전자 소자의 전면 또는 후면에 대면하는 전면 또는 후면을 가진다. 특정 구현예에서, 복수의 제3 마이크로전자 소자는 평면 구성으로 배열될 수 있고, 각각의 제3 마이크로전자 소자는 인접하는 하나의 제3 마이크로전자 소자의 주변 표면에 대면하는 주면 표면을 가진다.
일 구현예에서, 제2 마이크로전자 소자는 휘발성 RAM을 가질 수 있고, 제3 마이크로전자 소자는 비휘발성 플래시 메모리를 각각 포함할 수 있고, 제1 마이크로전자 소자는 외부의 컴포넌트와 제2 및 제3 마이크로전자 소자 사이의 데이터의 송신을 주로 제어하도록 구성되는 프로세서를 포함할 수 있다. 특정 실시예에서, 제2 마이크로전자 소자는 휘발성 프레임 버퍼 메모리 저장 소자를 포함할 수 있고, 제3 마이크로전자 소자는 비휘발성 플래시 메모리를 각각 포함할 수 있고, 제1 마이크로전자 소자는 그래픽 프로세서를 포함할 수 있다.
일례의 구현예에서, 시스템은 전술한 것처럼 복수의 모듈, 회로 패널, 및 프로세서를 포함한다. 모듈의 노출된 접촉부는 회로 패널과 전기적으로 접속되는 짝을 이루는 소켓으로 삽입될 수 있다. 각 모듈은 클록 사이클 내에 병렬인 N개의 데이터 비트를 송신하도록 구성될 수 있다. 프로세서는 클록 사이클 내에 병렬인 M 개의 데이터 비트를 송신하도록 구성될 수 있고, M은 N 이상이다. 일 실시예에서, 시스템은 전술한 모듈 및 모듈에 전기적으로 접속되는 하나 이상의 다른 전자 컴포넌트를 포함할 수 있다. 특정 구현예에서, 시스템은 또한 하우징, 상기 모듈 및 상기 하우징에 탑재되는 다른 전자 컴포넌트를 포함할 수 있다.
도 1a는 본원의 구현예에 따른 적층 마이크로전자 조립체의 개략적 단면도이다.
도 1b는 도 1a의 라인 1B-1B를 따르는 도 1a의 적층 조립체의 하부 단면도이다.
도 1c는 도 1b의 라인 1C-1C를 따르는 도 1b의 적층 조립체의 측단면도이다.
도 2는 플립-칩 본딩 마이크로전자 소자를 구비하는 또 다른 구현예에 따른 적층 마이크로전자 조립체의 개략적 단면도이다.
도 3은 대면 마이크로전자 소자를 구비하는 또 다른 구현예에 따른 적층 마이크로전자 조립체의 개략적 단면도이다.
도 4는 두 마이크로전자 소자에 부착된 와이어 본드가 연장되는 모듈 카드 내의 단일 윈도우를 구비하는 또 다른 구현예에 따른 적층 마이크로전자 조립체의 개략 단면도이다.
도 5는 리드 본드를 갖는 또 다른 구현예에 따른 적층 마이크로전자 조립체의 개략적 단면도이다.
도 6은 연장된 숄더 접촉부를 갖는 또 다른 구현예에 따른 적층 마이크로전자 조립체의 개략적 단면도이다.
도 7a는 그것의 에지 가까이에 위치된 접촉부를 갖는 마이크로전자 소자를 구비하는 또 다른 구현예에 따른 적층 마이크로전자 조립체의 개략적 단면도이다.
도 7b는 도 7a의 라인 7B-7B를 따르는, 도 7a의 적층 패키지의 하부 단면도이다.
도 7c는 도 7b의 일부를 위한 접촉부의 대안의 배열을 보여주는 부분도이다.
도 8은 도 1b의 적층 조립체의 하부 단면도의 변형예이며, 여기에는 하나의 마이크로전자 소자가 또 다른 마이크로전자 소자의 중심 접촉부의 로우(row)에 실질적으로 수직으로 배향되는 중심 접촉부의 로우를 갖는다.
도 9a는 리드 프레임을 갖는 또 다른 구현예에 따른 적층 마이크로전자 조립체의 개략적 단면도이다.
도 9b는 도 9a의 라인 9B-9B를 따르는, 도 9a의 적층 조립체의 하부 단면도이다.
도 9c는 도 9b의 라인 9C-9C를 따르는, 도 9b의 적층 조립체의 측면도이다.
도 10a는 캡슐화제(encapsulant) 없이 도시되는, 복수의 적층 마이크로전자 소자를 구비하는 또 다른 구현예에 따른 적층 마이크로전자 조립체의 개략적 상면도이다.
도 10b는 도 10a의 라인 10B-10B를 따르는, 도 10a의 적층 조립체의 측면도이다.
도 10c는 하나의 또 다른 마이크로전자 소자에 인접하는 복수의 마이크로전자 소자를 구비하는 또 다른 구현예에 따른 적층 마이크로전자 조립체의 개략적 상면도이다.
도 11은 하나의 또 다른 모듈 카드에 본딩되는 두 모듈 카드을 포함하는 또 다른 구현예에 따른 적층 마이크로전자 조립체의 개략적 투시도이다.
도 12는 복수의 모듈을 포함하는 일 구현예에 따른 시스템의 개략도이다.
도 13a는 또 다른 구현예에 따른 적층 마이크로전자 패키지의 개략적 단면도이다.
도 13b는 도 13a의 라인 13B-13B에 따르는, 도 1a의 적층 패키지의 하부 단면도이다.
도 14a-14e는 도 13a의 대시 기호로 이루어진 영역(14)에 의해 지시되는 도 13a의 적층 마이크로전자 패키지의 일부의 변형예의 부분 단면도이다.
도 15는 연장된 숄더 접촉부를 포함하는 또 다른 구현예에 따른 적층 마이크로전자 패키지의 개략적 단면도이다.
도 16은 본원의 일 구현예에 따른 시스템의 개략도이다.
도 1a 내지 1c를 참조하면, 본원의 구현예에 따른 모듈(10)은 제1 마이크로전자 소자(20), 제2 마이크로전자 소자(30), 및 노출된 에지 접촉부(50)를 포함하는 모듈 카드(40)를 포함할 수 있다. 제1 캡슐화제(60)는 마이크로전자 소자(20 및 30) 및 모듈 카드(40)의 일부를 덮을 수 있다.
일부 구현예에서, 제1 및 제2 마이크로전자 소자(20 및 30) 중 적어도 하나는 반도체 칩, 웨이퍼 등일 수 있다. 예를 들어, 제1 마이크로전자 소자(20) 및 제2 마이크로전자 소자(30) 중 하나 또는 둘 다 DRAM과 같은 메모리 저장 소자를 포함할 수 있다. 본 명세서에 사용된 것처럼, "메모리 저장 소자"는, 예컨대 전기 인터페이스를 통하여 데이터를 전송하기 위해, 데이터를 저장하고 그로부터 데이터를 검색하도록 사용되는 회로와 함께, 어레이 내에 배열되는 다양한 메모리 셀을 지칭한다. 특정 실시예에서, 모듈(10)은 싱글 인라인 메모리 모듈("SIMM") 또는 듀얼 인라인 메모리 모듈("DIMM") 내에 포함될 수 있다.
제1 마이크로전자 소자(20)는 전면(21), 이로부터 이격되는 후면(22), 및 전면과 후면 사이에 여장되는 측면 에지(23)를 가질 수 있다. 전기 접촉부(24)는 제1 마이크로전자 소자(20)의 전면(21)에 노출된다. 본 명세서에 기재된 것처럼, 제1 마이크로전자 소자(20)의 전기 접촉부(24)는 "칩 접촉부"라 지칭될 수도 있다. 본 개시 내용에 사용된 것처럼, 전기 전도성 소자가 구조의 표면에 "노출된다"는 것은 전기 전도성 소자가 구조의 외부로부터 표면을 향하여 표면에 직각인 방향으로 이동하는 이론적 지점(theoretical point)과 접촉 가능하다는 것을 나타낸다. 따라서, 구조의 표면에 노출되는 단자 또는 다른 전도성 소자는 그러한 표면으로부터 돌출되고; 그러한 표면과 수평을 이루고(flush with); 또는 그러한 표면에 대하여 오목하고(recessed) 구조의 홀(hole) 또는 요철(depression)을 통해 노출될 수 있다. 제1 마이크로전자 소자(20)의 접촉부(24)는 제1 마이크로전자 소자의 중앙 영역(25) 내의 전면(21)에 노출된다. 예컨대, 접촉부(24)는 전면(21)의 중심에 인접한 하나 또는 두 개의 평행 로우로 배열될 수 있다.
제2 마이크로전자 소자(30)는 전면(31), 이로부터 이격된 후면(32), 및 전면과 후면 사이에 연장되는 측면 에지(33)를 포함한다. 전기 접촉부(34)는 제2 마이크로전자 소자(30)의 전면(31)에 노출된다. 본 명세서에 기재된 바와 같이, 제2 마이크로전자 소자(30)의 전기 접촉부(34)는 "칩 접촉부"로도 지칭될 수 있다. 제2 마이크로전자 소자(30)의 접촉부(34)는 제2 마이크로전자 소자의 중앙 영역(35) 내의 전면(31)에 노출된다. 예를 들어, 접촉부(34)는 전면(31)의 중심에 인접한 하나 또는 두 개의 평행 로우로 배열될 수 있다.
도 1a 및 1c에서와 같이, 제1 및 제2 마이크로전자 소자(20 및 30)는 하나의 또 다른 마이크로전자 소자에 대하여 적층될 수 있다. 일부 구현예에서, 제2 마이크로전자 소자(30)의 전면(31) 및 제1 마이크로전자 소자(20)의 후면(22)은 서로 마주볼 수 있다. 제2 마이크로전자 소자(30)의 전면(31)의 적어도 일부가 제1 마이크로전자 소자(20)의 후면(22)의 적어도 일부분 위에 놓일 수 있다. 제2 마이크로전자 소자(30)의 중앙 영역(35)의 적어도 일부가 제1 마이크로전자 소자(20)의 측면 에지(23)를 지나 돌출될 수 있다. 따라서, 제2 마이크로전자 소자(30)의 접촉부(34)는 제1 마이크로전자 소자(20)의 측면 에지(23)를 지나 돌출되는 곳에 위치될 수 있다.
마이크로전자 조립체(10)는 대향하여-마주보는 제1 및 제2 면(41 및 42)을 갖는 모듈 카드(40)를 더 포함할 수 있다. 하나 이상의 전지 전도성 접촉부(44)는 모듈 카드(40)의 제2 면(42)에 노출될 수 있다. 모듈 카드(40)는 하나 이상의 어퍼처 예컨대 제1 어퍼처(45)와 제2 어퍼처(46)를 더 포함할 수 있다. 도 1a 및 1c에서와 같이, 각각의 제1 및 제2 마이크로전자 소자(20, 30)의 전면(21, 31)은 모듈 카드(40)의 제1 면(41)을 마주볼 수 있다.
모듈 카드(40)는 부분적으로 또는 전체적으로 임의의 적합한 유전체로 이루어질 수 있다. 예를 들어, 모듈 카드(40)는 비교적 강성인, 보드형(board-like) 재료 예컨대 Fr-4 또는 Fr-5 보드와 같은 섬유-보강 에폭시의 후층(thick layer)을 포함할 수 있다. 채용되는 재료에 상관없이, 모듈 카드(40)는 유전체의 단일 층 또는 다수 층을 포함할 수 있다. 특정 구현예에서, 모듈 카드(40)는 30 ppm/℃ 미만의 열팽창 계수("CTE")를 갖는 재료로 필수적으로 이루어질 수 있다.
도 1에서, 모듈 카드(40)는 제1 마이크로전자 소자(20)의 측면 에지(23) 및 제2 마이크로전자 소자(30)의 측면 에지(33)를 지나 연장될 수 있다. 모듈 카드(40)의 제1 면(41)은 제1 마이크로전자 소자(20)의 전면(21)과 병치될(juxtaposed) 수 있다.
도 1a 내지 도 1c의 구현예에서, 모듈 카드(40)는 제1 마이크로전자 소자(20)의 중앙 영역(25)과 실질적으로 나란히 정렬된 제1 어퍼처(45) 및 제2 마이크로전자 소자(30)의 중앙 영역(35)과 실질적으로 나란히 정렬된 제2 어퍼처(46)를 포함하며, 이로써 제1 및 제2 어퍼처 각각을 통해 접촉부(24 및 34)로의 접근을 제공한다. 제1 및 제2 어퍼처(45 및 46)는 모듈 카드(40)의 제1 및 제2 면(41 및 42) 사이로 연장될 수 있다. 도 1b에서, 어퍼처(45 및 46)는 제1 및 제2 마이크로전자 소자(20 및 30) 각각의 대응하는 칩 접촉부(24 및 34)와 정렬될 수 있다.
모듈 카드(40)는 또한 그것의 제2 면(42)에 노출되는 전기 전도성 접촉부(44) 및 접촉부(44) 와 노출된 에지 접촉부(50) 사이에 연장되는 전기 전도성 트레이스(55)를 또한 포함할 수 있다. 전기 전도성 트레이스(55)는 접촉부(44)를 노출된 에지 접촉부(50)에 전기적으로 결합한다. 특정 구현에에서, 접촉부(44)는 각각의 하나의 트레이스(55)의 단부일 수 있다.
특정 구현예에서, 모듈 카드(40)는 모듈(10)이 소켓에 삽입되는 경우 소켓의 대응하는 접촉부(도　12에 도시됨)에 짝을 이루는 제1 및 제2 면(41, 42) 중 적어도 하나의 삽입 에지(43)에 인접한 복수의 평행인 노출된 에지 접촉부(50)를 가질 수 있다. 도　1b에서, 삽입 에지(43)는 각각의 어퍼처(45 및 46)가 모듈 카드(40)의 삽입 에지로부터 먼 방향으로 연장하는 장치수(long dimension) L을 가지도록 위치할 수 있다. 에지 접촉부(50)의 일부 또는 전부가 모듈 카드(40)의 제1 또는 제2 면(41, 42) 중 하나 또는 둘 다에 노출될 수 있다.
노출된 에지 접촉부(50) 및 삽입 에지(43)는 시스템의 다른 커넥터의 대응하는 소켓(도 12)으로의 삽입을 위해 크기가 조절될 수 있고, 이로써 마더보드 상에 제공될 수 있다. 이러한 노출된 에지 접촉부(50)는 소켓 커넥터 내의 복수의 대응하는 스프링 접촉부(도 12)와 짝을 이루기에 적합할 것이다. 그러한 스프링 접촉부는 노출된 에지 접촉부(50) 중 대응하는 에지 접촉부와 짝을 이루기 위해 각각의 슬롯의 단일 측면 또는 다수의 측면 상에 위치될 수 있다. 일 실시예에서, 에지 접촉부(50)의 적어도 일부는 각각의 에지 접촉부 및 제1 및 제2 마이크로전자 소자(20, 30) 각각 사이에 신호 또는 기준 전위 중 적어도 하나를 전달하는데 사용될 수 있다.
도 1a 내지 1c에서, 전기 접속부 또는 리드(70)는 제1 마이크로전자 소자(20)의 접촉부(24)와 제2 마이크로전자 소자(30)의 접촉부(34)를 노출된 에지 접촉부(50)로 전기적으로 연결할 수 있다. 리드(70)는 와이어 본드(71 및 72) 및 전도성 트레이스(55)를 포함한다. 일 구현예에서, 리드(70)는 각각의 마이크로전자 소자(20, 30)를 모듈 카드(40)와 전기적으로 연결하도록 고려될 수 있다. 특정 실시예에서, 리드(70)는 제1 및 제2 마이크로전자 소자(20, 30) 중 적어도 하나 내의 메모리 저장 소자를 어드레싱하도록 사용될 수 있는 어드레스 신호를 전달하는데 사용될 수 있다.
본 명세서에서, "리드"는 두 전기 전도성 소자 사이에 연장되는 전기 접속부의 일부 또는 전체이며, 예컨대 리드(70)는 와이어 본드(71) 및 제1 마이크로전자 소자(20)의 접촉부(24) 중 하나로부터 제1 어퍼처(45)를 통해 노출된 에지 접촉부(50) 중 하나로 연장되는 전도성 트레이스(55)를 포함한다.
일 실시예에서, 모듈(10)은 제1 및 제2 마이크로전자 소자(20 및 30) 중 적어도 하나의 칩 접촉부(24 및 34)로부터 노출된 에지 접촉부(50)로의 어퍼처(45 및 46) 내에 연장하는 복수의 리드(70)를 포함할 수 있다. 특정 구현예에서, 리드(70)는 모듈 카드(40) 상의 전도성 트레이스(55), 및 상기 전도성 트레이스로부터 제1 및 제2 마이크로전자 소자(20, 30) 중 적어도 하나의 칩 접촉부(24, 34)로 연장되는 와이어 본드(71, 72)를 포함할 수 있다.
도 1b에서, 리드(70)의 전도성 트레이스(55)는 모듈 카드(40)의 제2 면(42)를 따라 연장될 수 있다. 특정 실시예에서, 리드(70)의 전도성 트레이스(55)는 모듈 카드(40)의 제1 면(41)을 따라 연장할 수 있고, 리드의 전도성 트레이스는 모듈 카드의 제1 및 제2 면(41, 42) 둘 다를 따라 연장할 수 있다. 전도성 트레이스(55)의 일부는 각각의 접촉부(24 및 34)로부터 노출된 에지 접촉부(50)로의 어퍼처(45 및 46)의 장치수 L에 대략 평행인 방향으로 모듈 카드(40)의 표면(41 또는 42)을 따라 연장될 수 있다. 특정 구현예에서, 전도성 트레이스(55)는 각각의 접촉부(24 및 34)와 노출된 에지 접촉부(50) 사이의 리드(70)의 길이가 최소화될 수 있도록 모듈 카드(40)의 표면(41 또는 42)를 따르는 패턴으로 배열될 수 있다.
각각의 와이어 본드(71 및 72)는 제1 또는 제2 어퍼처(45 또는 46) 각각을 통해 연장할 수 있고 각각의 접촉부(24 또는 34)를 모듈 카드(40)의 대응하는 접촉부(44)와 전기적으로 결합할 수 있다. 와이어 본드(71 및 72) 형성 공정은 전도성 접촉부(24, 34)를 모듈 카드(40)의 대응하는 전도성 접촉부(44)에 전기적으로 접속하기 위하여 어퍼처(45, 46)를 통하여 본딩 툴을 삽입하는 단계를 포함할 수 있다.
특정 구현예에서, 각각의 와이어 본드(71 및 72)는 서로 실질적으로 평행하게 배향하는 복수의 와이어 본드를 포함하는 다중 와이어 본드일 수 있다. 그러한 다중 와이어 본드 구조는 복수의 와이어 본드(71 또는 72)를 포함하여, 접촉부(24 또는 34)와 모듈 카드(40)의 대응하는 접촉부(44) 사이의 전기적 평행 전도성 경로를 제공할 수 있다.
스페이서(12)는 제2 마이크로전자 소자(30)의 전면(31)과 모듈 카드(40)의 제1 면(41)의 일부 사이에 위치될 수 있다. 그러한 스페이서(12)는 예컨대 유전체 예컨대 실리콘 디옥사이드, 반도체 재료 예컨대 실리콘, 또는 하나 이상의 접착층으로 이루어질 수 있다. 스페이서(12)가 접착제를 포함하면, 접착제는 제2 마이크로전자 소자(30)를 모듈 카드(40)로 연결할 수 있다. 일 구현예에서, 스페이서(12)는 전면과 후면(21, 22) 사이의 제1 마이크로전자 소자(20)의 두께 T2와 실질적으로 동일한 모듈 카드(40)의 제1 면(41)에 실질적으로 직각인 수직 방향의 두께 T1를 가질 수 있다.
특정 구현예에서, 스페이서(12)는 모듈 카드(40)의 제1 면(41)에 마주보는 표면을 갖는 버퍼링 칩에 의해 대체될 수 있다. 일 실시예에서, 그러한 버퍼링 칩은 모듈 카드(40)의 제1 면(41)에 노출되는 접촉부에 본딩되는 플립-칩일 수 있다. 그러한 버퍼링 칩은 모듈(10)의 외부에 있는 컴포넌트에 대하여 각각의 마이크로전자 소자(20 및 30)을 위한 임피던스 분리 제공에 조력하도록 구성될 수 있다.
하나 이상의 접착층(14)은 제1 마이크로전자 소자(20)와 모듈 카드(40) 사이, 제1 마이크로전자 소자와 제2 마이크로전자 소자(20 및 30) 사이, 제2 마이크로전자 소자(30)와 스페이서(12) 사이, 및 스페이서(12)와 모듈 카드(40) 사이에 위치될 수 있다. 그러한 접착층(14)은 전술한 모듈(10)의 컴포넌트들을 서로 본딩하기 위한 접착제를 포함할 수 있다. 특정 구현예에서, 하나 이상의 접착층(14)은 모듈 카드(40)의 제1 면(41)와 제1 마이크로전자 소자(20)의 전면(21) 사이에 연장될 수 있다. 일 구현예에서, 하나 이상의 접착층(14)은 제2 마이크로전자 소자(30)의 전면(31)의 적어도 일부를 제1 마이크로전자 소자(20)의 후면(22)의 적어도 일부에 부착할 수 있다.
일 실시예에서, 각각의 접착층(14)은 부분적으로 또는 전체적으로 다이 부착 접착제로 이루어질 수 있고, 실리콘 엘라스토머와 같은 낮은 탄성 계수 재료로 이루어질 수 있다. 일 구현예에서, 다이 부착 접착제는 컴플라이언스할(compliant) 수 있다. 또 다른 실시예에서, 두 마이크로전자 소자(20 및 30)가 동일한 재료로 형성된 종래의 반도체 칩이라면 각 접착층(14)이 높은 탄성 계수 접착제 또는 숄더의 박층으로 전체적으로 또는 부분적으로 이루어질 수 있으며, 이것은 마이크로전자 소자들이 온도 변화에 대응하여 동일하게 팽창하고 수축하려는 경향이 있을 것이기 때문이다. 채용되는 재료에 상관없이, 각 접착층(14)은 내부에 단일층 또는 다수층을 포함할 수 있다. 특정 구현예에서, 스페이서(12)는 접착제로 이루어지고, 스페이서(12)와 제2 마이크로전자 소자(30) 사이에 위치한 접착층(14) 및 모듈 카드(40)가 생략될 수 있다.
모듈(10)은 또한 제1 캡슐화제(60) 및 제2 캡슐화제(65)를 포함할 수 있다. 제1 캡슐화제(60)는 예컨대 각각의 제2 마이크로전자 소자(20 및 30)의 후면(22 및 32) 및 모듈 카드(40)의 제1 면(41)의 일부를 덮을 수 있다. 특정 구현예에서, 제1 캡슐화제(60)는 오버몰드(overmold)일 수 있다. 하나 이상의 제2 캡슐화제(65)는 각각의 어퍼처(45 및 46) 내에 연장되는 각각의 마이크로전자 소자(20 및 30)의 전면(21 및 31)의 일부, 모듈 카드(40)의 제2 면(42)의 일부, 접촉부(24, 34, 및 44), 및 각각의 접촉부(24 및 34)와 대응하는 접촉부(44) 사이에 연장되는 와이어 본드(71 및 72)를 덮을 수 있다. 특정 구현예에서, 제2 캡슐화제(65)는 접촉부(24 및 34)와 모듈 카드(40) 사이에 연장되는 리드(70)의 일부를 덮을 수 있다.
특정 구현예에 따른 공정에서, 제1 캡슐화제(60)는 각각의 제1 및 제2 마이크로전자 소자(20 및 30)의 후면(22 및 32)에 그리고 모듈 카드(40)의 제1 면(41)에 삽입될 수 있다. 일 실시예에 따른 공정에서, 제2 캡슐화제(65)는 제1 및 제2 어퍼처(45, 46)로 삽입되어, 칩 접촉부(24, 34)와 모듈 카드(40) 사이의 리드(70)의 일부가 제2 캡슐화제로 덮힐 수 있다.
도 2는 도 1a 내지 1c를 참조하여 위에서 전술한 구현예의 변형예를 도시한다. 이 변형예에서, 제1 마이크로전자 소자(220)가 모듈 카드의 제2 면에 와이어-본딩되기 보다, 모듈 카드(240)의 제1 면(241)에 본딩되는 플립-칩이라는 것을 제외하고, 모듈(210)은 전술한 모듈(10)과 동일하다.
전도성 접촉부(224)는 제1 마이크로전자 소자(220)의 전면(221)에 노출된다. 전도성 접촉부 또는 칩 접촉부(224)는 모듈 카드(240)의 제1 면(241)에 노출되는 전도성 접촉부(247)에, 예컨대 전도성 매스(273)에 의해, 전기적으로 접속될 수 있다. 전도성 매스(273)는 비교적 낮은 용융 온도를 갖는 가용성 금속, 예컨대 숄더, 틴(tin), 또는 복수의 금속을 포함하는 공융 혼합물을 포함할 수 있다. 대안으로, 전도성 매스(273)는 습윤성(wettable) 금속, 예, 구리 또는 다른 귀금속, 또는 숄더나 또 다른 가용성 금속보다 큰 용융 온도를 갖는 비-습윤성 금속을 포함할 수 있다. 특정 구현예에서, 전도성 매스(273)는 매질에 산재되는(interspersed) 전도성 재료, 예, 전도성 페이스트, 예, 금속-충진 페이스트, 숄더-충진 페이스트 또는 등방성 전도성 접착제 또는 이방성 전도성 접착제를 포함할 수 있다.
전도성 트레이스(도 2에 도시되지 않음)는 도 1b 및 1c에 도시된 삽입 에지(43)와 같이 모듈 카드의 삽입 에지에서 전도성 접촉부(247)로부터 모듈 카드(240)의 제1 면(241)을 따라 노출된 에지 접촉부로 연장될 수 있다. 전술한 모듈(10)처럼, 제2 마이크로전자 소자(230)의 칩 접촉부(234)는 모듈 카드의 어퍼처(246)를 통해 연장되는 와이어 본드(272)에 의해 모듈 카드(240)의 대응하는 전도성 접촉부(244)에 전기적으로 접속될 수 있다. 전도성 트레이스는 또한 도 1b 및 1c의 삽입 에지(43)와 같이 모듈 카드의 삽입 에지에서 전도성 접촉부(244)로부터 모듈 카드(240)의 제2 면(242)을 따라 노출된 에지 접촉부로 연장될 수 있다.
도 3은 도 1a 내지 도 1c를 참조하여 전술한 구현예의 또 다른 변형예를 도시한다. 이 변형예에서, 제1 마이크로전자 소자(320)가 모듈 카드(340)의 제1 면(341)에 마주보는 그것의 후면(322) 및 제2 마이크로전자 소자(330)의 전면(331)의 적어도 일부 위에 부분적으로 놓이고 마주보는 그것의 전면(321)의 적어도 일부로 위치한다는 것을 제외하고, 모듈(310)은 전술한 모듈(10)과 동일하다. 제1 마이크로전자 소자(320)의 후면(322)은 도 1a 및 1c의 접착층(14)과 같은 하나 이상의 접착층에 의해 모듈 카드(340)의 제1 면(341)에 부착될 수 있다. 전도성 접촉부(324a 및 324b)(집합하여 전도성 접촉부(324))는 제1 마이크로전자 소자(320)의 전면(321)에 노출될 수 있다. 제1 마이크로전자 소자(320)의 칩 접촉부(324)는 전도성 접촉부(324a 및/또는 324b)의 임의의 구성을 포함할 수 있다.
제1 마이크로전자 소자(320)의 전도성 접촉부(324a)는 제1 마이크로전자 소자의 중앙 영역(325) 내의 전면(321)에 노출될 수 있다. 예를 들어, 접촉부(324a)는 전면(321)의 중심에 인접한 하나 또는 두 개의 평행 로우로 배열될 수 있다. 전도성 접촉부(324a)는 모듈 카드(340)의 제1 면(341)에 노출되는 전도성 접촉부(347)에, 예컨대 와이어 본드(371a)에 의해, 전기적으로 접속될 수 있다.
제1 마이크로전자 소자(320)의 전도성 접촉부(324b)는 제1 마이크로전자 소자의 측면 에지(323)에 가까운 전면(321)에 노출될 수 있다. 예를 들어, 접촉부(324b)는 제1 마이크로전자 소자(320)의 측면 에지(323)에 인접하는 하나 또는 두 개의 평행 로우로 배열될 수 있다. 전도성 접촉부(324b)는 모듈 카드(340)의 제1 면(341)에 노출되는 전도성 접촉부(347)로, 예컨대 와이어 본드(371b)에 의해, 전기적으로 접속될 수 있다.
도 2와 유사하게, 전도성 트레이스(도 3에 도시되지 않음)는 도 1b 및 1c의 삽입 에지(43)과 같은 모듈 카드의 삽입 에지에서 전도성 접촉부(347 및 344)로부터 모듈 카드(340)의 각각의 제1 및 제2 면(341, 342)을 따라 노출된 에지 접촉부로 연장될 수 있다.
도 3의 구현예가 와이어 본드(372)에 의해 모듈 카드(340)와 전기적으로 접속하는 제2 마이크로전자 소자(330)를 도시한다 할지라도, 다른 구현예에서, 제2 마이크로전자 소자는, 예컨대 리드 본드(도 9에 도시됨) 또는 숄더로 플립-칩 본딩(도 6 및 7에 도시됨)을 포함하는 다양한 다른 방법으로 모듈 카드에 전기적으로 접속할 수 있다.
도 4는 도 1a 내지 1c를 참조하여 전술한 구현예의 또 다른 변형예를 도시한다. 이 변형예에서, 제1 및 제2 마이크로전자 소자(410 및 420)가 모듈 카드의 각각의 분리된 어퍼처를 통해 연장되는 와이어 본드에 의해 모듈 카드에 전기적으로 접속되는 각각의 마이크로전자 소자를 가진다기 보다, 모듈 카드의 제1 면과 제2 면(441, 442) 사이에 연장되는 공통 어퍼처(446)를 통해 연장되는 각각의 와이어 본드(471 및 472)에 의해 모듈 카드(440)에 전기적으로 접속된다는 것을 제외하고, 모듈(410)은 전술한 모듈(10)과 동일하다.
도 4에서, 제1 마이크로전자 소자(420)의 전도성 접촉부(424)는 제1 마이크로전자 소자의 측면 에지(423)에 가까운 전면(421)에 노출될 수 있다. 예를 들어, 접촉부(424)는 제1 마이크로전자 소자(420)의 측면 에지(423)에 인접하는 로우로 배열될 수 있다. 전도성 접촉부(424)는 모듈 카드(440)의 제2 면(442)에 노출된 전도성 접촉부(444)로, 와이어 본드(471)에 의해, 전기적으로 접속될 수 있다.
제2 마이크로전자 소자(430)의 전도성 접촉부(434)는 제2 마이크로전자 소자의 중앙 영역(435) 내의 전면(431)에 노출될 수 있다. 예를 들어, 접촉부(434)는 전면(431)의 대략 중심에 로우로 배열될 수 있다. 전도성 접촉부(434)는 모듈 카드(440)의 제2 면(442)에 노출된 전도성 접촉부(444)에, 예컨대 와이어 본드(472)에 의해, 전기적으로 접속될 수 있다.
도 4의 구현예에서, 모듈(410)은 하나의 제2 캡슐화제(465)를 포함할 수 있다. 예를 들어, 제2 캡슐화제(65)는 하나의 공통 어퍼처(446) 내에 노출되는 각각의 마이크로전자 소자(420 및 430)의 전면(421 및 431)의 일부, 모듈 카드(440)의 제2 면(442)의 일부, 접촉부(424, 434 및 444), 및 각각의 접촉부(424 및 434)와 대응하는 접촉부(444) 사이에 연장되는 와이어 본드(471 및 472)를 덮을 수 있다.
도 5는 도 1a 내지 1c를 참조하여 전술한 구현예의 또 다른 변형예를 도시한다. 이 변형예에서, 제1 마이크로전자 소자(520)가 모듈 카드(540)의 제1 면(541)에 본딩되는 플립-칩이고(도 2와 동일한 방식임), 제2 마이크로전자 소자(530)가 와이어 본드 보다는 전도성 트레이스로부터 칩 접촉부(534)로 연장되는 리드 본드(574a 및 574b)(집합하여 리드 본드(574))에 의해 모듈 카드(540)에 전기적으로 접속된다는 점을 제외하고, 모듈(510)은 전술한 모듈(10)과 동일하다.
도 5에서, 제2 마이크로전자 소자(530)의 전도성 접촉부(534a 및 534b)(집합하여 전도성 접촉부(534))는 제2 마이크로전자 소자의 중앙 영역(535) 내의 전면(531)에 노출될 수 있다. 예를 들어, 접촉부(534)는 전면(531)의 중심에 인접한 하나 또는 두 개의 평행 로우로 배열될 수 있다. 몇몇의 전도성 접촉부(534a)는 모듈 카드(540)의 제2 면(542)에 노출되는 전도성 접촉부(544)에, 예컨대 리드 본드(574a)에 의해, 전기적으로 접속할 수 있다. 전도성 접촉부(534b) 중 다른 접촉부는 모듈 카드(540)의 제1 면(541)에 노출된 전도성 접촉부(547)에, 예컨대 리드 본드(574b)에 의해 전기적으로 접속될 수 있다. 도 5에서, 전도성 접촉부(544 및 547)는 각각의 리드 본드(574a 및 574b)의 전도성 접촉부 일부분일 수 있다.
리드 본드(547)의 형성 공정은 일반적으로 공통 양도된 미국특허 제5,915,752호 및 제5,489,749호에 기재되어 있으며, 그 개시 내용은 본원에 참조로 원용된다. 리드 본딩 공정에서, 각 리드(570)는 대응하는 전도성 접촉부(534)와의 체결로 열초음파 본딩 툴(thermosonic bonding tool)과 같은 툴에 의해 하향으로 위치될 수 있다. 그러한 본딩 툴은 리드(57)를 대응하는 전도성 접촉부(534)에 전기적으로 접속하도록 어퍼처(546)를 통해 삽입될 수 있다. 리드(570)의 파열가능 구역(Frangible section)이 이 공정 동안 부서질 수 있다.
도 6은 도 1a 내지 1c를 참조하여 기재된 구현예의 또 다른 변형예를 도시한다. 이 변형예에서, 제1 마이크로전자 소자(620)가 모듈 카드(640)의 제1 면(641)에 본딩되는 플립-칩이고(도 2와 동일한 방식임), 제2 마이크로전자 소자(630)가 와이어 본드 대신에 제2 마이크로전자 소자의 전도성 접촉부(634)와 모듈 카드의 제1 면에 노출된 전도성 접촉부(647) 사이에 연장되는 전도성 매스(675)에 의해 모듈 카드의 제1 면에 본딩되는 플립-칩이라는 점을 제외하고, 모듈(610)은 전술한 모듈(10)과 동일하다. 특정 구현예에서, 모듈 카드(640)는 도 1a의 어퍼처(45 및 46)와 같이, 그것의 제1 면과 제2 면(641, 642) 사이에 어퍼처를 통해 연장되는 리드가 결여될 수 있다.
전술한 모듈(10)과 유사하게, 제2 마이크로전자 소자(630)의 전도성 접촉부(634)는 제2 마이크로전자 소자의 중앙 영역(635) 내의 전면(631)에 노출될 수 있다. 예를 들어, 접촉부(634)는 전면(631)의 중심에 인접하는 하나 또는 두 개의 평행 로우로 배열될 수 있다.
전도성 매스(675)는 예컨대 연장된 숄더 접속부, 숄더 볼, 또는 전도성 매스(273)를 참조하여 전술한 임의의 다른 재료일 수 있다. 그러한 전도성 매스(675)는 모듈 카드(640)와 제2 마이크로전자 소자(630)를 전기적으로 접속하도록 스페이서(612)와 제1 마이크로전자 소자(620)의 측면 에지(623) 사이의 공간을 통해 연장될 수 있다.
도 7a 및 7b는 도 6을 참조하여 전술한 구현예의 또 다른 변형예를 도시한다. 이 변형예에서, 제2 마이크로전자 소자(730)가, 제2 마이크로전자 소자의 중앙 영역 내의 제2 마이크로전자 소자의 전면에 노출된 전도성 접촉부들 사이에 연장되는 전도성 매스 대신에, 제2 마이크로전자 소자의 측면 에지(733)에 인접하게 위치하는 전도성 접촉부(734)와 모듈 카드의 제1 면에 노출되는 전도성 접촉부(747) 사이에 연장되는 전도성 매스(775)에 의해 본딩되는 플립-칩이라는 점을 제외하고, 모듈(710)은 전술한 모듈(610)과 동일하다.
제1 마이크로전자 소자(720)는 제1 마이크로전자 소자의 전면(721)에 복수의 소자 접촉부(724)를 가질 수 있다. 소자 접촉부(724)는 기판 접촉부(747a)의 제1 세트와 연결될 수 있어서, 소자 접촉부는 기판 접촉부와 본딩되는 플립-칩이다. 도 7b에서, 소자 접촉부(724) 및 기판 접촉부(747a)의 제1 세트가 영역 어레이 구성으로 각각 배열될 수 있다.
특정 실시예에서, 제2 마이크로전자 소자(730)의 전면(731)에 있는 접촉부(734)는 제2 마이크로전자 소자의 측면 에지(733)에 인접하는 컬럼으로 배열될 수 있어서, 접촉부(734)는 제1 마이크로전자 소자(720)의 측면 에지(723)를 지나 돌출될 수 있다. 소자 접촉부(734)는 기판 접촉부(747b)의 제2 세트와 연결될 수 있어서, 소자 접촉부는 기판 접촉부와 본딩되는 플립-칩이다.
접촉부(724, 734 및 747)가 접촉부의 평행한 컬럼으로 배열되도록 도시된다 할지라도, 본원에서 접촉부의 다른 배열이 고려될 수 있다. 예를 들어, 도 7b에는 도시되지 않았지만, 적어도 하나의 접촉부가 인접하는 접촉부의 컬럼들 사이에 위치될 수 있다. 또 다른 실시예에서, 도 7c처럼, 접촉부가 컬럼 축(719)이 그러한 컬럼의 대부분의 접촉부(724)를 통해 연장하는 접촉부의 컬럼, 예컨대 그것에 대하여 중심인 접촉부의 컬럼을 포함할 수 있다. 그러나, 그러한 컬럼에서, 접촉부(724')의 경우처럼, 하나 이상의 접촉부(724)가 컬럼 축(719)에 대하여 중심이 아닐 수 있다. 이 경우에, 그러한 접촉부(들)이 축(719)에 대하여 중심에 있지 않다 할지라도 임의의 다른 컬럼보다 특정 컬럼의 축(719)에 더 가깝기 때문에, 그러한 하나 이상의 접촉부(724')는 특정 컬럼의 일부로 고려된다. 컬럼 축(719)은 컬럼 축에 대하여 중심이 아닌 하나 이상의 이러한 접촉부를 통해 연장될 수 있고, 또는 일부 경우에, 비-중심에 있는 접촉부가 컬럼 축으로부터 멀리 떨어져서 컬럼 축(719)이 이러한 컬럼의 비-중심에 있는 접촉부를 통해 통과할 수도 없을 것이다. 각각의 컬럼의 컬럼 축에 대하여 중심이 아닌 하나의 컬럼 또는 심지어 하나 이상의 컬럼 내에 하나, 몇몇, 또는 다수의 접촉부가 존재할 수 있다.
게다가, 마이크로전자 소자(720, 730) 및 기판(740)은, 접촉부가 링, 다각형 또는 심지어 산란 분포(scattered distribution)와 같은 형상의 배열처럼, 컬럼보다는 그룹화되는 접촉부(724, 734, 및 747)의 배열을 포함하는 것이 가능하다.
일 구현예에서, 전술한 모듈(610)과 유사하게, 모듈 카드(740)는 그것의 제1 면과 제2 면(741, 742) 사이의 어퍼처를 통해 연장되는 리드가 결여되어 있을 수 있다.
도 8은 도 1b를 참조하여 전술한 구현예의 또 다른 변형예를 도시한다. 이 변형예에서, 제1 전도성 소자(820)의 접도성 접촉부(824)의 로우가 제2 전도성 소자(830)의 전도성 접촉부(834)의 로우에 실질적으로 직각일 수 있다는 점을 제외하고, 모듈(810)은 전술한 모듈(10)과 동일하다. 이 구현예에서, 도 1b의 제2 어퍼처(46)와 유사하게, 제2 어퍼처(846)는 모듈 카드(840)의 삽입 에지(843)로부터 먼 방향으로 연장되는 장치수 L을 가질 수 있다. 제1 어퍼처(845)는 모듈 카드(840)의 삽입 에지(843)에 실질적으로 평행한 방향으로 연장되고 제2 어퍼처(846)의 장치수 L에 실질적으로 직각인 장치수 L'을 가질 수 있다.
리드(870)는 도 1b의 전도성 트레이스(55)의 패턴과 동일한 전도성 트레이스(855a)의 패턴을 포함할 수 있다. 리드(870)는 모듈 카드(840)의 제2 기판(842)에 노출된 전도성 접촉부(844b)로부터 노출된 에지 접촉부(850)로 연장된 전도성 트레이스(855b)의 대안의 패턴을 더 포함할 수 있다. 특정 구현예에서, 전도성 트레이스(855b)의 일부분은 제1 어퍼처(845)의 측면 에지(848) 주위로 연장될 수 있다.
도 9는 도 1a 내지 1c를 참조하여 전술한 구현예의 변형예를 도시한다. 이 변형예에서, 제1 및 제2 마이크로전자 소자(920 및 930)가 도 1a의 도듈 카드(40)와 같이 모듈 카드로 탑재되지 않고 리드 프레임(980)으로 탑재되는 점을 제외하고, 모듈(910)은 전술한 모듈(10)과 동일하다. 특정 구현예에서, 제1 및 제2 마이크로전자 소자(920, 930)의 전면(921, 931)은 리드 프레임(980)의 제1 면(981)을 마주보며, 각각의 마이크로전자 소자는 리드 프레임과 전기적으로 접속된다.
리드 프레임 구조의 실시예가 미국특허 제7,176,506호 및 제6,765,287호에 도시되고 기재되며, 그 개시내용은 본 명세서에 참조로 원용된다. 일반적으로 리드 프레임 예컨대 리드 프레임(980)은 전도성 금속, 예컨대 구리의 시트로 형성되는 구조로, 복수의 리드 또는 전도성 트레이스 일부분(985)을 포함하는 시그먼트로 패터닝된다. 일례의 구현예에서, 제1 및 제2 마이크로전자 소자(920, 930) 중 적어도 하나가 리드로 직접 탑재될 수 있고, 리드는 마이크로전자 소자 아래로 연장될 수 있다. 이 구현예에서, 마이크로전자 소자 상의 접촉부(924, 934)는 숄더 볼 등에 의해 각각의 리드로 전기적으로 접속될 수 있다. 리드는 그 후 마이크로전자 소자(920, 930)로 그리고 마이크로전자 소자로부터 전자 신호 전위를 전달하기 위해 다양한 다른 전도성 구조로의 전기적 접속을 형성하도록 사용될 수 있다. 구조의 조립체가 완성되는 경우, 그 위에 캡슐화 층(960)의 형성을 포함할 수 있고, 프레임과 같은 임시 소자(temporary element)(도시되지 않음)가 리드 프레임(980)의 리드로부터 제거될 수 있어서 개별의 리드 또는 전도성 트레이스 일부분(985)을 형성할 수 있다.
제1 마이크로전자 소자(920)는 제1 마이크로전자 소자의 전면(921)과 리드 프레임의 제1 면(981) 사이에 연장되는 하나 이상의 접착층(914)에 의해 리드 프레임(980)에 부착될 수 있다. 그러한 접착층(914)은 도 1a 내지 1c을 참조하여 전술한 접착층(14)과 유사할 수 있다. 스페이서(912)는 스페이스의 전면(913)과 리드 프레임의 제1 면(981) 사이에 연장되는 하나 이상의 접착측(914)으로 리드 프레임(980)에 부착될 수 있다. 제2 마이크로전자 소자(930)의 전면(931)의 적어도 일부는 제1 마이크로전자 소자(920)의 후면(922)과 스페이서(912)의 후면(915) 위에 부분적으로 놓인다. 제2 마이크로전자 소자(930)의 전면(931)은 하나 이상의 접착층(914)에 의해 제1 마이크로전자 소자(920)의 후면(922)과 스페이서(912)의 후면(915)에 부착될 수 있다.
도 9a 내지 9c에서, 전기 접속부 또는 리드(970)가 제1 마이크로전자 소자(920)의 접촉부(924) 및 제2 마이크로전자 소자(930)의 접촉부(934)를 노출된 모듈 접촉부(950)로 전기적으로 접속할 수 있다. 리드(970)는 리드 프레임(980)의 전도성 트레이스 일부분(985) 및 와이어 본드(971 및 972)를 포함할 수 있다. 특정 실시예에서, 리드(970)는 제1 및 제2 마이크로전자 소자(920, 930) 중 적어도 하나 내의 메모리 저장 소자를 어드레싱 하도록 사용될 수 있는 어드레스 신호를 전달하도록 사용될 수 있다.
일 실시예에서, 리드 프레임(980)은 제1 갭(945) 및 리드 프레임의 제1 면(981)과 상기 제1 면에 대향하는 리드 프레임의 제2 면(982) 사이에 연장되는 제2 갭(946)을 형성할 수 있다. 제1 갭(945)은 제1 마이크로전자 소자(920)의 칩 접촉부(924)와 정렬될 수 있어서, 와이어 본드(971)는 칩 접촉부(924)와 리드 프레임의 제2 면(982) 사이로 제1 갭을 통해 연장될 수 있다. 제2 갭(946)은 제2 마이크로전자 소자(930)의 칩 접촉부(934)와 정렬될 수 있어서, 와이어 본드(972)는 칩 접촉부(934)와 리드 프레임의 제2 면(982) 사이에 제2 갭을 통해 연장될 수 있다.
모듈(910)은 또한 제1 및 제2 마이크로전자 소자(20, 30) 및 리드 프레임(980)의 일부분을 덮을 수 있는 캡슐화제(960)를 포함하여, 노출된 모듈 접촉부(950)가 캡슐화제의 삽입부(961)의 저면(962)에 노출될 수 있다. 캡슐화제(960)는 또한 접촉부(924, 934), 및 각각의 접촉부(924 및 934) 리드 프레임(980) 사이에 연장되는 와이어 본드(971 및 972)를 덮을 수 있다. 캡슐화제(960)의 삽입부(961)는 모듈(910)이 소켓에 삽입되는 경우에 대응하는 소켓(도 12에 도시됨)에 짝을 이루기에 적절한 크기와 형상을 가질 수 있다.
특정 구현예에서, 모듈(910)은 모듈(910)이 소켓에 삽입되는 경우에 소켓의 대응하는 접촉부(도 12에 도시됨)와 짝을 이루는 제1 및 제2 면(981, 982) 중 적어도 하나의 삽입 에지(983)에 인접하는 복수의 평행인 노출된 모듈 접촉부(950)를 포함한다. 모듈 접촉부(910) 중 일부 또는 전부는 리드 프레임(980)의 제1 또는 제2 면(981, 982) 중 하나 또는 둘 다에 노출될 수 있다.
도 10a 및 10b는 도 2에 대하여 전술한 구현예의 변형예를 도시한다. 이 변형예에서, 모듈(1010)이 또한 모듈 카드(1040)에 탑재되는 제3 마이크로전자 소자(1090)의 적층을 포함하는 점을 제외하고, 모듈(1010)은 전술한 모듈(210)과 동일하다.
도 2와 유사하게, 제1 마이크로전자 소자(1020)는 모듈 카드(1040)의 제1 면(1041)에 본딩되는 플립-칩이다. 제1 마이크로전자 소자(1020)의 칩 접촉부(1024) 또는 전도성 접촉부는 모듈 카드(1040)의 제1 면(1041)에 노출된 전도성 접촉부(1047)에, 예컨대 전도성 매스(1073)에 의해, 전기적으로 접속될 수 있다. 제2 마이크로전자 소자(1030)의 칩 접촉부(1034) 모듈 카드의 어퍼처(1046)를 통하여 연장되는 와이어 본드(1072)에 의해 모듈 카드(1040)의 대응하는 전도성 접촉부(1044)에 전기적으로 접속될 수 있다. 전도성 트레이스(도 10a 및 10b에 도시되지 않음)는 전도성 접촉부(1044 및 1047)로부터 모듈 카드(1040)의 제1 면(1041) 및/또는 제2 면(1042)을 따라 모듈 카드의 삽입 에지 예컨대 에지(1043)나 에지(1043a)에 있는 노출된 에지 접촉부(1050)로 연장될 수 있다. 도 10b에서, 에지 접촉부(1050)는 제1 면(1041), 제2 면(1042) 또는 둘 다에 노출될 수 있다.
예컨대 도 10b의 두 개의 제3 마이크로전자 소자(1090a 및 1090b)를 포함하여, 적층에서 임의의 수의 제3 마이크로전자 소자(1090)가 존재할 수 있다. 제3 마이크로전자 소자(1090)는 임의의 상호접속 구성에 의해 서로 접속되고 및/또는 에지 접촉부(1050)와 접속될 수 있다. 예를 들어, 하부 제3 마이크로전자 소자(1090a)는 플립-칩 본딩, 와이어 본드, 리드 본드, 또는 다른 상호접속 구성을 통하여 모듈 카드(1040)의 표면에 노출되는 접촉부와 접속될 수 있다. 하나 이상의 상부 제3 마이크로전자 소자(1090b)는 하부 제3 마이크로전자 소자(1090a), 와이어 본드, 리드 본드, 또는 다른 상호접속 구성을 통해 연장되는 전도성 비아(via)를 통하여 모듈 카드(1040)의 접촉부와 접속될 수 있다.
일례의 구현예에서, 모듈(1010)이 고체 메모리 드라이브(solid state memory drive)로서 기능을 구성할 수 있다. 이 실시예에서, 제1 마이크로전자 소자(1020)는 고체 드라이브 제어기와 같은 논리 기능을 수행하도록 주로 구성되는 반도체 칩을 포함할 수 있고, 제2 마이크로전자 소자(1030)는 메모리 저장 소자 예컨대 휘발성 RAM, 예를 들어, DRAM을 포함할 수 있다. 제3 마이크로전자 소자(1090)는 비휘발성 플래시 메모리와 같은 메모리 저장 소자를 각각 포함할 수 있다. 제1 마이크로전자 소자(1020)는 제2 마이크로전자 소자(1030) 및 제3 마이크로전자 소자(1090) 내에 포함되는 메모리 저장 소자로의 데이터, 및 메모리 저장 소자로부터의 데이터의 송신의 통제로부터 시스템(1200)(도 12)과 같은 시스템의 중앙 처리 유닛을 완화시키도록 구성되는 특수 목적 프로세서(special purpose processor)를 포함할 수 있다. 고체 드라이브 제어기를 포함하는 그러한 제1 마이크로전자 소자(1020)는 시스템(1200)과 같은 시스템의 마더보드(예, 도 12의 회로 패널(1202)) 상의 데이터 버스로의 직접적인 메모리 액세스 및 데이터 버스로부터 직접적인 메모리 액세스를 제공할 수 있다.
또 다른 구현예에서, 모듈(1010)은 그래픽 모듈로서의 기능, 예컨대 노트북 퍼스널 컴퓨터의 PCI 익스프레스 슬롯(PCI express slot)에 끼워질 수 있는(plug) 기능으로 구성될 수 있다. 이 실시예에서, 제1 마이크로전자 소자(1020)는 그래픽 프로세서처럼, 논리 기능을 수행하도록 주로 구성되는 반도체 칩을 포함할 수 있고, 제2 마이크로전자 소자(1030)는 계산 그래픽 렌더링(computational graphics rendering)을 위해 휘발성 프레임 버퍼로서 제공될 수 있는 휘발성 RAM(예, DRAM)와 같은 메모리 저장 소자를 포함할 수 있다. 제3 마이크로전자 소자(1090)는 비휘발성 플래시 메모리와 같은 메모리 저장 소자를 각각 포함할 수 있다.
도 10c는 도 10a 및 10b에 대하여 전술한 구현예의 변형예를 도시한다. 이 변형예에서, 모듈(1010')이 적층 구성 대신에 서로 인접하는 모듈 카드(1040)에 탑재되는 복수의 제3 마이크로전자 소자(1090')를 포함하는 점에서, 모듈(1010')은 전술한 모듈(1010)과 동일하다. 모듈(1010)과 유사하게, 제3 마이크로전자 소자(1090')는 임의의 상호접속 구성, 예컨대 플립-칩 본딩, 와이어 본드, 리드 본드, 또는 다른 상호접속 구성에 의해 모듈 카드(1040)의 표면에 노출되는 접촉부와 접속될 수 있다. 모듈(1010')은 고체 메모리 드라이브 또는 그래픽 모듈과 같은 모듈(1010)과 유사한 일례의 기능을 위하여 사용될 수 있다.
도 11은 전술한 임의의 구현예에 따른 제1 및 제2 모듈(1110a 및 1110b)을 포함하는 컴포넌트(1100), 예컨대 도　1a 내지 1c를 참조하여 기재된 모듈(10)을 도시한다. 제1 및 제2 모듈(1110a, 1110b)은 하나 이상의 층(1165)과 서로 본딩될 수 있어서, 모듈의 각각의 모듈 카드(1140)의 제2 면(1142)이 서로 마주볼 수 있다. 특정 구현예에서, 하나 이상의 층(1165)은 도 1a 및 1b의 제2 캡슐화제(65)와 같은 단일의 공통 캡슐화제일 수 있다. 또 다른 실시예에서, 하나 이상의 층(1165)은 도　1a 내지 1c를 참조하여 기재된 접착층(14)과 유사한, 하나 이상의 접착층일 수 있다.
컴포넌트(1100)는 컴포넌트의 삽입 에지(1143)에 인접한 평행한 노출된 에지 접촉부(1150)들의 하나 이상의 로우를 가질 수 있다. 각각의 제1 및 제2 모듈(1110a, 1110b)은 각각의 모듈 카드(1140)의 제1 면(1141)에 노출된 에지 접촉부(1150)의 로우를 가질 수 있어서, 에지 접촉부는 컴포넌트(1100)가 소켓에 삽입되는 경우에 소켓의 대응하는 접촉부(도 12의 소켓과 유사함)와 짝을 이루기에 적합할 수 있다.
도 1a 내지 10을 참조하여 전술한 모듈과 컴포넌트는 도 12의 시스템(1200)과 같이, 다양한 전자 시스템의 구성에서 이용될 수 있다. 예를 들어, 본원의 추가의 구현예에 따른 시스템(1200)은 다른 전자 컴포넌트(1208 및 1210)와 함께 전술한 복수의 모듈 또는 컴포넌트(1206)를 포함한다.
시스템(1200)은 복수의 소켓(1205)을 포함할 수 있고, 각각의 소켓은 소켓의 하나의 측면 또는 두 측면에 복수의 접촉부(1207)를 포함하여, 각각의 소켓(1205)은 대응하는 노출된 에지 접촉부 또는 대응하는 모듈이나 컴포넌트(1206)의 노출된 모듈 접촉부와 짝을 이루기에 적합할 수 있다. 일례의 시스템(1200)에서, 시스템은 가요성 인쇄 회로 보드과 같은 마더보드(1202) 또는 회로 패널을 포함할 수 있고, 회로 패널은, 모듈이나 컴포넌트(1206)과 서로 상호접속하고, 오직 하나만이 도 12에 도시되어 있는 다수의 컨덕터(1204)를 포함할 수 있다. 그러나, 이것은 단지 일례이며, 모듈이나 컴포넌트(1206) 사이의 전기 접속을 가능하게 하는 임의의 적합한 구조가 사용될 수 있다.
특정 구현예에서, 시스템(1200)은 또한 반도체 칩(1208)과 같은 프로세서를 포함하여, 각 모듈이나 컴포넌트(1206)는 클록 사이클에서 병렬인 N개의 데이터 비트를 송신하도록 구성될 수 있고, 프로세서는 클록 사이클에서 병렬인 M개의 데이터 비트를 송신하도록 구성될 수 있으며, M은 N 이상이다.
예를 들어, 시스템(1200)은 클록 사이클에서 병렬인 32 데이터 비트를 송신하도록 구성되는 프로세서 칩(1208)을 포함할 수 있고, 시스템은 또한 도　1a 내지 1c을 참조하여 기재된 모듈(10)처럼 4개의 모듈(1206)을 포함할 수 있고, 각 모듈(1206)은 클록 사이클에서 병렬인 8 데이터 비트를 송신하도록 구성된다(예, 각 모듈(1206)은 제1 및 제2 마이크로전자 소자를 포함하고, 두 마이크로전자 소자의 각각은 클록 사이클에서 병렬인 4 데이터 비트를 송신하도록 구성된다).
또 다른 실시예에서, 시스템(1200)은 클록 사이클에서 병렬인 64 데이터 비트를 송신하도록 구성되는 프로세서 칩(1208)을 포함하고, 시스템은 또한 도 12를 참조하여 기재된 컴포넌트(1000)와 같이 4개의 모듈(1206)을 포함할 수 있고, 각각의 모듈(1206)은 클록 사이클에서 병렬인 16 데이터 비트를 송신하도록 구성된다(예, 각 모듈(1206)은 제1 및 제2 마이크로전자 소자의 두 세트를 포함할 수 있고, 4개의 마이크로전자 소자의 각각은 클록 사이클에서 병렬인 4 데이터 비트를 송신하도록 구성된다).
도 12의 실시예에서, 컴포넌트(1208)는 반도체 칩이고 컴포넌트(1210)는 디스플레이 스크린이나, 임의의 다른 컴포넌트가 시스템(1200)에 사용될 수 있다. 물론, 정확성을 위해 2개의 추가 컴포넌트(1208 및 1210)만 도 12에 도시된다 할지라도, 시스템(1200)은 임의의 수의 컴포넌트를 포함할 수 있다.
모듈이나 컴포넌트(1206) 및 컴포넌트(1208 및 1210)는 공통 하우징(1201)에 탑재될 수 있고, 개략적으로 파선으로 도시되며, 원하는 회로를 형성하는데 필수적으로 서로 전기적으로 상호접속될 수 있다. 하우징(1201)은 예컨대 휴대 전화 또는 PDA(personal digital assistant)에서 사용되는 유형의 휴대용 하우징으로 도시되며, 스크린(1210)은 하우징의 표면에 노출될 수 있다. 이미징 칩과 같은 감광 소자를 포함하는 구조체(1206)의 구현예에서, 렌즈(1211) 또는 다른 광 디바이스가 또한 광을 구조체에 라우팅하도록 제공될 수 있다. 다시, 도 12의 간략화된 시스템은 단순히 실시예이며, 데스크탑 컴퓨터, 라우터 등의 고정 구조체로 일반적으로 여겨지는 시스템을 포함하는 다른 시스템이 전술한 구조체를 사용하여 이루어질 수 있다.
도 13a 및 13b는 도 7a 및 7b를 참조하여 전술한 구현예의 변형예를 도시한다. 이 변형예에서, 마이크로전자 패키지(1310)가 모듈 카드가 아닌 기판(1340)에 탑재되는 마이크로전자 소자(1320, 1330)를 포함하고, 마이크로전자 패키지(1310)가 에지 접촉부가 아닌 또 다른 컴포넌트와 상호 접속하기 위해 구성된 단자(1350)을 포함하는 점을 제외하고, 마이크로전자 패키지(1310)는 전술한 모듈(710)과 동일하다. 일 구현예에서, 전술한 모듈(71)에 유사하게, 기판(1340)은 기판의 어퍼처를 통해 연장되는 리드가 결여될 수 있다.
제1 마이크로전자 소자(1320)는 기판(1340)의 제1 면(1341)에 마주보는 전면(1321)을 가질 수 있다. 제1 마이크로전자 소자(1320)는 제1 마이크로전자 소자의 전면(1321)에 있는 복수의 소자 접촉부(1324)를 가질 수 있다. 소자 접촉부(1324)는 기판 접촉부(1347a)의 제1 세트와 연결될 수 있어서, 소자 접촉부는 기판 접촉부와 본딩되는 플립-칩이다. 도 13b에서, 소자 접촉부(1324) 및 기판 접촉부(1347a)의 제1 세트는 각각 영역 어레이 구성으로 배열될 수 있다.
제2 마이크로전자 소자(1330)는 기판(1340)의 제1 면(1341)을 마주보는 전면(1331)을 가질 수 있다. 따라서, 제2 마이크로전자 소자(1330)의 전면(1331)은 제1 마이크로전자 소자(1320)의 후면(1322) 위에 부분적으로 놓일 수 있고, 예컨대 접착층(1314)에 의해 거기에 부착될 수 있다.
제2 마이크로전자 소자(1330)는 제2 마이크로전자 소자의 전면(1331)에 있는 복수의 소자 접촉부(1334)를 가질 수 있다. 소자 접촉부(1334)는 기판 접촉부(1347b)의 제2 세트와 연결될 수 있어서, 소자 접촉부는 기판 접촉부와 본딩되는 플립-칩이다. 도 13b에서, 소자 접촉부(1334) 및 기판 접촉부(1347b)의 제1 세트는 각각 컬럼 구성으로 배열될 수 있다.
접촉부(1324, 1334 및 1347)가 접촉부의 평행 컬럼으로 배열되도록 도시되었다 할지라도, 도 7a-7c를 참조하여 전술된 것처럼, 접촉부의 다른 배열이 본원에서 고려될 수 있다.
기판(1340)은 마이크로전자 패키지(1310)를 패키지 외부에 있는 하나 이상의 컴포넌트에 접속하도록 구성된 제2 면(1342)에 있는 복수의 단자(1350)를 더 포함할 수 있다. 전도성 매스(1351)는 단자(1350)의 노출된 표면 상에 위치될 수 있다. 그러한 전도성 매스(1351)는 예컨대 숄더 볼, 또는 전도성 매스(273)를 참조하여 전술한 임의의 다른 재료일 수 있다. 일 실시예에서, 외부 컴포넌트가 도 16을 참조하여 이하 기재될 회로 패널(1602)와 같은 회로 패널일 수 있다.
접촉부(1324 및 1334)는 기판 접촉부(1347a 및 1347b)의 각각의 세트에, 예컨대 각각의 전도성 매스(1373 및 1375)에 의해, 전기적으로 접속될 수 있다. 전도성 매스(1373)는 예컨대 숄더 볼, 또는 전도성 매스(273)를 참조하여 전술한 임의의 다른 재료일 수 있다. 전도성 매스(1375)는 예컨대 연장된 숄더 접속부, 숄더 볼, 또는 전도성 매스(273)를 참조하여 전술한 임의의 다른 재료일 수 있다.
도 14a에서와 같이, 도 13a 및 13b의 구현예의 일 변형예에서, 전도성 매스(1375) 및/또는 전도성 매스(1373)는 전기 전도성 포스트(1475)에 의해 적어도 부분적으로 대체될 수 있다. 전기 전도성 포스트는 제2 마이크로전자 소자의 접촉부(1434)가 노출되는 개구 내에 분배되거나(dispense) 도금되는(plate) 것처럼 증착되는 부분을 포함할 수 있다. 예를 들어, 전도성 포스트(1475)는, 게시 내용이 본 명세서에 참조로 원용되는 미국 특허공개 제2012/0126389호에 기재된 공정을 사용하여, 캡슐화제(1460)를 통해 적어도 부분적으로 연장되는 대응하는 어퍼처(1476) 내에, 금속 또는 다른 전기 전도성 재료, 예, 전도성 매트릭스 재료를 증착함으로써 형성될 수 있다.
또 다른 변형예에서, 도 14b에서와 같이, 포스트는 제2 마이크로전자 소자(1430)의 소자 접촉부(1434)로부터 멀어져서 기판 접촉부(1447b) 중 대응하는 기판 접촉부를 향하여 돌출하는 복수의 원뿔대(frustoconical) 형상 포스트(1477)를 포함할 수 있다. 각각의 포스트(1477)는 실질적으로 강성인 전기 전도성 재료, 예컨대 구리 또는 알루미늄과 같은 금속으로 필수적으로 이루어질 수 있다. 일 구현예에서, 포스트(147)는 접촉부로 부착되는 연속 또는 비연속 금속 시트와 같은 구조를 에칭하여 형성될 수 있다. 전도성 매스(1473)는 포스트(1477)와 기판 접촉부(1447b) 사이에 배치되어 그들 사이의 전기적 접속을 제공할 수 있다. 도 14B에서, 포스트(1477)는 테이퍼상이어서, 각 포스트는 기판 접촉부(1447b)에 인접한 제2 너비보다 큰 소자 접촉부(1434)에 인접한 제1 너비를 가진다.
도 14c를 참조하면, 도 14b의 구현예의 변형예에서, 포스트가 기판 접촉부(1447b)로부터 멀어져서 제2 마이크로전자 소자(1430)의 소자 접촉부(1434) 중 대응하는 소자 접촉부를 향하여 돌출되는 복수의 원뿔대 형상 포스트(1478)을 포함할 수 있다. 전도성 매스(1473)는 포스트(1478)와 소자 접촉부(1434) 사이에 배치되어 그들 사이의 전기적 접속을 제공할 수 있다. 도 14c에서, 포스트(1478)는 테이퍼상이어서, 각각의 포스트가 소자 접촉부(1434)에 인접하는 제2 너비보다 큰 기판 접촉부(1447b)에 인접하는 제1 너비를 가질 수 있다.
도 14d를 참조하면, 또 다른 변형예에서, 적어도 일부의 전도성 매스(1375)는 전기 전도성 포스트(1479a 및 1479b)에 의해 대체될 수 있고, 포스트(1479a)는 제2 마이크로전자 소자(1430)의 소자 접촉부(1434)로부터 기판 접촉부(1447b) 중 대응하는 기판 접촉부를 향하여 연장되며, 포스트(1479b)는 기판 접촉부로부터 포스트(1479a)를 향하여 연장된다. 전도성 매스(1473)는 포스트(1479a 및 1479b) 사이에 배치되어서 그들 사이의 전기적 접속을 제공할 수 있다. 도 14d에서, 포스트(1479a 및 1479b)는 각각 테이퍼상이며, 이로써 각 포스트는 전도성 매스(1473)에 인접한 제2 너비보다 큰 기판 접촉부(1447b) 또는 소자 접촉부(1434)에 인접한 제1 너비를 가진다.
도 14e를 참조하면,도 14b의 구현예의 또 다른 변형예에서, 연장된 숄더 접속부(1480)가 포스트와 기판 접촉부 사이의 전기적 접속을 제공하도록 기판 접촉부(1447b)와 제2 마이크로전자 소자(1430)의 대응하는 소자 접촉부(1434) 사이의 포스트(1477) 주변으로 배치될 수 있다. 도 14b, 14c, 및 14d의 임의의 구현예의 전도성 매스(1473)가 소자 접촉부(1434)와 기판 접촉부(1447b) 사이의 각각의 포스트(1477, 1478, 및 1479) 주위로 연장되는 연장된 숄더 접속부(1480)로 대체될 수 있다.
도 15는 도 6을 참조하여 전술한 구현예의 변형예를 도시한다. 이 변형예에서, 마이크로전자 패키지(1510)는 모듈 카드가 아닌 기판(1540)에 탑재되는 마이크로전자 소자(1520 및 1530)를 포함하고, 마이크로전자 패키지(1510)는 도 6을 참조하여 도시된 구현예처럼 에지 접촉부가 아니라, 또 다른 컴포넌트와 패키지(1510)를 상호접속하기 위한 제2 면(1542)에 노출되는 단자(1550)를 가진다는 점을 제외하고, 마이크로전자 패키지(1510)는 전술한 모듈(610)과 동일하다. 일 구현예에서, 전술한 모듈(610)과 유사하게, 기판(1540)은 기판의 어퍼처를 통해 연장되는 리드가 결여될 수 있다.
전술한 모듈(10)과 유사하게, 제2 마이크로전자 소자(1530)의 전도성 접촉부(1534)는 제2 마이크로전자 소자의 중앙 영역(1535) 내의 전면(1531)에 노출될 수 있다. 예를 들어, 접촉부(1534)는 전면(1531)의 중심에 인접한 하나 또는 두 개의 평행 로우로 배열될 수 있다.
전도성 매스(1575)는 예컨대, 연장된 숄더 접속부, 숄더 볼, 또는 전도성 매스(273)를 참조하여 전술한 임의의 다른 재료일 수 있다. 그러한 전도성 매스(1575)는 제2 마이크로전자 소자(1530)를 기판(1540)과 전기적으로 접속하도록 스페이서(1512)와 제1 마이크로전자 소자(1520)의 측면 에지(1523) 사이의 공간을 통해 연장될 수 있다.
도 15의 전도성 매스(1575)는 도 14a-14e에 도시된 소자 접촉부(1534)와 기판 접촉부(1547b) 사이의 임의의 대안의 접속에 의해 대체될 수 있다.
도 13a 내지 15를 참조하여 전술된 임의의 마이크로전자 패키지는 추가 마이크로전자 소자, 예컨대 도 10a 및 10b의 제3 마이크로전자 소자(1090a 및 1090b)(집합하여 제3 마이크로전자 소자(1090)) 및 도 10c의 제3 마이크로전자 소자(1090')를 포함할 수 있다.
특정 구현예에서, 도 10b의 마이크로전자 소자의 배열과 유사한 구성으로, 마이크로전자 패키지(1310)(또는 1510)는 기판(1340)의 제1 면(1341)에 탑재되는 제3 마이크로전자 소자(1090)의 적층을 포함할 수 있다. 이 구현예에서, 제3 마이크로전자 소자(1090a 및 1090b)는 기판의 제1 면(1341)에 마주보는 표면을 각각 가질 수 있고, 이 표면은 마이크로전자 소자(1320 및 1330)의 전면(1321 및 1331)이 마주보는 기판의 표면과 동일하다. 제3 마이크로전자 소자(1090)를 포함하는 그러한 기판(1340)은 또한 도 10b의 에지 접촉부 보다는 또 다른 컴포넌트와 상호접속을 위해 구성되는 제2 면(1342)에 있는 단자(1350)를 가진다. 이 구현예에서, 적층에서 임의의 수의 제3 마이크로전자 소자(1090)가 존재할 수 있으며, 예컨대 도 10b의 구현예처럼 두 개의 제3 마이크로전자 소자(1090a 및 1090b)를 포함한다.
일 실시예에서, 마이크로전자 패키지(1310)(또는 1510)는 도 10c의 마이크로전자 소자의 배열과 유사한 구성에서, 적층된 구성이라기 보다는 서로 인접하는 기판(1340)의 제1 면(1341)으로 탑재된 복수의 제3 마이크로전자 소자(1090')를 포함할 수 있다. 이 구현예에서, 제3 마이크로전자 소자(1090')는 기판의 제1 면(1341)을 마주보는 표면을 각각 가지며, 이 표면은 마이크로전자 소자(1320 및 1330)의 전면(1321 및 1331)이 마주보는 기판의 표면과 동일하다. 제3 마이크로전자 소자(1090')를 포함하는 그러한 기판(1340)은 또한 도 10c의 에지 접촉부가 아닌 또 다른 컴포넌트와 상호접속을 위해 구성된 제2 면(1342)에 있는 단자(1350)를 가진다. 그러한 구현예에서, 임의의 수의 제3 마이크로전자 소자(1090')가 존재할 수 있으며, 예컨대 도 10c의 구현예처럼 4 개의 마이크로전자 소자(1090')를 포함한다.
도 1a 내지 15를 참조하여 전술된 모듈 및 마이크로전자 패키지는 다양한 전자 시스템, 예컨대 도 16의 시스템(1600)의 구성에 사용될 수 있다. 예를 들어, 본원의 추가 구현예에 따른 시스템(1600)은 다른 전자 컴포넌트(1608 및 1610)와 함께 전술된 마이크로전자 패키지(1310)와 같은 하나 이상의 모듈이나 컴포넌트(1606)을 포함한다.
일례의 시스템(1600)에서, 시스템은 회로 패널, 마더보드, 또는 라이저 패널(riser panel)(1692) 예컨대 가요성 인쇄 회로 기판을 포함할 수 있고, 회로 패널은 모듈이나 컴포넌트(1606)과 서로 상호접속하는, 도 16의 하나만 도시된 다수의 컨덕터(1604)를 포함할 수 있다. 그러한 회로 패널(1602)은 시스템(1600)에 포함되는 각각의 마이크로전자 패키지 및/또는 마이크로 조립체로, 그리고 이로부터의 신호를 송신할 수 있다. 그러나, 이것은 단순히 일례이며; 모듈이나 컴포넌트(1608)들 사이의 전기 접속을 이루기 위한 임의의 적합한 구조가 사용될 수 있다.
특정 구현예에서, 시스템(1600)은 반도체 칩(1608)과 같은 프로세서를 또한 포함할 수 있어서, 각 모듈이나 컴포넌트(1606)는 클록 사이클에서 병렬인 N개의 데이터 비트를 송신하도록 구성될 수 있고, 프로세서는 클록 사이클에서 병렬인 M개의 데이터 비트를 송신하도록 구성될 수 있으며, M은 N 이상이다.
도 16의 실시예에서, 컴포넌트(1608)는 반도체 칩이고, 컴포넌트(1610)는 디스플레이 스크린이나, 임의의 다른 컴포넌트가 시스템(1600)에 사용될 수 있다. 물론, 정확성을 위해 두 개의 추가 컴포넌트(1608 및 1610)만 도 16에 도시되어 있다 할지라도, 시스템(1600)은 임의의 수의 그러한 컴포넌트를 포함할 수 있다.
모듈이나 컴포넌트(1606) 및 컴포넌트(1608 및 1610)는 파선으로 개략적으로 도시되는, 공통 하우징(1601)에 탑재될 수 있고, 원하는 회로를 형성하는데 필수적으로 서로 전기적으로 상호접속될 수 있다. 하우징(1601)은 예컨대 휴대 전화 또는 PDA에서 사용되는 유형의 휴대용 하우징으로 도시되며, 스크린(1610)은 하우징의 표면에 노출될 수 있다. 이미징 칩과 같은 감광 소자를 포함하는 구조체(1606)의 구현예에서, 렌즈(1611) 또는 다른 광 디바이스가 또한 광을 구조체에 라우팅하도록 제공될 수 있다. 다시, 도 16의 간략화된 시스템은 단순히 실시예이며, 데스크탑 컴퓨터, 라우터 등의 고정 구조체로 일반적으로 여겨지는 시스템을 포함하는 다른 시스템이 전술한 구조체를 사용하여 이루어질 수 있다.
본원에 따른 모듈이나 컴포넌트, 예컨대 제1 마이크로전자 소자의 표면이 제2 마이크로전자 소자의 후면의 적어도 일부 위에 놓이는, 도 1a 내지 1c를 참조하여 도시된 모듈(10)의 가능한 장점은 특정 노출된 에지 접촉부(예, 노출된 에지 접촉부(50)), 특정 마이크로전자 소자(예, 제1 마이크로전자 소자(20))의 전면에 노출된 특정 전기 접촉부(예, 전기 접촉부(24))를 전기적으로 접속하는 비교적 짧은 리드를 제공할 수 있다는 것이다. 기생 커패시턴스가, 특히 높은 접촉 밀도와 파인 피치(fine pitch)를 가지는 마이크로전자 조립체에서 인접한 리드 사이에 고려될 수 있다. 리드(70)가 비교적 짧은 모듈(10)과 같은 마이크로전자 조립체에서, 기생 커패시턴스는 특히 인접한 리드 사이에서 감소될 수 있다.
전술한 본원에 따른 모듈이나 컴포넌트의 또 다른 가능한 장점은, 예컨대 데이터 입/출력 신호 단자(예, 노출된 에지 접촉부(50))를 제1 및 제2 마이크로전자 소자(20, 30) 각각의 전면에 있는 전기 접촉부(24, 34)와 전기적으로 접속할 수 있는, 리드(70)와 같은 유사한 길이의 리드를 제공할 수 있다는 것이다. 복수의 모듈이나 컴포넌트(1206)를 포함할 수 있는 시스템(1200)과 같은 시스템에서, 비교적 유사-길이 리드(70)를 포함하는 것은 비교적 가깝게 매칭되도록 각 마이크로전자 소자와 노출된 에지 접촉부 사이의 데이터 입/출력 신호를 위한 전파 지연(propagation delay)을 가능하게 한다.
전술한 본원에 따른 모듈이나 컴포넌트의 또 다른 가능한 장점은, 예컨대 공유 클록 신호 단자 및/또는 공유 데이터 스트로브 신호 단자(예, 노출된 에지 접촉부(50))를 각각의 제1 및 제2 마이크로전자 소자(20, 30)의 전면에 있는 전기 접촉부s 24, 34와 전기적으로 접속하는, 리드(70)와 같은 유사한 길이의 리드를 제공할 수 있는 것이다. 데이터 스트로브 신호 단자 또는 클록 신호 단자 또는 둘 다 각각의 마이크로전자 소자(20, 30)로의 동일한 로딩 및 전기적 경로 길이를 실질적으로 가지며, 각각의 마이크로전자 소자로의 경로 길이는 비교적 짧을 수 있다.
전술한 모듈이나 컴포넌트의 일부 또는 전부에서, 제1 또는 제2 마이크로전자 소자 중 하나 이상의 후면은 제조가 완성된 후에 마이크로전자 조립체의 외부 표면에 적어도 부분적으로 노출될 수 있다. 그러므로, 도 1a 내지 1c를 참조하여 전술한 조립체에서, 제1 및 제2 마이크로전자 소자(20, 30)의 후면(22, 32) 중 하나 또는 둘 다는 완성된 모듈(10)에 부분적으로 또는 전부 노출될 수 있다. 제1 캡슐화제(60)와 같은 오버몰드, 또는 다른 캡슐화 또는 패키징 구조체가 접촉되거나 마이크로전자 소자에 인접하게 배치될 수 있다 할지라도, 후면(22, 32)은 부분적으로 또는 전부 노출될 수 있다.
전술한 임의의 구현예에서, 마이크로전자 조립체는 금속, 흑연 또는 임의의 다른 적합한 열전도성 재료로 이루어진 히트 스프레더(heat spreader)를 포함할 수 있다. 일 구현예에서, 히트 스프레더는 제1 마이크로전자 소자에 인접하게 배치되는 금속층을 포함한다. 금속층은 제1 마이크로전자 소자의 후면 상에 노출될 수 있다. 대안으로, 히트 스프레더는 제1 마이크로전자 소자의 적어도 후면을 덮는 캡슐화제 또는 오버몰드를 포함할 수 있다.
본원이 여기에서 특정 구현예를 참조하여 기재된다 할지라도, 이 구현예들이 본원의 원리와 응용을 단지 나타내고 있다고 이해해야 할 것이다. 따라서, 다수의 변경이 도시된 구현예에 가능하며 다른 배열이 첨부된 청구범위에 정의되는 대로 본원의 개념과 범위를 벗어나지 않는 한 고안될 수 있음을 이해해야 할 것이다.
본 명세서에 기재된 다양한 인용항과 특정은 개시된 청구항에 나타나는 것보다 다른 방법으로 조합될 수 있음을 알아야 할 것이다. 또한 개별의 구현예와 관련하여 기재되는 특징은 기재된 구현예들 중 다른 구현예와 공유될 수 있음을 이해해야 할 것이다.
산업상 이용가능성
본원은 이에 제한되지는 않으나 마이크로전자 패키지 및 마이크로전자 패키지를 제조하는 방법을 포함하는 넓은 범위의 산업상 이용가능성이 있다.

Claims (31)

  1. 마이크로전자 패키지로서,
    상기 마이크로전자 패키지와 상기 패키지의 외부에 있는 하나 이상의 컴포넌트와 접속하기 위해 구성되는, 대향하는 제1 면과 제2 면, 상기 제1 면에 있는 복수의 기판 접촉부, 및 상기 제2 면에 있는 복수의 단자를 포함하는 기판; 및
    상기 기판의 제1 면에 마주보는 전면을 갖는 제1 및 제2 마이크로전자 소자로서, 각 마이크로전자 소자는 그것의 전면에 복수의 소자 접촉부를 포함하고, 각 마이크로전자 소자의 소자 접촉부는 상기 기판 접촉부 중 대응하는 기판 접촉부와 연결되고, 상기 제2 마이크로전자 소자의 전면은 상기 제1 마이크로전자 소자의 후면 위에 부분적으로 놓이고 그것에 부착되고, 상기 제2 마이크로전자 소자의 소자 접촉부는 상기 제2 마이크로전자 소자의 전면의 중앙 영역 내에 노출되는, 제1 및 제2 마이크로전자 소자
    를 포함하고,
    상기 제1 마이크로전자 소자의 소자 접촉부는 영역 어레이로 배열되고 상기 기판 접촉부의 제1 세트와 본딩되는 플립-칩이고, 상기 제2 마이크로전자 소자의 소자 접촉부는 상기 기판 접촉부의 제2 세트와 전도성 매스(conductive mass)에 의해 연결되는,
    마이크로전자 패키지.
  2. 제1항에 있어서,
    상기 제2 마이크로전자 소자의 소자 접촉부는 상기 제1 마이크로전자 소자의 측면 에지를 지나 돌출되는, 마이크로전자 패키지.
  3. 제1항에 있어서,
    상기 제1 및 제2 마이크로전자 소자 중 적어도 하나는 메모리 저장 소자를 포함하는, 마이크로전자 패키지.
  4. 제3항에 있어서,
    적어도 일부의 기판 접촉부로부터 단자로 연장되는 복수의 리드를 더 포함하고, 상기 리드는 상기 제1 및 제2 마이크로전자 소자 중 적어도 하나 내의 상기 메모리 저장 소자를 어드레싱하도록(adress) 사용될 수 있는 어드레스 신호를 전달하는데 사용될 수 있는, 마이크로전자 패키지.
  5. 제1항에 있어서,
    적어도 일부의 단자는 각각의 단자와 각각의 제1 및 제2 마이크로전자 소자 사이에 신호 또는 기준 전위 중 적어도 하나를 전달하도록 사용될 수 있는, 마이크로전자 패키지.
  6. 제1항에 있어서,
    복수의 제3 마이크로전자 소자를 더 포함하고, 각각의 제3 마이크로전자 소자는 상기 기판에 전기적으로 접속되는, 마이크로전자 패키지.
  7. 제6항에 있어서,
    상기 복수의 제3 마이크로전자 소자는 적층 구성으로 배열되고, 각각의 제3 마이크로전자 소자는 인접하는 하나의 제3 마이크로전자 소자의 전면 또는 후면에 대면하는 전면 또는 후면을 가지는, 마이크로전자 패키지.
  8. 제6항에 있어서,
    상기 복수의 제3 마이크로전자 소자는 평면 구성으로 배열되고, 각각의 제3 마이크로전자 소자는 인접하는 하나의 제3 마이크로전자 소자의 주변 표면에 대면하는 주면 표면을 가지는, 마이크로전자 패키지.
  9. 제6항에 있어서,
    상기 제2 마이크로전자 소자는 휘발성 RAM을 포함하고, 상기 제3 마이크로전자 소자는 각각 비휘발성 플래시 메모리를 포함하고, 상기 제1 마이크로전자 소자는 외부 컴포넌트와 상기 제2 및 제3 마이크로전자 소자 사이에 데이터의 송신을 주로 제어하도록 구성된 프로세서를 포함하는, 마이크로전자 패키지.
  10. 제6항에 있어서,
    상기 제2 마이크로전자 소자는 휘발성 프레임 버퍼 메모리 저장 소자를 포함하고, 상기 제3 마이크로전자 소자는 각각 비휘발성 플래시 메모리를 포함하고, 상기 제1 마이크로전자 소자는 그래픽 프로세서를 포함하는, 마이크로전자 패키지.
  11. 제1항에 있어서,
    상기 제2 마이크로전자 소자의 소자 접촉부는 상기 제2 마이크로전자 소자의 전면의 중심에 인접하는 하나 또는 두 개의 평행 로우(row)로 배열되는, 마이크로전자 패키지.
  12. 제1항에 있어서,
    상기 전도성 매스는 연장된 숄더 접촉부인 것인, 마이크로전자 패키지.
  13. 복수 개의 제1항에 따른 마이크로전자 패키지, 회로 패널 및 프로세서
    를 포함하고,
    상기 마이크로전자 패키지의 단자는 상기 회로 패널의 패널 접촉부와 전기적으로 접속되고, 각각의 마이크로전자 패키지는 클록 사이클에서 병렬인 N 개의 데이터 비트를 송신하도록 구성되고, 상기 프로세서는 클록 사이클에서 병렬인 M 개의 데이터 비트를 송신하도록 구성되고, M은 N 이상인 것인,
    시스템.
  14. 제1항에 따른 마이크로전자 패키지 및 상기 마이크로전자 패키지와 전기적으로 접속되는 하나 이상의 다른 전자 컴포넌트
    를 포함하는,
    시스템.
  15. 제14항에 있어서,
    하우징을 더 포함하고, 상기 마이크로전자 패키지 및 상기 다른 전자 컴포넌트는 상기 하우징에 탑재되는, 시스템.
  16. 모듈로서,
    제1 면, 제2 면, 및 상기 제1 및 제2 면 중 적어도 하나에 있는 에지에 인접하는 복수의 평행인 노출된 에지 접촉부를 포함하고, 상기 제1 면에 복수의 카드 접촉부를 구비하는 모듈 카드로서, 상기 노출된 에지 접촉부는 상기 모듈이 소켓에 삽입되는 경우에 소켓의 대응하는 접촉부와 짝을 이루기(mate) 위한 것인, 모듈 카드; 및
    상기 모듈 카드의 제1 면을 마주보는 전면을 갖는 제1 및 제2 마이크로전자 소자로서, 각 마이크로전자 소자는 그것의 전면에 복수의 소자 접촉부를 포함하고, 각 마이크로전자 소자의 소자 접촉부는 상기 카드 접촉부 중 대응하는 카드 접촉부와 연결되고, 상기 제2 마이크로전자 소자의 전면은 상기 제1 마이크로전자 소자의 후면 위에 부분적으로 놓이고 그것에 부착되고, 상기 제2 마이크로전자 소자의 소자 접촉부는 상기 제2 마이크로전자 소자의 전면의 중앙 영역 내에 노출되는, 제1 및 제2 마이크로전자 소자
    를 포함하고,
    상기 제1 마이크로전자 소자의 소자 접촉부는 영역 어레이로 배열되고 상기 카드 접촉부의 제1 세트와 본딩되는 플립-칩이고, 상기 제2 마이크로전자 소자의 소자 접촉부는 상기 카드 접촉부의 제2 세트와 전도성 매스에 의해 연결되는,
    모듈.
  17. 제16항에 있어서,
    상기 제2 마이크로전자 소자의 소자 접촉부는 상기 제1 마이크로전자 소자의 측면 에지를 지나 돌출되는, 모듈.
  18. 제16항에 있어서,
    상기 에지 접촉부는 상기 모듈 카드의 제1 면 또는 제2 면 중 적어도 하나에 노출되는, 모듈.
  19. 제16항에 있어서,
    상기 제1 및 제2 마이크로전자 소자 중 적어도 하나는 메모리 저장 소자를 포함하는, 모듈.
  20. 제19항에 있어서,
    적어도 일부의 카드 접촉부로부터 상기 에지 접촉부로 연장되는 복수의 리드를 더 포함하고, 상기 리드는 상기 제1 및 제2 마이크로전자 소자 중 적어도 하나 내의 메모리 저장 소자를 어드레싱하도록 사용될 수 있는 어드레스 신호를 전달하도록 사용될 수 있는, 모듈.
  21. 제16항에 있어서,
    적어도 일부의 에지 접촉부는 각각의 에지 접촉부와 각각의 제1 및 제2 마이크로전자 소자 사이에 신호 또는 기준 전위 중 적어도 하나를 전달하도록 사용될 수 있는, 모듈.
  22. 제16항에 있어서,
    복수의 제3 마이크로전자 소자를 더 포함하고, 각각의 제3 마이크로전자 소자는 상기 모듈 카드에 전기적으로 접속되는, 모듈.
  23. 제22항에 있어서,
    상기 복수의 제3 마이크로전자 소자는 적층 구성으 배열되고, 각각의 제3 마이크로전자 소자는 인접하는 하나의 제3 마이크로전자 소자의 전면 또는 후면에 대면하는 전면 또는 후면을 가지는, 모듈.
  24. 제22항에 있어서,
    상기 복수의 제3 마이크로전자 소자는 평면 구성으로 배열되고, 각각의 제3 마이크로전자 소자는 인접하는 하나의 제3 마이크로전자 소자의 주변 표면에 대면하는 주면 표면을 가지는, 모듈.
  25. 제22항에 있어서,
    상기 제2 마이크로전자 소자는 휘발성 RAM을 포함하고, 상기 제3 마이크로전자 소자는 각각 비휘발성 플래시 메모리를 포함하고, 상기 제1 마이크로전자 소자는 외부 컴포넌트와 상기 제2 및 제3 마이크로전자 소자 사이에 데이터의 송신을 주로 제어하도록 구성된 프로세서를 포함하는, 모듈.
  26. 제22항에 있어서,
    상기 제2 마이크로전자 소자는 휘발성 프레임 버퍼 메모리 저장 소자를 포함하고, 상기 제3 마이크로전자 소자는 각각 비휘발성 플래시 메모리를 포함하고, 상기 제1 마이크로전자 소자는 그래픽 프로세서를 포함하는, 모듈.
  27. 제16항에 있어서,
    상기 제2 마이크로전자 소자의 소자 접촉부는 상기 제2 마이크로전자 소자의 전면의 중심에 인접하는 하나 또는 두 개의 평행 로우로 배열되는, 모듈.
  28. 제16항에 있어서,
    상기 전도성 매스는 연장된 숄더 접촉부인 것인, 모듈.
  29. 복수 개의 제16항에 따른 모듈, 회로 패널 및 프로세서
    를 포함하고,
    상기 모듈의 노출된 접촉부는 상기 회로 패널과 전기적으로 접속되는 짝을 이루는 소켓으로 삽입되고, 각각의 모듈은 클록 사이클에서 병렬인 N 개의 데이터 비트를 송신하도록 구성되고, 상기 프로세서는 클록 사이클에서 병렬인 M 개의 데이터 비트를 송신하도록 구성되고, M은 N 이상인 것인,
    시스템.
  30. 제16항에 따른 모듈 및 상기 모듈과 전기적으로 접속되는 하나 이상의 다른 전자 컴포넌트
    를 포함하는,
    시스템.
  31. 제30항에 있어서,
    하우징을 더 포함하고, 상기 모듈 및 상기 다른 전자 컴포넌트는 상기 하우징에 탑재되는, 시스템.
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