KR20180055635A - 반도체 모듈 - Google Patents

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KR20180055635A
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김일수
강희엽
오영록
이기택
유휘종
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Abstract

반도체 모듈이 제공된다. 본 발명의 실시예들에 따르면, 반도체 모듈은 기판; 상기 기판 상에 실장된 제1 패키지; 상기 기판 상에 실장된 제2 패키지들; 상기 기판 상에 제공된 표지층; 및 상기 기판 및 상기 표지층 사이에 개재되고, 평면적 관점에서 적어도 2개의 상기 제2 패키지들과 중첩되는 열전달부를 포함할 수 있다.

Description

반도체 모듈{Semiconductor module}
본 발명은 반도체 모듈에 관한 것으로, 더욱 상세하게는 반도체 모듈의 열전달부에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다. 반도체 패키지는 반도체 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 요구되고 있다. 특히, 고속화 및 용량증가로 인한 소모 전력의 증가로 인하여, 반도체 패키지의 열적 특성에 대한 중요도가 더욱 높아지고 있다.
본 발명이 해결하고자 하는 일 과제는 반도체 패키지의 열적 특성을 향상시켜, 신뢰성 있는 반도체 모듈을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따르면, 반도체 모듈은 기판; 상기 기판 상에 실장된 제1 패키지; 상기 기판 상에 실장된 제2 패키지들; 상기 기판 상에 제공된 표지층; 및 상기 기판 및 상기 표지층 사이에 개재되고, 평면적 관점에서 적어도 2개의 상기 제2 패키지들과 중첩되는 열전달부를 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 모듈은 서로 대향하는 제1 면 및 제2 면을 갖는 기판; 상기 기판의 상기 제1 면 상에 실장되고, 로직칩을 포함하는 제1 패키지; 상기 기판의 상기 제1 면 상에 실장되고, 메모리칩들을 포함하는 제2 패키지들; 상기 기판의 상기 제2 면 상에 배치되는 제1 표지층; 및 상기 기판 및 상기 제1 표지층 사이에 배치되는 제1 열전달부를 포함하고, 상기 제1 열전달부는 평면적 관점에서 적어도 2개의 상기 제2 패키지들과 중첩되고, 상기 제1 패키지와 이격될 수 있다.
본 발명의 실시예들에 따르면, 반도체 모듈은 기판; 상기 기판 상에 제공된 표지층; 및 상기 기판 및 상기 표지층 사이에 개재되고, 적층된 금속층들을 포함하는 열전달부를 포함할 수 있다.
본 발명에 따르면, 열전달부는 제2 패키지들 중 적어도 2개와 중첩될 수 있다. 제2 패키지들은 열에 민감할 수 있다. 반도체 모듈 동작 시, 제2 패키지의 열은 열전달부로 빠르게 방출될 수 있다. 이에 따라, 제2 패키지의 동작 신뢰성이 향상될 수 있다. 제1 패키지는 많은 열을 발생시킬 수 있다. 열전달부는 제1 패키지와 평면적 관점에서 이격되어, 제1 패키지의 열이 제2 패키지로 전달되는 현상이 방지/감소될 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 모듈을 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면도이다.
도 1c는 도 1b의 Ⅲ영역을 확대 도시한 단면이다.
도 1d는 실시예들에 따른 제1 패키지를 도시한 단면도이다.
도 1e는 실시예들에 따른 제1 반도체 패키지를 도시한 단면도이다.
도 2는 실시예들에 따른 반도체 모듈을 도시한 단면도이다.
도 3a는 실시예들에 따른 반도체 모듈을 도시한 평면도이다.
도 3b는 도 3a의 Ⅰ'-Ⅱ'선을 따라 자른 단면이다.
도 4a는 실시예들에 따른 반도체 모듈을 도시한 평면도이다.
도 4b는 도 4a의 Ⅰ''-Ⅱ''선을 따라 자른 단면이다.
이하, 본 발명의 개념에 따른 반도체 모듈을 설명한다.
도 1a는 본 발명의 실시예들에 따른 반도체 모듈을 도시한 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면도이다. 도 1c는 도 1b의 Ⅲ영역을 확대 도시한 단면이다.
도 1a 및 도 1b를 참조하면, 반도체 모듈(1)은 기판(100), 제1 패키지(PKG1), 제2 패키지들(PKG2), 제3 패키지(PKG3), 제1 열전달부(210), 및 제1 표지(label)층(310)을 포함할 수 있다. 반도체 모듈(1)은 메모리 모듈로 기능할 수 있다. 반도체 모듈(1)은 솔리드 스테이트 드라이브(Solid State Drive) 모듈일 수 있으나, 이에 제한되지 않는다. 기판(100)은 인쇄회로기판(PCB)일 수 있다. 기판(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 도시되지는 않았으나, 커넥터가 기판(100)의 제1 면(100a) 또는 제2 면(100b) 상에 제공될 수 있다. 기판(100)은 커넥터(미도시)를 통해 외부 장치와 전기적으로 연결될 수 있다.
제1 패키지(PKG1)는 기판(100)의 제1 면(100a) 상에 실장될 수 있다. 제1 패키지(PKG1)는 로직칩을 포함할 수 있다. 제1 패키지(PKG1)는 컨트롤러 패키지로 기능할 수 있다. 예를 들어, 제1 패키지(PKG1)는 커맨드에 따라 제2 패키지들(PKG2)에 데이터를 쓰거나 제2 패키지들(PKG2)로부터 데이터를 읽어낼 수 있다. 반도체 모듈(1) 동작 시, 제1 패키지(PKG1)에서 발생하는 열은 제2 패키지들(PKG2) 및 제3 패키지(PKG3)에서 발생하는 열들보다 더 많을 수 있다.
복수의 제2 패키지들(PKG2)이 기판(100)의 제1 면(100a) 상에 실장될 수 있다. 평면적 관점에서, 제2 패키지들(PKG2)은 제1 패키지(PKG1)와 이격될 수 있다. 제2 패키지들(PKG2)은 메모리칩들을 포함하는 메모리 패키지들일 수 있다. 예를 들어, 제2 패키지들(PKG2)은 비활성 메모리칩들을 포함할 수 있다. 제2 패키지들(PKG2)은 대용량 및 고속의 저장능력을 가질 수 있다. 제2 패키지들(PKG2)은 제1 패키지(PKG1) 및 제3 패키지(PKG3)보다 열에 민감할 수 있다. 제2 패키지들(PKG2)의 보증 온도는 제1 패키지(PKG1)의 보증 온도 및 제3 패키지(PKG3)의 보증 온도보다 낮을 수 있다. 반도체 모듈(1) 동작 시, 패키지들(PKG1, PKG2, PKG3)의 온도가 보증 온도보다 높으면, 패키지들(PKG1, PKG2, PKG3)의 성능이 저하되거나 패키지들(PKG1, PKG2, PKG3)이 손상될 수 있다.
제2 패키지들(PKG2)은 제1 반도체 패키지(P1), 제2 반도체 패키지(P2), 및 제3 반도체 패키지(P3)를 포함할 수 있다. 제1 반도체 패키지(P1), 제2 반도체 패키지(P2), 및 제3 반도체 패키지(P3)는 평면적 관점에서 서로 이격될 수 있다. 제1 반도체 패키지(P1) 및 제1 패키지(PKG1) 사이의 간격은 제2 반도체 패키지(P2) 및 제1 패키지(PKG1) 사이의 간격 및 제3 반도체 패키지(P3) 및 제1 패키지(PKG1) 사이의 간격보다 더 작을 수 있다. 제2 반도체 패키지(P2) 및 제1 패키지(PKG1) 사이의 간격은 제3 반도체 패키지(P3) 및 제1 패키지(PKG1) 사이의 간격보다 더 작을 수 있다. 제1 반도체 패키지(P1)의 보증 온도는 제2 반도체 패키지(P2)의 보증 온도 및 제3 반도체 패키지(P3)의 보증 온도와 동일 또는 유사할 수 있다.
제1 열전달부(210)가 기판(100)의 제2 면(100b) 상에 배치될 수 있다. 제1 열전달부(210)는 평면적 관점에서 적어도 2개의 제2 패키지들(PKG2)과 중첩될 수 있다. 상기 적어도 2개의 제2 패키지들(PKG2)는 제2 패키지들(PKG2) 중 제1 패키지(PKG1)와 가장 인접한 것을 포함할 수 있다. 예를 들어, 제1 열전달부(210)는 제1 반도체 패키지(P1)와 중첩될 수 있다. 도 1b에서 화살표는 반도체 모듈(1) 동작 시, 열의 이동을 모식적으로 나타낸 것이다. 반도체 모듈(1) 동작 시, 제1 패키지(PKG1)는 많은 열을 발생시킬 수 있다. 제1 패키지(PKG1)의 열은 제2 패키지들(PKG2) 중 제1 패키지(PKG1)와 가장 인접한 패키지(제1 반도체 패키지(P1))에 가장 많이 전달될 수 있다. 반도체 모듈(1) 동작 시, 제1 반도체 패키지(P1)의 온도는 제2 반도체 패키지(P2)의 온도 및 제3 반도체 패키지(P3)의 온도보다 높을 수 있다. 제1 열전달부(210)는 기판(100)보다 높은 열전도율을 가질 수 있다. 제1 열전달부(210)가 제1 반도체 패키지(P1)와 중첩되므로, 제1 반도체 패키지(P1)의 열이 기판(100)을 통해 제1 열전달부(210)로 빠르게 전달될 수 있다. 다른 예로, 제1 패키지(PKG1)에서 발생한 열은 제1 반도체 패키지(P1)에 전달되지 않고, 기판(100)을 통해 제1 열전달부(210)로 방출될 수 있다. 제1 열전달부(210)는 평면적 관점에서 제2 반도체 패키지(P2) 및 제3 반도체 패키지(P3)와 중첩될 수 있다. 제1 열전달부(210)로 전달된 열은 제2 반도체 패키지(P2) 또는 제3 반도체 패키지(P3)로 분배되거나, 제1 표지층(310)을 통해 외부로 방출될 수 있다. 이에 따라, 제1 반도체 패키지(P1)의 온도가 보증 온도보다 낮게 유지되어, 제1 반도체 패키지(P1)가 열에 의해 성능이 저하되는 현상이 방지/감소될 수 있다. 반도체 모듈(1)의 동작 신뢰성이 향상될 수 있다. 다른 예로, 제1 열전달부(210)는 제3 반도체 패키지(P3)와 평면적 관점에서 중첩되지 않을 수 있다.
제1 열전달부(210)는 제1 패키지(PKG1)와 평면적 관점에서 이격될 수 있다. 이에 따라, 반도체 모듈(1) 동작 시, 제1 패키지(PKG1)에서 발생한 열이 제1 열전달부(210)를 통해 제1 반도체 패키지(P1)로 전달되는 현상이 방지/감소될 수 있다. 반도체 모듈(1)의 열적 특성 및 동작 신뢰성이 더욱 향상될 수 있다.
제1 표지층(310)이 기판(100)의 제2 면(100b) 상에 제공되어, 제1 열전달부(210)를 덮을 수 있다. 이하, 도 1c를 참조하여, 제1 열전달부(210) 및 제1 표지층(310)에 대하여 보다 상세하게 설명한다.
도 1c를 참조하면, 제1 열전달부(210)는 열전도층들(211) 및 접착층들(212)을 포함할 수 있다. 열전도층들(211)은 기판(100)의 제2 면(100b) 상에 적층될 수 있다. 열전도층들(211)은 금속을 포함할 수 있다. 열전도층들(211)은 제1 표지층(310)보다 높은 열도율을 가질 수 있다. 일 예로, 열전도층들(211)은 구리를 포함할 수 있는데, 구리는 대략 401W/mk의 열전도율을 가질 수 있다. 제1 열전달부(210)는 복수의 열전도층들(211)을 포함하므로, 열전도층들(211)의 각각의 두께들(T1)이 감소될 수 있다. 예를 들어, 열전도층들(211)은 25μm 내지 50μm, 상세하게 25μm 내지 35μm의 두께들(T1)을 가질 수 있다. 열전도층들(211)이 얇은 두께들(T1)을 가져, 열전도층들(211) 및 제1 열전달부(210)는 플렉서블할 수 있다. 반도체 모듈(1) 제조 공정에서, 제1 열전달부(210)의 핸들링이 용이할 수 있다. 예를 들어, 제1 열전달부(210)는 롤 형태로 공급될 수 있고, 용이하게 커팅될 수 있다.
접착층들(212)은 기판(100)과 열전도층들(211) 사이 및 열전도층들(211) 사이에 개재될 수 있다. 접착층들(212)의 두께들(T2)은 열전도층들(211)의 두께들(T1)보다 더 얇을 수 있다. 예를 들어, 접착층들(212)은 1μm 내지 25μm, 상세하게는 5μm 내지 25μm의 두께들(T2)을 가질 수 있다. 이에 따라, 열이 열전도층들(211) 사이를 빠르게 이동할 수 있다. 접착층들(212)은 아크릴계 폴리머를 포함할 수 있다. 다른 예로, 접착층들(212)은 열전달물질(Thermal Interface Material, TIM)을 포함할 수 있다. 접착층들(212)은 플렉서블할 수 있다. 도시된 바와 달리, 제1 열전달부(210)는 단수의 열전도층(211) 및 단수의 접착층(212)을 포함할 수 있다.
회로 패턴과 같은 도전 패턴들(미도시)이 기판(100)의 제2 면(100b) 상에 노출되지 않을 수 있다. 접착층들(212)은 절연 물질을 포함할 수 있다. 제1 열전달부(210)는 기판(100) 또는 패키지들(PKG1, PKG2, PKG3)과 전기적으로 연결되지 않을 수 있다.
제1 표지층(310)은 접착 필름(311), 페이스 스톡(facestock)층(312), 제1 잉크 패턴(313), 및 제2 잉크 패턴(314)을 포함할 수 있다. 페이스 스톡층(312)은 잉크 패턴들(313, 314)이 인쇄되는 층을 의미할 수 있다. 일 예로, 페이스 스톡층(312)은 폴리에틸렌 테레프타레이트(polyethylene terephthalate)를 포함할 수 있다. 다른 예로, 페이스 스톡층(312)은 폴리머 필름 또는 종이를 포함할 수 있다. 제1 잉크 패턴(313) 및 제2 잉크 패턴(314)이 페이스 스톡층(312) 상에 제공될 수 있다. 제1 잉크 패턴(313)은 제1 색을 나타낼 수 있다. 제2 잉크 패턴(314)은 제2 색을 나타낼 수 있고, 제2 색은 제1 색과 다를 수 있다. 제1 잉크 패턴(313) 및 제2 잉크 패턴(314)은 라벨로 기능할 수 있다. 코팅층(315)이 제1 잉크 패턴(313) 및 제2 잉크 패턴(314)을 덮을 수 있다. 코팅층(315)은 투명할 수 있다. 이에 따라, 반도체 모듈(1)의 외부에서 제1 잉크 패턴(313)의 제1 색 및 제2 잉크 패턴(314)의 제2 색을 인지할 수 있다. 예를 들어, 코팅층(315)은 폴리에스테르와 같은 폴리머를 포함할 수 있다. 코팅층(315)은 라미네이션 공정에 의해 형성될 수 있다.
다시 도 1a 및 도 1b를 참조하면, 제3 패키지(PKG3)가 기판(100) 상에 실장될 수 있다. 제3 패키지(PKG3)는 기판(100)의 제1 면(100a) 상에 배치되고, 제1 패키지(PKG1) 및 제2 패키지들(PKG2)과 이격될 수 있다. 평면적 관점에서, 제3 패키지(PKG3)는 제1 패키지(PKG1) 및 제2 패키지들(PKG2) 사이에 배치될 수 있다. 그러나, 제3 패키지(PKG3)의 평면적 배치는 이에 제한되지 않고 다양할 수 있다. 제3 패키지(PKG3)는 제3 패키지 기판(431), 제3 반도체칩(433), 및 제3 몰딩막(435)을 포함할 수 있다. 제3 반도체칩(433)은 버퍼 메모리칩으로 기능할 수 있다. 예를 들어, 제3 반도체칩(433)은 제1 패키지(PKG1)와 제2 패키지들(PKG2) 사이에 송수신되는 데이터 및/또는 제1 패키지(PKG1)와 외부 장치(미도시) 사이에 송수신되는 데이터를 임시로 저장할 수 있다. 제3 반도체칩(433)은 DRAM 또는 SRAM과 같이 랜덤 액세스가 가능한 메모리를 포함할 수 있다. 도시된 바와 달리, 제3 패키지(PKG3)는 복수의 제3 반도체칩들(433)을 포함할 수 있다. 제3 패키지(PKG3)는 플립칩 실장되는 것으로 도시하였으나, 본딩 와이어(미도시)에 의해 제3 패키지(PKG3) 상에 실장될 수 있다.
제1 패키지(PKG1), 제2 패키지들(PKG2), 및 제3 패키지(PKG3)가 기판(100)의 제1 면(100a) 상에 배치된 것으로 도시하였으나, 패키지들(PKG1, PKG2, PKG3)의 배치는 다양하게 변형될 수 있다. 예를 들어, 제1 패키지(PKG1), 제2 패키지들(PKG2), 및 제3 패키지(PKG3) 중에서 적어도 하나는 기판(100)의 제2 면(100b) 상에 배치될 수 있다.
제1 열전달부(210) 및 제1 표지층(310)의 배치는 다양하게 변형될 수 있다. 제1 열전달부(210) 및 제1 표지층(310) 중에서 적어도 하나는 옆으로 더 연장될 수 있다. 일 예로, 제1 열전달부(210) 및 제1 표지층(310) 중에서 적어도 하나는 도시된 바와 달리 평면적 관점에서 제3 패키지(PKG3)와 더 중첩될 수 있다. 다른 예로, 제1 열전달부(210) 및 제1 표지층(310) 중에서 적어도 하나는 제1 패키지(PKG1)와 평면적 관점에서 중첩될 수 있다.
도 1d는 실시예들에 따른 제1 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1d를 참조하면, 제1 패키지(PKG1)는 제1 패키지 기판(411), 제1 반도체칩(413), 및 제1 몰딩막(415)을 포함할 수 있다. 제1 반도체칩(413)은 제1 패키지 기판(411) 상에 실장될 수 있다. 제1 반도체칩(413)은 통신 소자, 디지털 시그널 프로세서(digital signal processor), 컨트롤러(controller), 또는 시스템-온-칩(system-on-chip) 등과 같은 로직칩을 포함할 수 있다. 제1 몰딩막(415)은 제1 패키지 기판(411) 상에서 제1 반도체칩(413)을 덮을 수 있다.
도 1e는 실시예들에 따른 제1 반도체 패키지를 도시한 단면도이다.
도 1e를 참조하면, 제1 반도체 패키지(P1)는 제2 패키지 기판(421), 제2 반도체칩들(423), 및 제2 몰딩막(425)을 포함할 수 있다. 제2 반도체칩들(423)은 제2 패키지 기판(421) 상에 적층될 수 있다. 제2 반도체칩들(423)은 비휘발성 메모리칩들일 수 있다. 일 예로, 제2 반도체칩들(423)은 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 다른 예로, 제2 반도체칩들(423)은 PRAM, MRAM, ReRAM, FRAM, 또는 NOR 플래시 메모리를 포함할 수 있다. 제2 반도체칩들(423)은 와이어 본딩 실장될 수 있다. 도시된 바와 달리, 제2 반도체칩들(423)은 그 내부에 관통 비아들(미도시)를 갖고, 플립칩 실장될 수 있다. 제2 반도체칩들(423)의 개수 및 배치는 다양하게 변형될 수 있다.
도 1e를 도 1b와 함께 참조하면, 제2 반도체 패키지(P2) 및 제3 반도체 패키지(P3)는 도 1e에서 설명한 제1 반도체 패키지(P1)와 실질적으로 동일한 구조 및 기능을 가질 수 있다.
도 2는 실시예들에 따른 반도체 모듈을 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2를 참조하면, 반도체 모듈(2)은 기판(100), 제1 패키지(PKG1), 제2 패키지들(PKG2), 제3 패키지(PKG3), 제1 열전달부(210), 및 제1 표지층(310)에 더하여 제2 열전달부(220) 및 제2 표지층(320)을 포함할 수 있다. 기판(100), 제1 패키지(PKG1), 제2 패키지들(PKG2), 제3 패키지(PKG3), 제1 열전달부(210), 및 제1 표지층(310)은 앞서 도 1a 내지 도 1e에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 제1 열전달부(210)는 기판(100)의 제2 면(100b) 및 제1 표지층(310) 사이에 개재될 수 있다.
제2 열전달부(220)는 기판(100)의 제1 면(100a) 상에 배치될 수 있다. 제2 열전달부(220)는 평면적 관점에서 적어도 2개의 제2 패키지들(PKG2)과 중첩될 수 있다. 제2 열전달부(220)는 제1 반도체 패키지(P1)의 상면 및 제2 반도체 패키지(P2)의 상면 상에 배치되며, 제1 반도체 패키지(P1) 및 제2 반도체 패키지(P2)와 물리적으로 접촉할 수 있다. 제2 열전달부(220)는 제3 반도체 패키지(P3)의 상면 상으로 더 연장될 수 있다. 제1 반도체 패키지(P1)의 열은 제2 열전달부(220)를 통해 제2 반도체 패키지(P2) 및 제3 반도체 패키지(P3)로 분배될 수 있다. 제2 열전달부(220)는 제1 패키지(PKG1)와 이격될 수 있다. 반도체 모듈(2) 동작 시, 제1 패키지(PKG1)에서 발생한 열이 제2 열전달부(220)를 통해 제2 패키지들(PKG2)로 전달되는 현상이 방지/감소될 수 있다. 제2 열전달부(220)는 도 1c의 제1 열전달부(210)의 예에서 설명한 바와 같이 복수의 열전도층들(211) 및 접착층들(212)을 포함할 수 있다.
제2 표지층(320)이 기판(100)의 제1 면(100a) 상에 제공되고, 제2 열전달부(220)를 덮을 수 있다. 제2 표지층(320)은 도 1c의 제1 표지층(310)의 예에서 설명한 바와 같은 접착 필름(311), 페이스 스톡층(312), 제1 잉크 패턴(313), 제2 잉크 패턴(314), 및 코팅층(315)을 포함할 수 있다. 이 때, 접착 필름(311)이 제2 열전달부(220)를 향하도록 제2 표지층(320)이 배치될 수 있다.
다른 예로, 제1 열전달부(210) 및 제1 표지층(310) 중에서 적어도 하나는 생략될 수 있다.
도 3a는 실시예들에 따른 반도체 모듈을 도시한 평면도이다. 도 3b는 도 3a의 Ⅰ'-Ⅱ'선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a 및 도 3b를 참조하면, 반도체 모듈(3)은 기판(100), 제1 패키지(PKG1), 제2 패키지들(PKG2), 제3 패키지(PKG3), 제1 열전달부(210), 제1 표지층(310), 제2 열전달부(220), 및 제2 표지층(320)를 포함할 수 있다. 제2 열전달부(220)는 제2 패키지들(PKG2) 및 제2 표지층(320) 사이에 개재될 수 있다. 다른 예로, 제1 열전달부(210), 제1 표지층(310), 제2 열전달부(220), 및 제2 표지층(320) 중에서 적어도 하나는 생략될 수 있다.
제1 패키지(PKG1)는 제1 패키지 기판(411), 제1 반도체칩(413), 및 제1 몰딩막(415)을 포함할 수 있다. 제1 반도체칩(413)은 도 1d에서 설명한 바와 같은 로직칩을 포함할 수 있다. 제1 패키지(PKG1)는 도 1a 및 도 1b에서 설명한 바와 같이 컨트롤러 패키지로 기능할 수 있다.
제3 패키지(PKG3)는 제1 패키지(PKG1) 상에 적층될 수 있다. 제3 패키지(PKG3)는 제3 패키지 기판(431), 제3 반도체칩(433), 및 제3 몰딩막(435)을 포함할 수 있다. 제3 반도체칩(433)은 제1 반도체칩(413)과 다른 종류의 반도체칩을 포함할 수 있다. 제3 반도체칩(433)은 도 1a 및 도 1b에서 설명한 바와 같이 버퍼 메모리칩으로 기능할 수 있다. 연결 단자(440)가 제1 패키지(PKG1) 및 제3 패키지(PKG3) 사이, 예를 들어, 제1 패키지 기판(411) 및 제3 패키지 기판(431) 사이에 개재될 수 있다. 연결 단자(440)가 제1 패키지(PKG1) 및 제3 패키지(PKG3)와 접속할 수 있다. 제3 패키지(PKG3)는 연결 단자(440)에 의해 제1 패키지(PKG1)와 전기적으로 연결될 수 있다. 제3 패키지(PKG3)가 제1 패키지(PKG1) 상에 적층되어, 반도체 모듈(3)이 소형화될 수 있다.
도 4a는 실시예들에 따른 반도체 모듈을 도시한 평면도이다. 도 4b는 도 4a의 Ⅰ''-Ⅱ''선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a 및 도 4b를 참조하면, 반도체 모듈(4)은 기판(100), 제1 패키지(PKG1), 제2 패키지들(PKG2), 제3 패키지(PKG3), 제1 열전달부(210), 및 제1 표지층(310)을 포함할 수 있다. 도 1a 및 도 3a와 달리, 제2 패키지들(PKG2)은 제1 방향(D1)과 평행한 행들 및 제2 방향(D2)과 평행한 열들을 이루며 배열될 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 기판(100)의 제1 면(100a)과 평행할 수 있다. 제2 방향(D2)은 제1 방향(D1)과 교차할 수 있다. 제2 패키지들(PKG2)은 제1 내지 제4 반도체 패키지들(P1, P2, P3, P4)을 포함할 수 있다. 제1 패키지(PKG1) 및 제1 반도체 패키지(P1) 사이의 간격은 제1 패키지(PKG1)와 제2 내지 제 4 반도체 패키지들(P2, P3, P4) 사이의 간격들보다 작을 수 있다. 제1 패키지(PKG1) 및 제2 반도체 패키지(P2) 사이의 간격은 제1 패키지(PKG1)와 제3 반도체 패키지(P3) 사이의 간격보다 작을 수 있다. 제1 패키지(PKG1) 및 제4 반도체 패키지(P4) 사이의 간격은 제1 패키지(PKG1)와 제1 내지 제3 반도체 패키지들(P1, P2, P3) 사이의 간격들보다 클 수 있다. 제2 패키지들(PKG2)의 평면적 배열은 도시된 바에 제한되지 않고 다양하게 변형될 수 있다. 제1 열전달부(210)는 제1 반도체 패키지(P1)와 평면적 관점에서 중첩될 수 있다. 제1 열전달부(210)는 제2 내지 제4 반도체 패키지들(P2, P3, P4) 중에서 적어도 하나와 중첩될 수 있다. 제1 열전달부(210)는 제1 패키지(PKG1)와 이격될 수 있다.
제2 열전달부(220)는 제1 반도체 패키지(P1) 상에 배치될 수 있다. 제2 열전달부(220)는 제2 내지 제4 반도체 패키지들(P2, P3, P4) 중에서 적어도 하나 상에 배치될 수 있다. 제2 열전달부(220)는 제1 패키지(PKG1)와 이격될 수 있다. 제2 표지층(230)는 제2 열전달부(220) 상에 배치될 수 있다.
다른 예로, 제1 열전달부(210), 제1 표지층(310), 제2 열전달부(220), 및 제2 표지층(320) 중에서 적어도 하나는 생략될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 실장된 제1 패키지;
    상기 기판 상에 실장된 제2 패키지들;
    상기 기판 상에 제공된 표지층; 및
    상기 기판 및 상기 표지층 사이에 개재되고, 평면적 관점에서 적어도 2개의 상기 제2 패키지들과 중첩되는 열전달부를 포함하는 반도체 모듈.
  2. 제1 항에 있어서,
    상기 제1 패키지는 컨트롤러 패키지를 포함하고,
    상기 제2 패키지들은 메모리 패키지들을 포함하는 반도체 모듈.
  3. 제2 항에 있어서,
    상기 적어도 2개의 상기 제2 패키지들은 상기 제2 패키지들 중 제1 패키지와 가장 인접한 것을 포함하는 반도체 모듈.
  4. 제2 항에 있어서,
    상기 열전달부는 평면적 관점에서 상기 제1 패키지와 이격된 반도체 모듈.
  5. 제1 항에 있어서,
    상기 기판 상에 배치된 제3 패키지를 더 포함하고, 상기 제3 패키지는 버퍼 메모리칩을 포함하는 반도체 모듈.
  6. 제5 항에 있어서,
    상기 제3 패키지는 상기 제1 패키지 상에 적층된 반도체 모듈.
  7. 제1 항에 있어서,
    상기 기판은 서로 대향하는 제1 면 및 제2 면을 갖고,
    상기 제1 패키지 및 상기 제2 패키지들은 상기 기판의 상기 제1 면 상에 배치되고,
    상기 열전달부 및 상기 표지층은 상기 기판의 상기 제2 면 상에 배치되는 반도체 모듈.
  8. 제1 항에 있어서,
    상기 기판은 서로 대향하는 제1 면 및 제2 면을 갖고,
    상기 제2 패키지들은 상기 기판의 상기 제1 면 상에 배치되고,
    상기 열전달부는 상기 기판의 상기 제1 면 상에 배치되고, 상기 제2 패키지들의 상면들을 덮는 반도체 모듈.
  9. 제1 항에 있어서,
    상기 열전달부는 복수의 적층된 열전도층들 및 상기 열전도층들 사이의 접착층을 포함하고,
    상기 열전도층들의 각각의 두께들은 상기 접착층의 두께보다 얇은 반도체 모듈.
  10. 제9 항에 있어서,
    상기 열전달부는 플렉서블한 반도체 모듈.
  11. 서로 대향하는 제1 면 및 제2 면을 갖는 기판;
    상기 기판의 상기 제1 면 상에 실장되고, 로직칩을 포함하는 제1 패키지;
    상기 기판의 상기 제1 면 상에 실장되고, 메모리칩들을 포함하는 제2 패키지들;
    상기 기판의 상기 제2 면 상에 배치되는 제1 표지층; 및
    상기 기판 및 상기 제1 표지층 사이에 배치되는 제1 열전달부를 포함하고,
    상기 제1 열전달부는 평면적 관점에서 적어도 2개의 상기 제2 패키지들과 중첩되고, 상기 제1 패키지와 이격되는 반도체 모듈.
  12. 제11 항에 있어서,
    상기 적어도 2개의 상기 제2 패키지들은 상기 제2 패키지들 중 제1 패키지와 가장 인접한 것을 포함하는 반도체 모듈.
  13. 제11 항에 있어서,
    상기 제1 패키지 상에 적층된 제3 패키지; 및
    상기 제1 패키지 및 상기 제3 패키지 사이에 개재되고, 상기 제1 패키지 및 상기 제3 패키지와 전기적으로 연결되는 연결 단자들을 더 포함하는 반도체 모듈.
  14. 제11 항에 있어서,
    상기 제1 열전달부는:
    적층된 금속 열전도층들; 및
    상기 금속 열전도층들 사이의 접착층을 포함하는 반도체 모듈.
  15. 제11 항에 있어서,
    상기 기판의 상기 제2 면 상에 배치되어, 상기 제2 패키지들을 덮는 제2 열전달부; 및
    상기 제2 열전달부 상의 제2 표지층을 더 포함하는 반도체 모듈.
  16. 기판;
    상기 기판 상에 제공된 표지층; 및
    상기 기판 및 상기 표지층 사이에 개재되고, 적층된 열전도층들을 포함하는 열전달부를 포함하는 반도체 모듈.
  17. 제 16항에 있어서,
    상기 기판 상에 배치된 제1 패키지; 및
    상기 기판 및 상기 표지층 사이에 개재된 제2 패키지들을 더 포함하는 반도체 모듈.
  18. 제 17항에 있어서,
    상기 열전달부는 평면적 관점에서 상기 제1 패키지와 이격되고,
    상기 제1 패키지는 컨트롤러 패키지를 포함하는 반도체 모듈.
  19. 제 16항에 있어서,
    상기 열전달부는 상기 열전도층들 사이에 개재된 접착층을 더 포함하는 반도체 모듈.
  20. 제 19항에 있어서,
    상기 열전도층들의 각각의 두께들은 상기 접착층의 두께보다 얇고,
    상기 열전도층들은 25μm 내지 50μm의 두께들을 갖고,
    상기 접착층은 1μm 내지 25μm의 두께를 갖는 반도체 모듈.
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