JPS62131553A - 多チツプチツプキヤリア及び製造方法 - Google Patents

多チツプチツプキヤリア及び製造方法

Info

Publication number
JPS62131553A
JPS62131553A JP61278519A JP27851986A JPS62131553A JP S62131553 A JPS62131553 A JP S62131553A JP 61278519 A JP61278519 A JP 61278519A JP 27851986 A JP27851986 A JP 27851986A JP S62131553 A JPS62131553 A JP S62131553A
Authority
JP
Japan
Prior art keywords
chip
hot plate
chips
cavity
chip carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61278519A
Other languages
English (en)
Other versions
JPH0642525B2 (ja
Inventor
アレツクス　エイ．オスシロウスキー
チヤールズ　イー．ウイリアムズ
ゲイリイ　エル．ベーネ
ピーター　ゾガス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPS62131553A publication Critical patent/JPS62131553A/ja
Publication of JPH0642525B2 publication Critical patent/JPH0642525B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/1627—Disposition stacked type assemblies, e.g. stacked multi-cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はチップキャリア及びその製造方法に関する。
［従来の技術及び問題点］ 従来のリードレスチップキャリアでは、（通常はおおむ
ねアルミナである）セラミックの多層を一緒に焼成して
、集積回路チップを載置可能な空胴を有する構成を生成
している。チップは空胴内側のシェルフ上のボンドパッ
ドに接続されており、（例えば、モルブデンもしくは］
バールの〉益がハンダずけされて空胴を密封している。
チップキャリアを形成するいくつかのセラミック層は焼
成する前に金属トレースが模様ずけられており密封空胴
内側のボンドパッドとチップキャリア外側の接点間の接
続を行う。このようにして、デツプキャリアは外部接点
に接触させることにより、チップを密封分離しながら回
路板上にｔ＠することができる。
この技術は完全に発達していて信頼度が高いが、克服す
べき制約もいくつかある。例えば現在、チップキャリア
内に多数のチップを包含する方法を見つけようとするす
さまじい圧力がある。従来の技術により１個以上のチッ
プをチップ空胴内に載置しボンディングを行って外部に
引き出すことはできるが、この直裁的方法ではいくつか
の問題が生じる。一つの問題は足跡であり、キャリアに
４個のチップを載置すれば理想的には別々の４個のキャ
リアの場合よりもボードエリアは遥かに小さくて済むは
ずであるが、従来技術ではこの利点が充分に達成されな
い。もう一つの問題は相互接続であり、従来技術のチッ
プキャリアに許容される相互接続トポロジーは極めて簡
単なものとなりがらであるが、より複雑な相互接続によ
り多チツプモジュールの最適設計が極めて容易になる。
多チップチップキャリア内で単位ボードエリア当りの密
度を高める一つの方法は、キャリア内側に一層以上のチ
ップを積み重ねる方法を見つけることであるが、チップ
の上層に熱的及び電気的接続を行うなんらかの方法が必
要となる。チップは作動中に発熱し、従来技術ではチッ
プからのこの熱流の大部分は（チップが載置されている
）チップキャリアの底面−を通って回路板へ流下するが
、一層よりも多いチップを使用する場合には全チップが
この熱径路を利用することはできない。このようにして
、熱消散問題が多チツプパッケージの主要な障害となる
。
Ｌ問題点を解決するための手段及び作用］本発明により
、少くとも一層のチップを直接基板に固着するのではな
くチップ空胴上の密封蓋内側へ取りつけられた熱板へ固
着させたバツギング密度を向上させたチップキャリアを
提供することにより多チツプキャリアを高密度化するこ
とができる。熱板は据付後に上層のデツプからの導線を
チップキャリアの空胴内側のボンディングレッジ上のボ
ンドパッドに取りつけるための開口を有している。好ま
しくは、各ボンディングレッジはそうでない場合よりも
幾分広くされており、多層チップからの導線は好ましく
は同じボンディングレッジに固着される。
このようにして、本発明によりチップを一層以上に載置
することができ、チップ上層が回路板に対して良好に熱
接続されている多チップチップキャリアが提供される。
また本発明により、極めてコンパクトな足跡を有する多
チップチップキャリアが提供される。
また本発明により、チップとチップキャリアの外部接触
パッド間の相互接続を行うための新しいルートが提供さ
れ、これにより従来不可能であった相互接続トポロジー
が可能となる。
チップキャリア相互接続技術に対するもう一つの最近の
新しい圧力は、巨大なピンアウト数を有するプロセッサ
が次第に使用されつつあることから生じる。例えば、あ
る種の記号プロセッサや信号プロセッサは１００よりも
遥かに大きいピンアウトを必要とすることがある。これ
により、従来のパッケージの相互接続能力に巨大な圧力
が加わる。このような高ピンアウトブＯセッサを１個以
上の他のチップと密接パッケージすることが特に有利と
なることがしばしばあるが（キャシュメモリ、パスマネ
ジャ、コプロセッサ等）、このような構造に対して従来
の技術は全く不適当である。
しかしながら、本発明によりこのような構成を有効に利
用することができる。
本発明に従って、チップキャリアが提供され、それは 内部空胴及び少くとも１個の集積回路チップを載置する
ための前記空胴底部上のＦ部載置空間を有するチップキ
ャリア本体と、 前記空胴内側の前記載置空間に近接する接点パッドを有
する少くとも一つのボンディングレッジと、 前記空胴内の前記下部載置空間上に載置された熱板とを
具備し、 前記熱板は前記チップキャリアの前記本体へ低熱抵抗で
取りつけられ、且つ少くとも１個の集積回路チップを載
置するための第２の載置面を有しており、 少くとも１個の集積回路が前記下部を置空聞上に載置さ
れ、且つ少くとも１個の集積回路が前記第２のａｌ１面
上にａｍされており、 複数本の接続導線が前記集積回路上の接点パッドを前記
ボンディングレッジ上の選定接点パッドに接続しており
、 前記チップ空胴の前記本体に蓋が密封されており、前記
蓋と前記チップ空胴がその間に前記下部載置空間と前記
熱板と前記搭載チップを囲い込んでいる。
［実施例］ 次に実施例の製作及び使用について詳細に説明する。
第１図に本発明の実施例を示す。（例えば、互いに融合
されたアルミナ等のセラミックもしくは所望する場合に
は他のパッケージ材の多層で作られた）キャリア１ｏは
少くとも一つのボンディングレッジ１４により縁取りさ
れたチップ空Ｗ４１２を含んでいる。第１組のチップ１
６は各々チップ空１１１１２の底部と熱接触しており、
その上面に信号及び電力導線用接点１８を有している。
第２の複数個のチップ２０が金属熱板２２に載置されて
いる。好ましくは、熱板２２上に載置されたチップ２０
は熱エポキシもしくは同等コンパウンドにより熱板に付
着されている。この接合２４にはハンダを使用すること
もできるが、これはあまり好ましくない。
チップ１６の下層はハンダ付けもしくは熱エポキシとす
ることができる接合２６によりキャリア１ｏに付着され
ている。しかしながら、接合２６はハンダ付けとし接合
２４は熱エポキシとするのが特に有利であり、それは一
般的にチップ１６の方がチップ２ｏよりも熱シンクが良
好なためであり、熱消散度の高いチップを下位に配置す
るのが望ましい。
好ましくは、第１のＴＡＢストリップ２８がチップ１６
の頂部の接点１８をＴＡＢストリップの縁の導線に相互
接続する。好ましくは、第２のＴＡＢストリップ３ｏが
チップ２ｏの最上層Ｆ側上にある信号及び電力接点をＴ
ＡＢストリップの縁の第２組の導線に相互接続する。両
ＴＡＢストリップ共引き出され、ＴＡＢストリップ上の
トレースはボンディングレッジ１４上のパッケージ導線
に固着されている。この接続は熱圧縮ボンディングやハ
ンダのりフローもしくは他の方法で行うことができる。
ボンディングに熱圧縮を使用する場合には、２つのＴＡ
Ｂストリップからの導線をボンディングレッジ１４上の
同じ空間内へ固着することができることをお判り願いた
い。あるいは、第１図に示すように、上部ＴＡＢストリ
ップ３０を低部ＴＡＢストリップ２８からのトレースの
位置よりもチップ空胴１２から離れた位置に固着するこ
とができる。
金属熱板２２は第２図に示すような開口を有している。
このようにして、パッケージを密封するために、好まし
くは頂部密封板（蓋）３４が使用され、それは位置３６
において空ＩＭ１２周辺全体にわたってチップキャリア
１０に固着されている。
第１図の実施例において、熱板２２は蓋３４にエポキシ
ボンディングされており、本発明をこのように修正する
ことにより（例えば小型フィン付熱交換器を載置するこ
とができる）蓋３４を熱が真流できるため、熱板２２か
らの第２の熱流路が提供される。
熱板２２はモリブデンやコーパルもしくはキャリア１０
（及び理想的にはチップ２０）に匹敵する良好な熱膨張
を行う高い熱伝導率を有する任意他の材料で製造するこ
とができる。熱板２２は厳密に金属製とする必要はなく
、シリコンやシリコンカーバイドや両者の合成材もしく
は他の材料で’！ＩＪ造することができる。好ましくは
、密封板３４はコバール製であるが、密封板に適した任
意他の材料で製造することもできる。
第２図は第１図の実施例の平面図である。底部チップ層
１６内のいくつかのチップの概要が示されているが、上
部チップ層２０内のチップの概要は別々には示されてお
らず、所望に応じてチップ２０はチップ１６と類似のパ
ターンもしくは異なるパターンでレイアウトすることが
できる。前記したように、ＴＡＢストリップ３０の導線
は引き出されて上部ボンディングレッジ１４上のトレー
スに固着されている。
２個のチップ１６しか示していないが、本発明は広範な
数のチップに使用できる多チツプパッケージ能力を提供
することをお判り願いたい。例えば、チップキャリア１
０は包含しようとするチップの数とサイズに応じて、０
．１６ｍ　（０，４インチ）程度の小幅なものから５０
．８ｍｍ＋（２インチ）程度、もしくはそれよりも広幅
なチップ空胴１２で形成することができる。このパッケ
ージは多数のメモリチップを包含するメモリモジュール
として特に有利である。しかしながら、他の多数のチッ
プ構成も多チツプパッケージに対して極めて有利である
。例えば、チップ２ｏの第２層に対して０ＭＯ８高速プ
ロセッシングチップを使用し、チップの第１層にキャッ
シュメモリチップ１６を使用するものも有利である。こ
のようにして、１個もしくは数個のプロセッサをキャッ
シュメモリに極めて密接に結合することができる。
好ましくは、熱板２２はボンディング位置４０において
チップキャリア１ｏに固着される。導線のための適切な
空間を得るために、厳密に必要な訳ではないが、これら
の位１１４０はボンディングレッジ１４の隅部とするの
が好ましい。接続４０は熱エポキシもしくは低温ハンダ
付けにより行うことができる。これにより、金属板２２
及び接続４０を介したチップ２０の熱シンクが幾分行わ
れる。しかしながら、デツプ２０の熱シンクは代表的に
はまだチップ１６の熱シンク程良好ではなく、従って、
これが設計上のオプションである場合には、パッケージ
低部の高電力消散チップ１６と共に、電力消散の低いチ
ップを上層チップ２０として使用することが好ましい。
例えば、ＣＭＯ８ｄＲＡＭチップ２０を含むメモリモジ
ュールはｄＲＡＭチップのリフレッシュサイクルの制御
と、パリティチェックとローカルキャッシュのために１
８個の１メガビットＣＭＯ８ｄＲＡＭデツプ２０とチッ
プ１６を集積して一辺に５０．８ｍ（２インチ）の２メ
ガビツトメモリモジユールを提供することができる。
〔発明の効果］ 導線は低インピーダンス導線とすることが好ましい。本
発明の利点を考察するもう一つの方法は、同じ外径寸法
のパッケージ内の同数のチップに対して（もしくは所与
の総熱消散能力のパッケージに対して）パッケージから
到来するトレースを広くできることである。本技術にお
いて一般的に認識されているように、低インピーダンス
トレースを有することは極めて望ましく、それは小サイ
ズ導線の場合、数１０〜数１００メガヘルツのクロック
速度を使用したい時は導線のインダクタンスにより穫め
て高いインピーダンスを生じるためである。すなわち、
本発明の利点は所与のパッケージサイズもしくは所与の
総熱伝導に対して従来可能なものよりも広いトレースを
使用できることであり、従って使用する導線は低インピ
ーダンスとなり高周波数における導線インダクタンスの
問題が低減される。
好ましくは、チップ２ｏのＴＡ［３ストリツプ３０への
ボンディングは、チップ１６のＴＡＢストリップ２８へ
のボンディングと同様に熱圧縮ボンディングにより行わ
れる。
チップをレッジ１４に接続するのにＴＡＢストリップを
使用する替りに、熱圧縮ボンディングや他の従来技術の
方法を使用して個別のボンドワイヤを使用することがで
き、前記したように、チップ空胴内部から有機材料を除
去すれば、応用例によっては、個別ワイヤボンディング
の付加コストが正当化される。
ＴＡＢストリップ上のトレースの間隔は０．２５４１１
１１（１０ミル）中心上の０．１７７ｍ（５ミル）導線
とすることができるが、０．６３５ｍ（２５ミル）中心
上の０．２５４ｍ（１０ミル）導線とする方がインピー
ダンス及びクロストークを低減するのにより好ましい。
また、好ましくはないが、一つよりも多いボンドレッジ
１４を使用できることも認識願いたい。
また、ＴＡＢストリップ相互接続により、ＴＡＢストリ
ップ２８のレッジ上のＴＡＢストリップ３０の独立レッ
ジを有することも可能である。
また、一層以上の熱板２２を有することもできる。すな
わら、多レッジ１４を使用する場合、付加チップ層２０
を保持する第２の熱板２２を上部レッジ１４へ固着して
、パッケージが２層（もしくはそれよりも多い）のチッ
プ２０を含み、各層が底層デツプ１６と共にそれ自体の
熱板２２を有するようにすることができる。これもまた
、人聞のメモリを有するマイクロプロセッサの密接集積
を行うのに望ましいことである。マイクロプロセッサの
メモリへのアクセスはパッケージの外部へ行く必要がな
いという事実は、この〇−カルメモリモジュールに対し
て高速アクセスタイムを達成できることを意味する。
同業者であれば本発明を広範に修正及び変更することが
でき、その範囲は特許請求の範囲により制約される。
以上の説明に関連して更に以下の項を開示する。
（１）　　内部空胴及び少くとも１個の集積回路チップ
をｔｐＸ　ＩＩするための前記空用底部上の下部載置空
間を有するチップキャリア本体と、 前記空胴内側で前記載置空間に近接する接点パッドを有
する少くとも一つのボンディングレッジと、 前記空胴内で前記下部載置空間上に載置された熱板とを
具備し、 一前記熱板は低熱抵抗でデツプキャリアの前記本体に取
りつけられており、 一前記熱板は前記ボンディングレッジ上の前記接点パッ
ドの複数個を露呈する開口を有し、 一前記熱板は少くとも１個の集積回路チップを載置する
ための第２の載置面を有し、さらに、 前記下部載置空間上に載置された少くとも１個の集積回
路及び前記第２の載置面上に載置された少くとも１個の
集積回路と、 前記集積回路上の接点パッドを前記ボンディングレッジ
上の選定接点パッドに連結する複数本の接続導線と、 前記チップ空胴の前記本体に密封され、前記チップ空胴
と共に前記下部載置空間、前記熱板及びその上に載置さ
れた前記チップを囲み込む蓋とを具備するチップキャリ
ア。
（２）　　第（１）項において、前記熱板は前記全ての
接点パッド及び前記ボンディングレッジの少くとも一つ
を露呈する開口を有するチップキャリア。
（３）　　第（１）項において、前記熱板上に載置され
た前記チップからの前記導線は前記多数の導電性トレー
ス上を延在するポリマストリップにより少くとも部分的
に支持された導電性トレースを有するチップキャリア。
（４）　　第（１）項において、前記チップキャリア本
体は多層共焼成セラミック本体からなるチップキャリア
。
（５）　　第（１）項のチップキャリアにおいて、第１
及び第２の熱板は共に前記空胴内に囲み込まれており、
前記第２の熱板は前記第１の熱板上に横たわっており、 前記チップキャリア本体は少くとも第１及び第２のボン
ディングレッジを含み、 前記第２のボンディングレッジは前記第１のボンディン
グレッジよりも高く、 前記第２の熱板は低熱抵抗により前記第２のボンディン
グレッジに取りつけられているチップキャリア。
（６）　　第（１）項において、前記熱板はアルミニウ
ムの２０％以内の熱膨張係数を有する金属からなるチッ
プキャリア。
（７）　　第（１）項において、前記熱板上の前記第２
の載置面は実質的に平面状であるチップキャリア。
（８）　　第（１）項において、 前記熱板上の前記第２の載置面は一つよりも多い実質的
に平面状の部分を含み、前記各平面状部分は異なる高さ
を有し、 従って、前記熱板上に載置された前記チップは全てが同
じ高さではないチップキャリア。
（９）　　第（８）項において、 前記熱板の前記載置面の最も突き出た部分上に載置され
ている前記チップは可撓性ポリマストリップ内に支持さ
れた第１組の平行導線に接続されており、 前記熱板の前記量も突き出た部分上に載置されていない
前記チップの少くともいくつかは第２の可撓性ポリマス
トリップにより支持された導線に接続されており、 前記第１のポリマストリップは少くとも部分的に前記第
２のポリマストリップに重畳するチップキャリア。
（１０）第（１）項において、 前記第１の載置面上に載置されたチップの平均熱消散は
前記第２の載置面上に載置されたチップの平均熱消散よ
りも高いチップキャリア。
（１１）第（１）項において、前記チップキャリア本体
の前記第１の載置面上に載置された全チップの総熱消散
は前記熱板上の前記第２の載置面上に載置された全デツ
プの総熱消敗の２倍以上であるチップキャリア。
（１２）第（１）項において、前記熱板上に載置された
前記チップは個別のボンド線により前記ボンディングレ
ッジ上の前記接点パッドに接続されており、 前記熱板上の前記第２の載置面は前記チップキャリア本
体上の前記第１の載置面から離れる向きとされているチ
ップキャリア。
（１３）第（１）項において、前記熱板上に載置された
前記チップは可撓性ポリマストリップ上に支持された導
線を介して前記ボンディングレッジ上の前記接点パッド
に接続されており、 前記チップは前記第１の載置面に対面する前記熱板の表
面上に載置されているチップキャリア。
（１４）第（１）項において、低熱抵抗熱接触材が前記
熱板と前記蓋の熱接触を行うチップキャリア。
（１５）第（１４）項において、前記熱接触材は極めて
柔らかな金属からなるチップキャリア。
（１６）　　基板と、 前記基板に付着された複数個のチップキャリアパッケー
ジと、 前記チップキャリアパッケージを相互接続して所望のマ
クロスコピツク回路構成を構成する複数のトレースを具
備し、 前記チップキャリ５アの少くともいくつかは、（ａ）　
　内部空胴及び少くとも１個の集積回路チップを載置す
る前記空胴底部上の下部載置空間と、（ｂ）　　前記空
胴内側で前記載置空間に近接する接点パッドを有する少
くとも一つのボンディングレッジと、 （Ｃ）　　　・低熱抵抗で前記チップキャリアの前記本
体へ取りつけられ、 ・前記ボンディングレッジ上の前記接点パッドの複数個
を露呈する開口を有し、・少くとも一つの集積回路チッ
プを載置する第２の載置面を有する、 前記空胴内の前記下部載置空間上に載置された熱板と、 （ｄ）　　前記下部載置空間上にＩ！置された少くとも
１個の集積回路及び前記第２の載置面上に載置された少
くとも１個の集積回路と、 （ｅ）　　前記集積回路上の接点パッドを前記ボンディ
ングレッジ上の選定接点パッドに速結する複数本の接続
導線と、 ｍ　　前記チップ空胴の前記本体へ密封され、前記チッ
プ空胴と共に前記下部載置空間、前記熱板及びその上に
載置された前記チップを囲み込む蓋とを具備する回路板
組立体。
（１１）第（１６）項において、前記熱板は前記全ての
接点パッド及び前記ボンディングレッジの少くとも１個
を露呈する間口を有する回路板組立体。
（１８）第（１６）項において、前記熱板上に載置され
た前記チップからの前記導線は前記多数の導電性トレー
ス上を延在するポリマストリップにより少くとも部分的
に支持されているＩｌ？ｌｆ性トレーストレース回路板
組立体。
（１９）第（１６）項において、前記チップキャリア本
体は多層共焼成セラミック本体からなる回路板組立体。
（２０）第（１６）項において、 第１及び第２の熱板が共に前記空胴内に囲み込まれてお
り、前記第２の熱板は前記第１の熱板上に横たわってお
り、 前記チップキャリア本体は少くとも第１及び第２のボン
ディングレッジを含み、 前記第２のボンディングレッジは前記第１のボンディン
グレッジよりも高く、 前記第２の熱板は低熱抵抗で前記第２のボンディングレ
ッジに取りつけられている回路板組立体。
（２１）第（１６）項において、前記熱板はアルミナの
２０％以内の熱膨張係数を有する回路板組立体。
（２２）第（１６）項において、前記熱板上の前記第２
の載置面は実質的に平面状である回路板組立体。
（２３）第（１６）項において、 前記熱板上の前記第２の載置面は一つよりも多い実質的
に平面状の部分を含み、前記各平面状部分は異なる高さ
を有し、 従って、前記熱板上に載置された前記チップは全て同じ
高さではない回路板組立体。
（２４）第（２３）項において、 前記熱板の前記載置面の最も突き出た部分上に載置され
た前記チップは可撓性ポリマストリップ内に支持された
第１組の平行導線に接続されており、 前記熱板の前記最も突き出た部分上に載置されていない
前記チップの少くともいくつがは第２の可撓性ポリマス
トリップにより支持された導線に接続されており、 前記第１のポリマストリップは少くとも部分的に前記第
２のポリマストリップに重畳する回路板組立体。
（２５）第（１６）項において、前記第１の載置面上に
載置されたチップの平均熱消散は前記第２の載置面上に
載置されたチップの平均熱消散よりも高い回路板組立体
。
（２６）第（１６）項において、前記チップキャリア本
体の前記第１の載置面上に載＠された全チップの総熱消
敗は前記熱板上の前記第２のＭ、層面上にＩＩ／ｉ置さ
れた全チップの総熱消散の２倍以上である回路板組立体
。
（２７）第（１６）項において、前記熱板上に載置され
た前置チップは個別のボンド線により前記ボンディング
レッジ上の前記接点パッドへ接続されており 前記熱板上の前記第２の載置面は前記チップキャリア本
体上の前記第１のＭ、直面から離れる向きとされている
回路板組立体。
（２８）第（１６）項において、 前記熱板上に載置された前記チップは可撓性ポリマスト
リップ上に支持された導線により前記ボンディングレッ
ジ上の前記接点パッドに接続されており、 前記デツプは前記第１の載置面に対面する前記熱板の表
面上に載置されている回路板組立体。
（２９）第（１６）項において、低熱抵抗熱接触材が前
記熱板と前記蓋間の熱接触を行う回路板組立体。
（３０）第（２９）項において、前記熱接触材は極めて
柔らかい金属からなる回路板組立体。
（３１）多チップチップキャリアの製造方法において、 その底面上に第１のチップ載置面を有する内部空胴を有
し、前記第１の載置面に近接するレッジを有するチップ
キャリア本体を構成するための多局セラミックコンパウ
ンドを供給し、 前記第１の載置面上に（１個もしくは数個のチップから
なる）第１組のチップを載置し、（１個もしくは数個の
チップからなる）第２の複数個のチップを熱板に組み立
て、 前記熱板をその上に載置された前記第２の複数個のチッ
プと共に前記一つのレッジへ組み立てて、前記熱板が前
記第１の載置面に重畳するようにし、導線を固着して前
記第１の複数個のチップと前記第２の複数個のチップの
所定接点パッドを前記チップキャリア本体の前記レッジ
上の所定接点パッドと接続し、 前記チップキャリア本体に蓋を密封して前記熱板及び前
記空胴内の前記全てのチップを囲み込むステップからな
る多デツプチップキャリアの製造方法。
（３２）第（３１）項において、前記第１組のチップか
らの前記導線は前記第２組のチップからの前記導線を接
続する前に接続される多チップチップキャリアの製造方
法。
（３３）第（３１）項において、前記第１組のチップ及
び前記第２組のチップからの導線は一般的な操作により
前記ボンディングシェルフ上の前記各接点パッドへ接続
される多チップチップキャリアの製造方法。
【図面の簡単な説明】
第１図はデツプキャリアがその空胴底部に載置された一
つのチップ層と熱板の下側にａ置されたもう一つの層を
有する本発明の実施例の断面図、第２図は第１図の実施
例の平面図である。 符号の説明 １０・・・・・・キャリア １２・・・・・・チップ空胴 １４・・・・・・ボンディングレッジ １６．２０・・・・・・チップ １８・・・・・・電力導線用接点 ２２・・・・・・熱板 ２８．３０・・・・・・ＴＡＢストリップ３４・・・・
・・蓋

Claims (2)

    【特許請求の範囲】
  1. （１）内部空胴及び少くとも１個の集積回路チップを載
    置するための前記空胴底部上の下部載置空間を有するチ
    ップキャリア本体と、 前記空胴内側で前記載置空間に近接する接点パッドを有
    する少くとも一つのボンデイングレツジと、 前記空胴内で前記下部載置空間上に載置された熱板とを
    具備し、 −前記熱板は低熱抵抗でチップキャリアの前記本体に取
    りつけられており、 −前記熱板は前記ボンデイングレツジ上の前記接点パッ
    ドの複数個を露呈する開口を有 し、 −前記熱板は少くとも１個の集積回路チップを載置する
    ための第２の載置面を有し、さ らに、 前記下部載置面上に載置された少くとも１個の集積回路
    及び前記第２の載置面上に載置された少くとも１個の集
    積回路と、 前記集積回路上の接点パッドを前記ボンデイングレツジ
    上の選定接点パッドに連結する複数本の接続導線と、 前記チップ空胴の前記本体に密封され、前記チップ空胴
    と共に前記下部載置空間、前記熱板及びその上に載置さ
    れた前記チップを囲み込む蓋とを具備するチップキャリ
    ア。
  2. （２）多チップチップキャリアの製造方法において、そ
    の底面上に第１のチップ載置面を有する内部空胴を有し
    、前記第１の載置面に近接するレツジを有するチップキ
    ャリア本体を構成するための多層セラミックコンパウン
    ドを供給し、 前記第１の載置面上に（１個もしくは数個のチップから
    なる）第１組のチップを載置し、 （１個もしくは数個のチップからなる）第２の複数個の
    チップを熱板に組み立て、 前記熱板をその上に載置された前記第２の複数個のチッ
    プと共に前記一つのレツジへ組み立てて、前記熱板が前
    記第１の載置面に重畳するようにし、導線を固着して前
    記第１の複数個のチップと前記第２の複数個のチップの
    所定接点パッドを前記チップキャリア本体の前記レツジ
    上の所定接点パッドと接続し、 前記チップキャリア本体に蓋を密封して前記熱板及び前
    記空胴内の前記全てのチップを囲み込むステップからな
    る多チップチップキャリアの製造方法。
JP61278519A 1985-11-22 1986-11-21 多チツプチツプキヤリア及び製造方法 Expired - Lifetime JPH0642525B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/801,029 US4943844A (en) 1985-11-22 1985-11-22 High-density package
US801029 1985-11-22

Publications (2)

Publication Number Publication Date
JPS62131553A true JPS62131553A (ja) 1987-06-13
JPH0642525B2 JPH0642525B2 (ja) 1994-06-01

Family

ID=25180003

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61278519A Expired - Lifetime JPH0642525B2 (ja) 1985-11-22 1986-11-21 多チツプチツプキヤリア及び製造方法

Country Status (2)

Country Link
US (1) US4943844A (ja)
JP (1) JPH0642525B2 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5162883A (en) * 1989-07-04 1992-11-10 Fuji Electric Co., Ltd. Increased voltage MOS semiconductor device
US5006924A (en) * 1989-12-29 1991-04-09 International Business Machines Corporation Heat sink for utilization with high density integrated circuit substrates
US5031025A (en) * 1990-02-20 1991-07-09 Unisys Corporation Hermetic single chip integrated circuit package
JPH03266456A (ja) * 1990-03-15 1991-11-27 Nippon Steel Corp 半導体チップ用放熱部材及び半導体パッケージ
US5155067A (en) 1991-03-26 1992-10-13 Micron Technology, Inc. Packaging for a semiconductor die
US5188985A (en) * 1991-03-29 1993-02-23 Aegis, Inc. Surface mount device with high thermal conductivity
US5111277A (en) * 1991-03-29 1992-05-05 Aegis, Inc. Surface mount device with high thermal conductivity
US5285108A (en) * 1991-06-21 1994-02-08 Compaq Computer Corporation Cooling system for integrated circuits
US5328870A (en) * 1992-01-17 1994-07-12 Amkor Electronics, Inc. Method for forming plastic molded package with heat sink for integrated circuit devices
US5362680A (en) * 1992-08-18 1994-11-08 Texas Instruments Incorporated Technique for enhancing adhesion capability of heat spreaders in molded packages
US5313097A (en) * 1992-11-16 1994-05-17 International Business Machines, Corp. High density memory module
JPH06204285A (ja) * 1992-12-28 1994-07-22 Toshiba Corp 半導体装置及びその製造方法
GB9312382D0 (en) * 1993-06-16 1993-07-28 British Aerospace Semi-conductor die assembly
US5477082A (en) * 1994-01-11 1995-12-19 Exponential Technology, Inc. Bi-planar multi-chip module
US5701034A (en) * 1994-05-03 1997-12-23 Amkor Electronics, Inc. Packaged semiconductor die including heat sink with locking feature
GB2339337B (en) * 1995-06-16 2000-03-01 Nec Corp Semiconductor device mounting method and multi-chip module produced by the same
JP3014029B2 (ja) * 1995-06-16 2000-02-28 日本電気株式会社 半導体素子の実装方法
US5900312A (en) 1996-11-08 1999-05-04 W. L. Gore & Associates, Inc. Integrated circuit chip package assembly
AU4902897A (en) 1996-11-08 1998-05-29 W.L. Gore & Associates, Inc. Method for improving reliability of thin circuit substrates by increasing the T of the substrate
US5963429A (en) * 1997-08-20 1999-10-05 Sulzer Intermedics Inc. Printed circuit substrate with cavities for encapsulating integrated circuits
EP1085793B1 (de) * 1999-09-14 2004-05-26 Siemens Aktiengesellschaft Kompakte elektrische Vorrichtung, insbesondere Schaltnetzteil
IL133453A0 (en) * 1999-12-10 2001-04-30 Shellcase Ltd Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
US7033664B2 (en) 2002-10-22 2006-04-25 Tessera Technologies Hungary Kft Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
EP1665374A4 (en) * 2003-08-19 2010-03-03 Capital Formation Inc CAVITY HOUSING / MULTIPLE COMPARTMENTS
US8531012B2 (en) 2009-10-23 2013-09-10 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer over a semiconductor die disposed in a cavity of an interconnect structure and grounded through the die TSV
JP7013991B2 (ja) * 2018-03-26 2022-02-01 セイコーエプソン株式会社 センサーユニット、移動体測位装置、携帯型電子機器、電子機器、移動体および表示装置
US10916507B2 (en) 2018-12-04 2021-02-09 International Business Machines Corporation Multiple chip carrier for bridge assembly

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1539645A1 (de) * 1965-05-28 1969-06-26 Asea Ab Halbleiteranordnung
JPS5561046A (en) * 1978-10-30 1980-05-08 Mitsubishi Electric Corp Packaging device for semiconductor integrated circuit
JPS5588356A (en) * 1978-12-27 1980-07-04 Hitachi Ltd Semiconductor device
JPS5931046A (ja) * 1982-08-13 1984-02-18 Mitsubishi Electric Corp 半導体装置
JPS5944851A (ja) * 1982-09-07 1984-03-13 Seiko Epson Corp 多層チツプ実装パツケ−ジ
JPS6010764A (ja) * 1983-06-30 1985-01-19 Fujitsu Ltd 半導体装置
JPS60117763A (ja) * 1983-11-30 1985-06-25 Fujitsu Ltd 半導体装置

Also Published As

Publication number Publication date
JPH0642525B2 (ja) 1994-06-01
US4943844A (en) 1990-07-24

Similar Documents

Publication Publication Date Title
JPS62131553A (ja) 多チツプチツプキヤリア及び製造方法
US5646828A (en) Thin packaging of multi-chip modules with enhanced thermal/power management
US6326696B1 (en) Electronic package with interconnected chips
US5016138A (en) Three dimensional integrated circuit package
US4338621A (en) Hermetic integrated circuit package for high density high power applications
US6300163B1 (en) Stacked leads-over-chip multi-chip module
KR900003828B1 (ko) 반도체장치 및 그의 제조방법
JP3762844B2 (ja) 対向マルチチップ用パッケージ
US4868712A (en) Three dimensional integrated circuit package
US6838768B2 (en) Module assembly for stacked BGA packages
US5521435A (en) Semiconductor device and a fabrication process thereof
US5811879A (en) Stacked leads-over-chip multi-chip module
US4903120A (en) Chip carrier with interconnects on lid
JPH07263625A (ja) 誘電体テープから形成されたディスクリートなチップキャリアを有する垂直なｉｃチップ積層体
US4922377A (en) Module and a substrate for the module
US20010005042A1 (en) Method of manufacturing a surface mount package
JPH0846085A (ja) 半導体装置及びその製造方法
JPH08504060A (ja) Ｉｃマイクロプロセッサ用で、構造的にｉｃマイクロプロセッサに組み合わされたｉｃメモリー積層を含むモジュール
JPH0756887B2 (ja) 半導体パッケージ及びそれを用いたコンピュータ
JPH0758276A (ja) マルチチップ・モジュール
JPH09129817A (ja) 半導体装置
US4964019A (en) Multilayer bonding and cooling of integrated circuit devices
US6184579B1 (en) Double-sided electronic device
US6057594A (en) High power dissipating tape ball grid array package
JPH08172144A (ja) 半導体装置及びその製造方法