JPH09129817A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 本発明は集積回路素子の実装状態における冷
却構造の半導体装置に関し、素子の温度上昇を高効率か
つ簡易に冷却可能な構造として動作の安定性、信頼性向
上を図ることを目的とする。 【解決手段】 熱伝導性であり、配線パターン２４a が
形成された基板２４にチップ２２をバンプ２３により実
装してチップ組立体２５1 〜２５4 を形成し、各チップ
組立体２５1 〜２５4 をチップ２２が立設状態になるよ
うに接着層２６により積層してモジュール２７A を形成
する。そして、モジュール２７A の下端面に基板２４か
ら電気的導通された端子３０を形成して該端子３０を形
成して該端子にバンプ３１を形成し、該バンプ３１によ
り主基板３２に実装する構成とする。
却構造の半導体装置に関し、素子の温度上昇を高効率か
つ簡易に冷却可能な構造として動作の安定性、信頼性向
上を図ることを目的とする。 【解決手段】 熱伝導性であり、配線パターン２４a が
形成された基板２４にチップ２２をバンプ２３により実
装してチップ組立体２５1 〜２５4 を形成し、各チップ
組立体２５1 〜２５4 をチップ２２が立設状態になるよ
うに接着層２６により積層してモジュール２７A を形成
する。そして、モジュール２７A の下端面に基板２４か
ら電気的導通された端子３０を形成して該端子３０を形
成して該端子にバンプ３１を形成し、該バンプ３１によ
り主基板３２に実装する構成とする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路素子（以
下、チップという）の実装状態における冷却構造の半導
体装置に関する。近年、チップの高集積化が進むなか
で、チップの高密度実装の要請が高まっている。そのた
め、チップによる発熱が動作に影響を及ぼすようになっ
てきており、簡易かつ高効率で冷却可能な構造とする必
要がある。
下、チップという）の実装状態における冷却構造の半導
体装置に関する。近年、チップの高集積化が進むなか
で、チップの高密度実装の要請が高まっている。そのた
め、チップによる発熱が動作に影響を及ぼすようになっ
てきており、簡易かつ高効率で冷却可能な構造とする必
要がある。
【０００２】
【従来の技術】従来、実装されたチップの冷却構造を有
するものとして、例えば特開昭５５−１４６９５３号公
報に記載されている実装装置が知られている。これは、
ＣＰＵ（中央演算処理装置）のような集積回路装置を平
面的に複数個実装された部品取り付け伝熱ウエハを複数
枚積層して積層体を形成し、この積層体を所定数基板上
に配置したものであって、基板上の積層体の傍に冷却流
体導管を延在させて集積回路装置で発生した熱を運び去
る構造のものである。
するものとして、例えば特開昭５５−１４６９５３号公
報に記載されている実装装置が知られている。これは、
ＣＰＵ（中央演算処理装置）のような集積回路装置を平
面的に複数個実装された部品取り付け伝熱ウエハを複数
枚積層して積層体を形成し、この積層体を所定数基板上
に配置したものであって、基板上の積層体の傍に冷却流
体導管を延在させて集積回路装置で発生した熱を運び去
る構造のものである。
【０００３】このような実装装置では、集積回路装置を
実装したウエハを複数枚積層しているものであるが、該
集積回路装置は平面的に実装されており、より一層の高
密度化を図る観点から集積回路装置を３次元で実装する
ことが考えられている。ここで、図１５に、従来のチッ
プの縦型実装の説明図を示す。図１５（Ａ）は側部断面
図であり、図１５（Ｂ）は、図１５（Ａ）の部分拡大図
である。図１５（Ａ），（Ｂ）に示す半導体装置１１
は、チップ１２の何れか一辺の入出力パッド（図に現わ
れず）上にバンプ１３が形成され、バンプ１３にＴＡＢ
（Tape Automated Bonding) リード１４が接続される。
これがＴＡＢリード１４を揃えて複数個用意され、樹脂
１５により封止されてチップモジュール１６が形成され
る。このチップモジュール１６の一つの面からは上記Ｔ
ＡＢリード１４のアウタリードが延出された状態であ
り、この状態でテストが行われ、テスト後にＴＡＢリー
ド１４のアウタリードをシリコン基板１７の薄膜配線１
８上にハンダ１９によりハンダ接合して実装したもので
ある。
実装したウエハを複数枚積層しているものであるが、該
集積回路装置は平面的に実装されており、より一層の高
密度化を図る観点から集積回路装置を３次元で実装する
ことが考えられている。ここで、図１５に、従来のチッ
プの縦型実装の説明図を示す。図１５（Ａ）は側部断面
図であり、図１５（Ｂ）は、図１５（Ａ）の部分拡大図
である。図１５（Ａ），（Ｂ）に示す半導体装置１１
は、チップ１２の何れか一辺の入出力パッド（図に現わ
れず）上にバンプ１３が形成され、バンプ１３にＴＡＢ
（Tape Automated Bonding) リード１４が接続される。
これがＴＡＢリード１４を揃えて複数個用意され、樹脂
１５により封止されてチップモジュール１６が形成され
る。このチップモジュール１６の一つの面からは上記Ｔ
ＡＢリード１４のアウタリードが延出された状態であ
り、この状態でテストが行われ、テスト後にＴＡＢリー
ド１４のアウタリードをシリコン基板１７の薄膜配線１
８上にハンダ１９によりハンダ接合して実装したもので
ある。
【０００４】このように、個々のチップ１２が縦型に配
置されて実装されることにより、平面的に実装する場合
に比べて実装面積に対するチップ個数が増大して実装密
度が向上されるものである。このような縦型の実装構造
は、特にメモリチップのようなリードピン数の比較的少
ない集積回路素子を実装する場合に適している。
置されて実装されることにより、平面的に実装する場合
に比べて実装面積に対するチップ個数が増大して実装密
度が向上されるものである。このような縦型の実装構造
は、特にメモリチップのようなリードピン数の比較的少
ない集積回路素子を実装する場合に適している。
【０００５】
【発明が解決しようとする課題】しかし、近年記憶容量
増大の要請からメモリチップにおいても実装密度が向上
し、チップからの発熱量が増大する傾向にある。ところ
が、図１５に示すような半導体装置１１ではチップ１２
から外部に熱が伝わる経路が設けられていないことか
ら、発熱量の増大に伴なってファン等により外部から強
制冷却を行ってもチップ１２から熱が放出されずにチッ
プ温度が上昇して動作が損なわれ、信頼性が低下すると
いう問題がある。
増大の要請からメモリチップにおいても実装密度が向上
し、チップからの発熱量が増大する傾向にある。ところ
が、図１５に示すような半導体装置１１ではチップ１２
から外部に熱が伝わる経路が設けられていないことか
ら、発熱量の増大に伴なってファン等により外部から強
制冷却を行ってもチップ１２から熱が放出されずにチッ
プ温度が上昇して動作が損なわれ、信頼性が低下すると
いう問題がある。
【０００６】そこで、本発明は上記課題に鑑みなされた
もので、素子の温度上昇を高効率かつ簡易に冷却可能な
構造として動作の安定性、信頼性向上を図る半導体装置
を提供することを目的とする。
もので、素子の温度上昇を高効率かつ簡易に冷却可能な
構造として動作の安定性、信頼性向上を図る半導体装置
を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１では、所定数の集積回路素子が主基板上に
立設状態で実装される半導体装置において、一の前記集
積回路素子が熱伝導性の基板上に形成された配線パター
ンに電気的接続層を介して実装されたチップ組立体を、
所定数積層したモジュールと、該モジュールにおける該
集積回路素子が前記立設状態のときに下端となる面に、
該基板の配線パターンと電気的接続されて形成された前
記主基板に実装させるための所定数の接合部と、を有し
て半導体装置が構成される。
に、請求項１では、所定数の集積回路素子が主基板上に
立設状態で実装される半導体装置において、一の前記集
積回路素子が熱伝導性の基板上に形成された配線パター
ンに電気的接続層を介して実装されたチップ組立体を、
所定数積層したモジュールと、該モジュールにおける該
集積回路素子が前記立設状態のときに下端となる面に、
該基板の配線パターンと電気的接続されて形成された前
記主基板に実装させるための所定数の接合部と、を有し
て半導体装置が構成される。
【０００８】請求項２では、請求項１のモジュールに、
該モジュールの一端面で表出している前記集積回路素子
に取着される放熱基板が設けられる。請求項３では、請
求項１又は２記載のモジュールの備える前記基板及び前
記放熱基板を、前記集積回路素子より大に形成して冷却
用フィンを形成させてなる。
該モジュールの一端面で表出している前記集積回路素子
に取着される放熱基板が設けられる。請求項３では、請
求項１又は２記載のモジュールの備える前記基板及び前
記放熱基板を、前記集積回路素子より大に形成して冷却
用フィンを形成させてなる。
【０００９】請求項４では、請求項３記載の基板及び放
熱基板において、前記冷却用フィンを形成する部分の板
厚と、前記集積回路素子が実装される領域部分の板厚と
が異って形成されてなる。請求項５では、請求項１〜４
の何れか一項において、前記モジュールの前記チップ組
立体ごとに、前記主基板に電気的接続する前記接合部を
形成するための端子が所定数形成されてなる。
熱基板において、前記冷却用フィンを形成する部分の板
厚と、前記集積回路素子が実装される領域部分の板厚と
が異って形成されてなる。請求項５では、請求項１〜４
の何れか一項において、前記モジュールの前記チップ組
立体ごとに、前記主基板に電気的接続する前記接合部を
形成するための端子が所定数形成されてなる。
【００１０】請求項６では、請求項５記載のモジュール
において、所定数の前記集積回路素子の共通信号に対応
する前記端子に前記接合部が形成され、該集積回路素子
の固有の信号に対応する前記端子に前記接合部が選択的
に前記主基板に電気的接続状態にすべく形成されてな
る。
において、所定数の前記集積回路素子の共通信号に対応
する前記端子に前記接合部が形成され、該集積回路素子
の固有の信号に対応する前記端子に前記接合部が選択的
に前記主基板に電気的接続状態にすべく形成されてな
る。
【００１１】請求項７では、請求項６記載の接合部の選
択的な電気的非接続部分に対応する前記端子に該接合部
を非形成とし、又は非実装となる形状に形成してなる。
請求項８では、請求項７記載の接合部が非形成の前記端
子に絶縁部材を形成してなる。
択的な電気的非接続部分に対応する前記端子に該接合部
を非形成とし、又は非実装となる形状に形成してなる。
請求項８では、請求項７記載の接合部が非形成の前記端
子に絶縁部材を形成してなる。
【００１２】請求項９では、請求項１〜８の何れか一項
において、前記モジュールに、予備の前記チップ組立体
が設けられ、該モジュールの状態における機能試験に応
じて採用されてなる。請求項１０では、請求項１〜９の
何れか一項において、前記集積回路素子は、立設状態の
実装に適した少端子数かつ高集積度の素子である。
において、前記モジュールに、予備の前記チップ組立体
が設けられ、該モジュールの状態における機能試験に応
じて採用されてなる。請求項１０では、請求項１〜９の
何れか一項において、前記集積回路素子は、立設状態の
実装に適した少端子数かつ高集積度の素子である。
【００１３】請求項１１では、請求項１０記載の集積回
路素子がメモリ用素子である。上述のように請求項１の
発明では、集積回路素子が熱伝導性基板上に実装された
チップ組立体を所定数積層してモジュールを形成し、該
モジュールを主基板に接合部を介して実装する構造とす
る。これにより、集積回路素子が高集積化して多数実装
されても発生した熱を基板、接合部を介して主基板に伝
達する放熱経路が形成され、素子の温度上昇を高効率か
つ簡易に防止することが可能となって動作の安定性、信
頼性の向上を図ることが可能となる。
路素子がメモリ用素子である。上述のように請求項１の
発明では、集積回路素子が熱伝導性基板上に実装された
チップ組立体を所定数積層してモジュールを形成し、該
モジュールを主基板に接合部を介して実装する構造とす
る。これにより、集積回路素子が高集積化して多数実装
されても発生した熱を基板、接合部を介して主基板に伝
達する放熱経路が形成され、素子の温度上昇を高効率か
つ簡易に防止することが可能となって動作の安定性、信
頼性の向上を図ることが可能となる。
【００１４】請求項２の発明では、モジュールの一端子
で表出される集積回路素子に熱伝導性の放熱基板を設け
る。これにより、基板の接触されない集積回路素子の放
熱効果を高めることが可能となる。請求項３又は４の発
明では、モジュールの備える基板及び放熱基板を集積回
路素子より大に形成して冷却用フィンを形成させ、適宜
冷却用フィン部分となる部分の板厚を異ならせて形成す
る。これにより、冷却用フィンとなる部分で放熱を行わ
せ、また板厚を異ならせることでフィン部分のピッチ設
定を放熱効率の最適なピッチで行わせることが可能とな
り、より放熱効果を向上させることが可能となる。
で表出される集積回路素子に熱伝導性の放熱基板を設け
る。これにより、基板の接触されない集積回路素子の放
熱効果を高めることが可能となる。請求項３又は４の発
明では、モジュールの備える基板及び放熱基板を集積回
路素子より大に形成して冷却用フィンを形成させ、適宜
冷却用フィン部分となる部分の板厚を異ならせて形成す
る。これにより、冷却用フィンとなる部分で放熱を行わ
せ、また板厚を異ならせることでフィン部分のピッチ設
定を放熱効率の最適なピッチで行わせることが可能とな
り、より放熱効果を向上させることが可能となる。
【００１５】請求項５乃至８の発明では、モジュールの
チップ組立体ごとに接合部を形成するための端子が所定
数形成され、該端子に、モジュールが実装される主基板
に対応する接合部を選択的に形成し、又は非形成若しく
は非形成部分に絶縁部材を形成し、又は非実装とすべく
形状に形成する。これにより、高効率かつ簡易な冷却可
能な構造で、集積回路素子の端子の接続、非接続を容易
に設定することが可能となる。
チップ組立体ごとに接合部を形成するための端子が所定
数形成され、該端子に、モジュールが実装される主基板
に対応する接合部を選択的に形成し、又は非形成若しく
は非形成部分に絶縁部材を形成し、又は非実装とすべく
形状に形成する。これにより、高効率かつ簡易な冷却可
能な構造で、集積回路素子の端子の接続、非接続を容易
に設定することが可能となる。
【００１６】請求項９の発明では、モジュールに予備の
チップ組立体を設けておく。これにより、テスト後の結
果に応じて容易に代替えを行うことが可能となる。請求
項１０又は１１の発明では、使用される集積回路素子が
立設状態の実装に適した少端子数かつ高集積度の素子、
例えばメモリ用素子である。これにより、メモリ用素子
等の高密度実装を冷却構造で実現することが可能とな
る。
チップ組立体を設けておく。これにより、テスト後の結
果に応じて容易に代替えを行うことが可能となる。請求
項１０又は１１の発明では、使用される集積回路素子が
立設状態の実装に適した少端子数かつ高集積度の素子、
例えばメモリ用素子である。これにより、メモリ用素子
等の高密度実装を冷却構造で実現することが可能とな
る。
【００１７】
【発明の実施の形態】図１に、本発明の第１実施例の構
成図を示す。図１（Ａ）は半導体装置２１Aの側断面
図、図１（Ｂ）は図１のモジュールの部分断面図であ
る。図１（Ａ）に示す半導体装置２１A は、集積回路素
子であるメモリ用素子等のチップ２２が、電気的接続層
を構成するバンプ（金、ハンダ等の金属バンプ、又は銀
ペースト等の導電性部材による立体電極）２３が対応す
る個数で形成され、これが配線パターン２４ａが形成さ
れた基板２４上に実装される（後述する）。このバンプ
２３の近傍にポッティング等により封止材（モールド樹
脂等）２３ａにより封止させて、一つのチップ組立体２
５1 が形成される。
成図を示す。図１（Ａ）は半導体装置２１Aの側断面
図、図１（Ｂ）は図１のモジュールの部分断面図であ
る。図１（Ａ）に示す半導体装置２１A は、集積回路素
子であるメモリ用素子等のチップ２２が、電気的接続層
を構成するバンプ（金、ハンダ等の金属バンプ、又は銀
ペースト等の導電性部材による立体電極）２３が対応す
る個数で形成され、これが配線パターン２４ａが形成さ
れた基板２４上に実装される（後述する）。このバンプ
２３の近傍にポッティング等により封止材（モールド樹
脂等）２３ａにより封止させて、一つのチップ組立体２
５1 が形成される。
【００１８】このチップ組立体２５1 が所定数（本実施
例で４つのチップ組立体２５1 〜２５4 とする）接着層
２６を介在させて積層されてモジュール２７A が形成さ
れる。ここで、上記基板２４は、高熱伝導性の部材、例
えばＡｌＮ（窒化アルミニウム）やＳｉＣ（炭化ケイ
素）等の高熱伝導セラミック、又は銅若しくはアルミニ
ウム等の金属で形成される。そして、上記高熱伝導性部
材上に、例えば薄膜形成プロセスで配線パターン２４a
が形成されたものである。また、接着層２６は、高熱伝
導性の部材であって、例えばハンダやエポキシ樹脂の接
着剤が使用される。
例で４つのチップ組立体２５1 〜２５4 とする）接着層
２６を介在させて積層されてモジュール２７A が形成さ
れる。ここで、上記基板２４は、高熱伝導性の部材、例
えばＡｌＮ（窒化アルミニウム）やＳｉＣ（炭化ケイ
素）等の高熱伝導セラミック、又は銅若しくはアルミニ
ウム等の金属で形成される。そして、上記高熱伝導性部
材上に、例えば薄膜形成プロセスで配線パターン２４a
が形成されたものである。また、接着層２６は、高熱伝
導性の部材であって、例えばハンダやエポキシ樹脂の接
着剤が使用される。
【００１９】上記モジュール２７A において、チップ２
２が立設された状態で該モジュール２７A を実装する際
に下端となる面であって、基板２４の配線パターンの端
面が表出するように研磨され、保護層２８が図１（Ｂ）
に示すように形成される。そして、保護層２８の上記表
出した総ての配線パターンの端面に対応する部分にビア
２８ａを形成して該ビア２８ａ内に導電部材（タングス
テン等）２９を充填し、この上に端子３０が形成された
ものである。この端子３０のピッチは、Ｘ方向ではチッ
プ２２の厚みと基板２４の厚みの和となり、Ｙ方向で
は、基板２４上の配線パターン２４ａにより決定され
る。
２が立設された状態で該モジュール２７A を実装する際
に下端となる面であって、基板２４の配線パターンの端
面が表出するように研磨され、保護層２８が図１（Ｂ）
に示すように形成される。そして、保護層２８の上記表
出した総ての配線パターンの端面に対応する部分にビア
２８ａを形成して該ビア２８ａ内に導電部材（タングス
テン等）２９を充填し、この上に端子３０が形成された
ものである。この端子３０のピッチは、Ｘ方向ではチッ
プ２２の厚みと基板２４の厚みの和となり、Ｙ方向で
は、基板２４上の配線パターン２４ａにより決定され
る。
【００２０】上記端子３０に、接合部であるバンプ（上
記バンプ２３と同材質）３１が形成され、このバンプ３
１を主基板（マザーボード）３２の配線パターン上に接
続されて実装される。すなわち、主基板３２に所定数の
モジュール２７A をバンプ３１を介して実装されること
により、チップ２２が立設状態で実装された半導体装置
２１A が形成されるものである。
記バンプ２３と同材質）３１が形成され、このバンプ３
１を主基板（マザーボード）３２の配線パターン上に接
続されて実装される。すなわち、主基板３２に所定数の
モジュール２７A をバンプ３１を介して実装されること
により、チップ２２が立設状態で実装された半導体装置
２１A が形成されるものである。
【００２１】ここで、図２に、図１のチップと基板の接
合状態の部分拡大図を示す。チップ２２には、該チップ
２２に形成された電極パッド（図示せず）上にバンプ２
３が形成され、バンプ２３上に銀ペースト等の導電性部
材２３b が塗布される。そして、基板２４に形成された
配線パターン２４ａ上に形成されたランド２４b に、該
導電性部材２３b が塗布されたバンプ２３を位置決め
し、チップ２２と基板２４間に熱硬化性の封止材２３ａ
を塗布してキュアすることにより硬化、接着させて接合
して電気接続層とするものである。
合状態の部分拡大図を示す。チップ２２には、該チップ
２２に形成された電極パッド（図示せず）上にバンプ２
３が形成され、バンプ２３上に銀ペースト等の導電性部
材２３b が塗布される。そして、基板２４に形成された
配線パターン２４ａ上に形成されたランド２４b に、該
導電性部材２３b が塗布されたバンプ２３を位置決め
し、チップ２２と基板２４間に熱硬化性の封止材２３ａ
を塗布してキュアすることにより硬化、接着させて接合
して電気接続層とするものである。
【００２２】そこで、図３に、図１の製造説明図を示
す。図３において、まずチップ２２側では該チップ２２
上に金又はハンダによるバンプ２３を形成し、（ステッ
プ（Ｓ）１）、バンプ２３上に銀ペーストをコーティン
グする（Ｓ２）。一方、同時的進行で基板２４側では該
基板２４の配線パターン２４a 上に封止材２３a が塗布
される（Ｓ３）。そして、チップ２２を基板２４上に位
置させてキュアすることにより実装してチップ組立体２
５1 〜２５4 を形成する（Ｓ４）。
す。図３において、まずチップ２２側では該チップ２２
上に金又はハンダによるバンプ２３を形成し、（ステッ
プ（Ｓ）１）、バンプ２３上に銀ペーストをコーティン
グする（Ｓ２）。一方、同時的進行で基板２４側では該
基板２４の配線パターン２４a 上に封止材２３a が塗布
される（Ｓ３）。そして、チップ２２を基板２４上に位
置させてキュアすることにより実装してチップ組立体２
５1 〜２５4 を形成する（Ｓ４）。
【００２３】そこで、チップ組立体２５1 〜２５4 を接
着層２６により積層し（Ｓ５）、下端面を研磨して配線
パターン２４ａの端面を表出させる（Ｓ６）。その後、
図１（Ｂ）に説明したように保護層２８、ビア２８ａの
形成、導電部材を充填して端子３０を形成してモジュー
ル２７A とする（Ｓ７）。この端子３０上にバンプ３１
を形成し（Ｓ８）、このモジュール２７A を主基板３２
に所定数実装するものである（Ｓ９）。なお、モジュー
ル２７A にバンプ３１を形成する前に、実装されたチッ
プ２２の電気的試験を行ってもよい。
着層２６により積層し（Ｓ５）、下端面を研磨して配線
パターン２４ａの端面を表出させる（Ｓ６）。その後、
図１（Ｂ）に説明したように保護層２８、ビア２８ａの
形成、導電部材を充填して端子３０を形成してモジュー
ル２７A とする（Ｓ７）。この端子３０上にバンプ３１
を形成し（Ｓ８）、このモジュール２７A を主基板３２
に所定数実装するものである（Ｓ９）。なお、モジュー
ル２７A にバンプ３１を形成する前に、実装されたチッ
プ２２の電気的試験を行ってもよい。
【００２４】このように形成された半導体装置２１
A は、図１（Ａ）に示すように、チップ２２による発熱
がバンプ２３を介して、基板２４に伝わりまた隣接のチ
ップ組立体における当該チップ２２と接着層２６で接着
される基板２４に伝わり、接合部としてのバンプ３１を
介して主基板３２に伝わって放熱される。
A は、図１（Ａ）に示すように、チップ２２による発熱
がバンプ２３を介して、基板２４に伝わりまた隣接のチ
ップ組立体における当該チップ２２と接着層２６で接着
される基板２４に伝わり、接合部としてのバンプ３１を
介して主基板３２に伝わって放熱される。
【００２５】すなわち、主基板３２に対してチップ２２
が立設状態で垂直に実装される構造のものであっても、
基板２４の熱伝導性により該チップ２２の熱を主基板３
２側に並列的に高効率かつ簡易に発散させることがで
き、動作の安定性、信頼性の向上が図られるものであ
る。
が立設状態で垂直に実装される構造のものであっても、
基板２４の熱伝導性により該チップ２２の熱を主基板３
２側に並列的に高効率かつ簡易に発散させることがで
き、動作の安定性、信頼性の向上が図られるものであ
る。
【００２６】ところで、上述のようにチップ２２の熱が
バンプ２３、基板２４、バンプ３１を介して主基板３２
に伝えるものであることから、該バンプ２３及びバンプ
３１の個数が少ない場合には放熱の効率が低下する。そ
こで、チップ２２と基板２４との間、基板２４と主基板
３２との間に電気的接続とは無関係の放熱用のバンプを
所定数形成することにより、各間の熱抵抗値を低下させ
ることができ、高効率で放熱することができることか
ら、動作の安定性、信頼性の向上が図られるものであ
る。
バンプ２３、基板２４、バンプ３１を介して主基板３２
に伝えるものであることから、該バンプ２３及びバンプ
３１の個数が少ない場合には放熱の効率が低下する。そ
こで、チップ２２と基板２４との間、基板２４と主基板
３２との間に電気的接続とは無関係の放熱用のバンプを
所定数形成することにより、各間の熱抵抗値を低下させ
ることができ、高効率で放熱することができることか
ら、動作の安定性、信頼性の向上が図られるものであ
る。
【００２７】続いて、図４に、第１実施例の他の実施例
の構成図を示す。図４（Ａ）に示す半導体装置２１
B は、図１に示すモジュール２７A の端部に位置される
チップ組立体２５1 における表出しているチップ２２に
上記接着層２６を介して放熱基板３３が取り付けられて
モジュール２７B が構成されたもので、このモジュール
２７B が主基板３２に実装される際に放熱基板３３に接
合部の一部としての所定数のバンプ３４が形成される。
すなわち、バンプ３４は、チップ２２で発生して放熱基
板３３に蓄えられた熱を主基板３２に伝えるためのもの
で、電気的な役割は有しない。
の構成図を示す。図４（Ａ）に示す半導体装置２１
B は、図１に示すモジュール２７A の端部に位置される
チップ組立体２５1 における表出しているチップ２２に
上記接着層２６を介して放熱基板３３が取り付けられて
モジュール２７B が構成されたもので、このモジュール
２７B が主基板３２に実装される際に放熱基板３３に接
合部の一部としての所定数のバンプ３４が形成される。
すなわち、バンプ３４は、チップ２２で発生して放熱基
板３３に蓄えられた熱を主基板３２に伝えるためのもの
で、電気的な役割は有しない。
【００２８】これにより、モジュール２７B で発生する
熱をより効率的に主基板３２に伝えて、放熱効果を高め
ることができるものである。図４（Ｂ）は、半導体装置
２１C のうちのモジュール２７C の下部分の断面図を示
したもので、接合部としてリードピン３５が各チップ組
立体２５1 〜２５4ごとに所定数形成されたモジュール
２７C が該リードピン３５により主基板３２に実装され
るものである。この主基板３２へのモジュール２７C の
実装形態は、リード挿入方式や突き当て（ピングリッド
アレイ（ＰＧＡ）方式）の何れであっても、モジュール
２７C の熱を示す主基板３２にリードピン３５で伝える
ものである。
熱をより効率的に主基板３２に伝えて、放熱効果を高め
ることができるものである。図４（Ｂ）は、半導体装置
２１C のうちのモジュール２７C の下部分の断面図を示
したもので、接合部としてリードピン３５が各チップ組
立体２５1 〜２５4ごとに所定数形成されたモジュール
２７C が該リードピン３５により主基板３２に実装され
るものである。この主基板３２へのモジュール２７C の
実装形態は、リード挿入方式や突き当て（ピングリッド
アレイ（ＰＧＡ）方式）の何れであっても、モジュール
２７C の熱を示す主基板３２にリードピン３５で伝える
ものである。
【００２９】上記リードピン３５は、基板２４の形成時
に配線パターン２４ａ上に取り付けるものであり、熱伝
導の効率を高めるために、例えばグランドパターン上に
複数取り付けてもよい。また、リードピン３５は、モジ
ュール２７C を形成した時点で主基板３２に実装する前
に各チップ２２の電気的試験を行うことができ、適宜バ
ーンインと組み合わせて試験を行ってもよく、特にチッ
プ２２の歩留りの比較的悪い場合に、主基板２２への実
装前に行うことで交換等を容易に行うことができるもの
である。
に配線パターン２４ａ上に取り付けるものであり、熱伝
導の効率を高めるために、例えばグランドパターン上に
複数取り付けてもよい。また、リードピン３５は、モジ
ュール２７C を形成した時点で主基板３２に実装する前
に各チップ２２の電気的試験を行うことができ、適宜バ
ーンインと組み合わせて試験を行ってもよく、特にチッ
プ２２の歩留りの比較的悪い場合に、主基板２２への実
装前に行うことで交換等を容易に行うことができるもの
である。
【００３０】また、図４（Ｃ）に示す半導体装置２１D
は、モジュール２７D における各チップ組立体２５1 〜
２５4 において、チップ２２を基板２４の配線パターン
２４ a 上に実装する場合に、ＴＡＢリード３６を使用し
たもので、基板２４に対してチップ２２がフェースダウ
ンで実装された状態である。このとき、該チップ２２と
基板２４とは離隔されており、かつＴＡＢリード３６で
は熱伝導が望めないことから、該チップ２２と基板２４
間にシリコンコンパウンドやシリコンシート等のような
熱伝導部材３７が介在される。そして、チップ２２を封
止材（上記封止材２３ａと同様）３８により封止され
る。
は、モジュール２７D における各チップ組立体２５1 〜
２５4 において、チップ２２を基板２４の配線パターン
２４ a 上に実装する場合に、ＴＡＢリード３６を使用し
たもので、基板２４に対してチップ２２がフェースダウ
ンで実装された状態である。このとき、該チップ２２と
基板２４とは離隔されており、かつＴＡＢリード３６で
は熱伝導が望めないことから、該チップ２２と基板２４
間にシリコンコンパウンドやシリコンシート等のような
熱伝導部材３７が介在される。そして、チップ２２を封
止材（上記封止材２３ａと同様）３８により封止され
る。
【００３１】これらチップ組立体２５1 〜２５4 が接着
層２６を介して積層され、また適宜図４（Ａ）に示すよ
うな放熱基板が設けられたモジュール２７D が形成され
る。そして、接合部としてバンプ３３が形成され、主基
板３２に実装されるものである。
層２６を介して積層され、また適宜図４（Ａ）に示すよ
うな放熱基板が設けられたモジュール２７D が形成され
る。そして、接合部としてバンプ３３が形成され、主基
板３２に実装されるものである。
【００３２】このような半導体装置２１D が、基板２４
に、熱伝導部材３７を介して及び接着層２６で接着され
たチップ２２の熱が伝えられ、バンプ３３を介して主基
板３２に伝熱して放熱するものである。なお、放熱効率
を高めるためにバンプ３３の数を放熱用として増加させ
てもよい。
に、熱伝導部材３７を介して及び接着層２６で接着され
たチップ２２の熱が伝えられ、バンプ３３を介して主基
板３２に伝熱して放熱するものである。なお、放熱効率
を高めるためにバンプ３３の数を放熱用として増加させ
てもよい。
【００３３】次に、図５に、本発明の第２実施例の構成
図を示す。図５に示す半導体装置２１E は、モジュール
２７E を構成する各チップ組立体２５1 〜２５4 の基板
２４ E を、実装されるチップ２２より大に形成し、接合
部であるバンプ３３が形成する面と反対側に突出させる
ように配置したもので、他の構成は図１と同様である。
図を示す。図５に示す半導体装置２１E は、モジュール
２７E を構成する各チップ組立体２５1 〜２５4 の基板
２４ E を、実装されるチップ２２より大に形成し、接合
部であるバンプ３３が形成する面と反対側に突出させる
ように配置したもので、他の構成は図１と同様である。
【００３４】この基板２４E はチップ２２が実装される
部分のみ配線パターン（図示せず）が形成されていれば
よく、モジュール２７E における各基板２４E の突出部
分が冷却用フィン形状となる。このフィン形状は、チッ
プ２２の厚さや当該基板２４ E の厚さでピッチが決定さ
れる微細な平板フィンとなる。例えばチップ２２の厚さ
が０．４〜０．６ｍｍ、基板２４E の厚さが２．６ｍｍ
とすると、フィン形状のピッチは３．０〜３．６ｍｍと
なる。
部分のみ配線パターン（図示せず）が形成されていれば
よく、モジュール２７E における各基板２４E の突出部
分が冷却用フィン形状となる。このフィン形状は、チッ
プ２２の厚さや当該基板２４ E の厚さでピッチが決定さ
れる微細な平板フィンとなる。例えばチップ２２の厚さ
が０．４〜０．６ｍｍ、基板２４E の厚さが２．６ｍｍ
とすると、フィン形状のピッチは３．０〜３．６ｍｍと
なる。
【００３５】このように、各基板２４E で冷却用フィン
形状を形成させることにより、各チップ２２で発生され
る熱量の大部分を当該フィン形状部分より空間に放熱す
ることができ、他の熱量がバンプ３３を介して主基板３
２に放熱される。なお、このような半導体装置２１E を
ファン等により強制冷却することで、より冷却効率を高
めることができるものである。
形状を形成させることにより、各チップ２２で発生され
る熱量の大部分を当該フィン形状部分より空間に放熱す
ることができ、他の熱量がバンプ３３を介して主基板３
２に放熱される。なお、このような半導体装置２１E を
ファン等により強制冷却することで、より冷却効率を高
めることができるものである。
【００３６】続いて、図６に、本発明の第３実施例の構
成図を示す。図６に示す半導体装置２１F は、モジュー
ル２７F において、図５に示す基板２４E のフィン形状
部分を肉薄とした肉薄部２４f を形成した板厚の異なっ
た基板２４F を使用したもので、他の構成は図５と同様
である。例えば、基板２４F の肉薄部の厚さを約１．６
ｍｍ、肉厚部分の厚さを約２．６ｍｍ、チップ２２の厚
さを０．４〜０．６ｍｍとすると、フィン形状部分のピ
ッチは約３．０〜３．６ｍｍとなる。なお、図６では寸
法関係を無視して示してある。
成図を示す。図６に示す半導体装置２１F は、モジュー
ル２７F において、図５に示す基板２４E のフィン形状
部分を肉薄とした肉薄部２４f を形成した板厚の異なっ
た基板２４F を使用したもので、他の構成は図５と同様
である。例えば、基板２４F の肉薄部の厚さを約１．６
ｍｍ、肉厚部分の厚さを約２．６ｍｍ、チップ２２の厚
さを０．４〜０．６ｍｍとすると、フィン形状部分のピ
ッチは約３．０〜３．６ｍｍとなる。なお、図６では寸
法関係を無視して示してある。
【００３７】このように、基板２４F によるフィン間の
ピッチをモジュール２７F の周囲の環境（空気流の風速
や温度、ファン等による空気供給形態など）に応じて、
冷却性能の観点から最適に設定することができ、冷却性
能を向上させることができる。
ピッチをモジュール２７F の周囲の環境（空気流の風速
や温度、ファン等による空気供給形態など）に応じて、
冷却性能の観点から最適に設定することができ、冷却性
能を向上させることができる。
【００３８】ここで、図７に、図６の最適フィンの説明
図を示す。また、図８に、図７の強制冷却による冷却効
率のグラフを示す。図７は、モジュール２７F の一例を
示したもので、例えばアルミニウムで形成された基板２
４F のフィン形状部分が肉薄部２４f のピッチ３．２ｍ
ｍ（肉薄部２４f の厚さ１．６ｍｍ）で全体の厚さ方向
の寸法を３６．８ｍｍとし、肉薄部２４f の長さ３７ｍ
ｍ、高さ２０ｍｍとしたものである。なお、このモジュ
ール２７F は１２個のチップ２２と１２個の基板２４F
とで形成した場合を示している。
図を示す。また、図８に、図７の強制冷却による冷却効
率のグラフを示す。図７は、モジュール２７F の一例を
示したもので、例えばアルミニウムで形成された基板２
４F のフィン形状部分が肉薄部２４f のピッチ３．２ｍ
ｍ（肉薄部２４f の厚さ１．６ｍｍ）で全体の厚さ方向
の寸法を３６．８ｍｍとし、肉薄部２４f の長さ３７ｍ
ｍ、高さ２０ｍｍとしたものである。なお、このモジュ
ール２７F は１２個のチップ２２と１２個の基板２４F
とで形成した場合を示している。
【００３９】このようなモジュール２７F （主基板３２
実装した場合の半導体装置２１F ）を使用した場合、図
８に示すように、風速〔ｍ／ｓ〕に対する熱抵抗〔℃／
Ｗ〕の特性が得られ、例えば風速３ｍ／ｓのときに１℃
／ｗであることから、２０℃以上の温度上昇を許容すれ
ば２０Ｗ以上の冷却効果を得ることができるものであ
る。
実装した場合の半導体装置２１F ）を使用した場合、図
８に示すように、風速〔ｍ／ｓ〕に対する熱抵抗〔℃／
Ｗ〕の特性が得られ、例えば風速３ｍ／ｓのときに１℃
／ｗであることから、２０℃以上の温度上昇を許容すれ
ば２０Ｗ以上の冷却効果を得ることができるものであ
る。
【００４０】また、図９に、第３実施例の他の実施例の
構成図を示す。図９に示す半導体装置２１G は、モジュ
ール２７G において、図５に示す基板（例えば厚さ約
２．６ｍｍ）２４F を薄く形成した基板（例えば厚さ約
１．６ｍｍ）２４G を使用し、接着層２６で取り付けら
れるチップ２２との間に所定厚さ（例えば約１．０ｍ
ｍ）のスペーサ３９を接着材等により介在させたもの
で、他の構成は図５と同様である。このスペーサ３９
は、例えば基板２４G と同材質の熱伝導性のものが用い
られる。
構成図を示す。図９に示す半導体装置２１G は、モジュ
ール２７G において、図５に示す基板（例えば厚さ約
２．６ｍｍ）２４F を薄く形成した基板（例えば厚さ約
１．６ｍｍ）２４G を使用し、接着層２６で取り付けら
れるチップ２２との間に所定厚さ（例えば約１．０ｍ
ｍ）のスペーサ３９を接着材等により介在させたもの
で、他の構成は図５と同様である。このスペーサ３９
は、例えば基板２４G と同材質の熱伝導性のものが用い
られる。
【００４１】この結果、形状としては図６の半導体装置
２１F と同様となり、異なる厚さの基板（２４G ，３
９）として容易に設け、製作を行うことができるもので
ある。次に、図１０に、本発明の第４実施例の原理図を
示す。図１０は半導体装置２１H の配線概念図を示した
もので、上記実施例の半導体装置２１A 〜２１G で適用
されるものである。図１０に示す半導体装置２１H は、
主基板３２の各配線パターン３２a 上に各チップ組立体
２５1 〜２５4 が立設状態で実装されるもので、各チッ
プ組立体２５1 〜２５4 に実装されるチップ２２（２２
1 〜２２4 ）を、例えばメモリ専用素子として１Ｍｂ
（メガビット）のＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）を使用し、全体として４Ｍｂのモジ
ュール２７ H を示したものである。
２１F と同様となり、異なる厚さの基板（２４G ，３
９）として容易に設け、製作を行うことができるもので
ある。次に、図１０に、本発明の第４実施例の原理図を
示す。図１０は半導体装置２１H の配線概念図を示した
もので、上記実施例の半導体装置２１A 〜２１G で適用
されるものである。図１０に示す半導体装置２１H は、
主基板３２の各配線パターン３２a 上に各チップ組立体
２５1 〜２５4 が立設状態で実装されるもので、各チッ
プ組立体２５1 〜２５4 に実装されるチップ２２（２２
1 〜２２4 ）を、例えばメモリ専用素子として１Ｍｂ
（メガビット）のＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）を使用し、全体として４Ｍｂのモジ
ュール２７ H を示したものである。
【００４２】各チップ組立体２５1 〜２５4 に実装され
るメモリチップ２２1 〜２２4 はそれぞれ同一のもので
あって、ＲＡＳ（ロウ・アドレス・ストローブであり、
否定入力）はワード線（配線パターン３２a ）の選択、
ＣＡＳ（カラム・アドレス・ストローブであり、否定入
力）はカラムデコータの選択を行う。また、ＶCC及びＶ
SSは広義の電源端子であり、特にＶCCは電源電圧端子、
ＶSSは基準電圧端子と呼ばれる。さらに、Ｄin，Ｄout
はデータの入力端子、出力端子である。そして、各メモ
リチップ２２1 〜２２4 のＣＡＳ，Ｄin，Ｄout ，ＷＥ
（ライトイネーブルで否定端子となる）、アドレス端
子、ＶCC，ＶSSは共通で使用される。
るメモリチップ２２1 〜２２4 はそれぞれ同一のもので
あって、ＲＡＳ（ロウ・アドレス・ストローブであり、
否定入力）はワード線（配線パターン３２a ）の選択、
ＣＡＳ（カラム・アドレス・ストローブであり、否定入
力）はカラムデコータの選択を行う。また、ＶCC及びＶ
SSは広義の電源端子であり、特にＶCCは電源電圧端子、
ＶSSは基準電圧端子と呼ばれる。さらに、Ｄin，Ｄout
はデータの入力端子、出力端子である。そして、各メモ
リチップ２２1 〜２２4 のＣＡＳ，Ｄin，Ｄout ，ＷＥ
（ライトイネーブルで否定端子となる）、アドレス端
子、ＶCC，ＶSSは共通で使用される。
【００４３】例えば、アドレス端子には「特定番地」を
示す信号を印加し、データ入力端子Ｄinには書き込むた
めの信号を印加し、ＷＥには書き込み許可信号を印加し
て、ほぼ同時にメモリチップ２２1 につながるＲＡＳ端
子とＣＡＳ端子に信号を送ることにより、アドレス信
号，データ信号、ＷＥ、ＣＡＳはメモリチップ２２1 の
みで有効となり、該メモリチップ２２1 にデータが書き
込まれる。
示す信号を印加し、データ入力端子Ｄinには書き込むた
めの信号を印加し、ＷＥには書き込み許可信号を印加し
て、ほぼ同時にメモリチップ２２1 につながるＲＡＳ端
子とＣＡＳ端子に信号を送ることにより、アドレス信
号，データ信号、ＷＥ、ＣＡＳはメモリチップ２２1 の
みで有効となり、該メモリチップ２２1 にデータが書き
込まれる。
【００４４】すなわち、ＲＡＳがチップ選択するための
チップ独立に設けられる端子となるもので、各チップ２
２1 〜２２4 のＲＡＳ端子に選択的に主基板３２上の配
線パターン３２a との接続、非接続の状態とすることに
よりメモリチップ２２1 〜２２4 の選択を行うことが可
能となる。図１０では概念的にＲＡＳ端子の接続、非接
続を各接合部３１1 〜３１4 の白板（接続状態）、×印
（非接続状態）で示している。
チップ独立に設けられる端子となるもので、各チップ２
２1 〜２２4 のＲＡＳ端子に選択的に主基板３２上の配
線パターン３２a との接続、非接続の状態とすることに
よりメモリチップ２２1 〜２２4 の選択を行うことが可
能となる。図１０では概念的にＲＡＳ端子の接続、非接
続を各接合部３１1 〜３１4 の白板（接続状態）、×印
（非接続状態）で示している。
【００４５】これにより、チップ組立体２５1 〜２５4
を全く同じものとして接合部３１1〜３１4 と主基板３
２の配線パターン３２a との選択的接続のみでモジュー
ル２７H 内の任意のメモリチップ２２1 〜２２4 を選択
することができるものである。
を全く同じものとして接合部３１1〜３１4 と主基板３
２の配線パターン３２a との選択的接続のみでモジュー
ル２７H 内の任意のメモリチップ２２1 〜２２4 を選択
することができるものである。
【００４６】そこで、図１１〜図１３に、図１０の実装
形態の説明図を示す。図１１に示す半導体装置２１
H は、モジュール２７H において各チップ組立体２５1
〜２５4における各メモリチップ２２1 〜２２4 に対応
する端子３０のうち、共通端子及びＲＡＳ端子の選択す
る端子にバンプ３１を形成し、ＲＡＳ端子の他の端子に
はバンプ非形成として主基板３２の配線パターン３２a
上に実装したものである。
形態の説明図を示す。図１１に示す半導体装置２１
H は、モジュール２７H において各チップ組立体２５1
〜２５4における各メモリチップ２２1 〜２２4 に対応
する端子３０のうち、共通端子及びＲＡＳ端子の選択す
る端子にバンプ３１を形成し、ＲＡＳ端子の他の端子に
はバンプ非形成として主基板３２の配線パターン３２a
上に実装したものである。
【００４７】また、図１２に示す半導体装置２１H は、
図１１のバンプ非形成の端子３０に絶縁部材（例えばエ
ポキシ樹脂）によるバンプ３１a を形成して主基板３２
の配線パターン３２a 上に実装したもので、該絶縁部材
のバンプ３１a を形成することにより非接続の状態を確
実にし、信頼性を向上させるものである。
図１１のバンプ非形成の端子３０に絶縁部材（例えばエ
ポキシ樹脂）によるバンプ３１a を形成して主基板３２
の配線パターン３２a 上に実装したもので、該絶縁部材
のバンプ３１a を形成することにより非接続の状態を確
実にし、信頼性を向上させるものである。
【００４８】さらに、図１３は、半導体装置２１H の一
部分を示したもので、モジュール２７H における各チッ
プ組立体２５1 〜２５4 の接合部をリードピン３５とし
た場合のもので、各チップ２２1 〜２２4 （図１３では
２２1 のみ示す）の共通端子及びＲＡＳ端子の選択端子
ではリードピン３５で主基板３２の配線パターン（図に
現われず）上にハンダ等により固定実装し、ＲＡＳ端子
の非接続の端子に対応するリードピン３５ａを治工具等
で予め短かく切断しておいて主基板３２の配線パターン
と非接続状態としたものである。
部分を示したもので、モジュール２７H における各チッ
プ組立体２５1 〜２５4 の接合部をリードピン３５とし
た場合のもので、各チップ２２1 〜２２4 （図１３では
２２1 のみ示す）の共通端子及びＲＡＳ端子の選択端子
ではリードピン３５で主基板３２の配線パターン（図に
現われず）上にハンダ等により固定実装し、ＲＡＳ端子
の非接続の端子に対応するリードピン３５ａを治工具等
で予め短かく切断しておいて主基板３２の配線パターン
と非接続状態としたものである。
【００４９】次に、図１４に、第４実施例の他の実施例
の説明図を示す。図１４に示す半導体装置２１I は、モ
ジュール２７I において、予備のチップ組立体２５
5 （ひいてはメモリチップ２２5 ）を付加して冗長構成
としたもので、他の構成は図１１と同様である。
の説明図を示す。図１４に示す半導体装置２１I は、モ
ジュール２７I において、予備のチップ組立体２５
5 （ひいてはメモリチップ２２5 ）を付加して冗長構成
としたもので、他の構成は図１１と同様である。
【００５０】このようなモジュール２７I は、モジュー
ル形成時にバンプ３１を形成しない状態で、各メモリチ
ップ２２1 〜２２5 の試験を行い、該各メモリチップ２
２1〜２２5 の良否を測定する。例えばメモリチップ２
２1 〜２２4 のうちの一つが不良の場合、不良のメモリ
チップを予備のメモリチップ２２5 に換えて、対応する
チップ組立体２５1 〜２５5 に必要なバンプ３１を形成
して主基板３２の配線パターン３２a 上に実装するもの
で、メモリチップ２２1 〜２２4 に不良が存在しなけれ
ば、図１４に示すように予備のチップ組立体２５5 には
バンプ３１を形成しないで主基板３２の配線パターン３
２a 上に実装するものである。
ル形成時にバンプ３１を形成しない状態で、各メモリチ
ップ２２1 〜２２5 の試験を行い、該各メモリチップ２
２1〜２２5 の良否を測定する。例えばメモリチップ２
２1 〜２２4 のうちの一つが不良の場合、不良のメモリ
チップを予備のメモリチップ２２5 に換えて、対応する
チップ組立体２５1 〜２５5 に必要なバンプ３１を形成
して主基板３２の配線パターン３２a 上に実装するもの
で、メモリチップ２２1 〜２２4 に不良が存在しなけれ
ば、図１４に示すように予備のチップ組立体２５5 には
バンプ３１を形成しないで主基板３２の配線パターン３
２a 上に実装するものである。
【００５１】これにより、所定のメモリチップが不良で
あって当該チップ組立体が使用できないものであって
も、予備のチップ組立体２５5 に使用することでモジュ
ール２７I を破棄せずに要求機能を回復させることがで
きるものである。
あって当該チップ組立体が使用できないものであって
も、予備のチップ組立体２５5 に使用することでモジュ
ール２７I を破棄せずに要求機能を回復させることがで
きるものである。
【００５２】
【発明の効果】以上のように請求項１の発明によれば、
集積回路素子が熱伝導性基板上に実装されたチップ組立
体を所定数積層してモジュールを形成し、該モジュール
を主基板に接合部を介して実装する構造とすることによ
り、集積回路素子が高集積化して多数実装されても発生
した熱を基板、接合部を介して主基板に伝達する放熱経
路が形成され、素子の温度上昇を高効率かつ簡易に防止
することが可能となって動作の安定性、信頼性の向上を
図ることができる。
集積回路素子が熱伝導性基板上に実装されたチップ組立
体を所定数積層してモジュールを形成し、該モジュール
を主基板に接合部を介して実装する構造とすることによ
り、集積回路素子が高集積化して多数実装されても発生
した熱を基板、接合部を介して主基板に伝達する放熱経
路が形成され、素子の温度上昇を高効率かつ簡易に防止
することが可能となって動作の安定性、信頼性の向上を
図ることができる。
【００５３】請求項２の発明によれば、モジュールの一
端子で表出される集積回路素子に熱伝導性の放熱基板を
設けることにより、基板の接触されない集積回路素子の
放熱効果を高めることができる。請求項３又は４の発明
によれば、モジュールの備える基板及び放熱基板を集積
回路素子より大に形成して冷却用フィンを形成させ、適
宜冷却用フィン部分となる部分の板厚を異ならせて形成
することにより、冷却用フィンとなる部分で放熱を行わ
せ、また板厚を異ならせることでフィン部分のピッチ設
定を放熱効率の最適なピッチで行わせることが可能とな
り、より放熱効果を向上させることができる。
端子で表出される集積回路素子に熱伝導性の放熱基板を
設けることにより、基板の接触されない集積回路素子の
放熱効果を高めることができる。請求項３又は４の発明
によれば、モジュールの備える基板及び放熱基板を集積
回路素子より大に形成して冷却用フィンを形成させ、適
宜冷却用フィン部分となる部分の板厚を異ならせて形成
することにより、冷却用フィンとなる部分で放熱を行わ
せ、また板厚を異ならせることでフィン部分のピッチ設
定を放熱効率の最適なピッチで行わせることが可能とな
り、より放熱効果を向上させることができる。
【００５４】請求項５乃至８の発明によれば、モジュー
ルのチップ組立体ごとに接合部を形成するための端子が
所定数形成され、該端子に、モジュールが実装される主
基板に対応する接合部を選択的に形成し、又は非形成若
しくは非形成部分に絶縁部材を形成し、又は非実装とす
べく形状に形成することにより、高効率かつ簡易な冷却
可能な構造で、集積回路素子の端子の接続、非接続を容
易に設定することができる。
ルのチップ組立体ごとに接合部を形成するための端子が
所定数形成され、該端子に、モジュールが実装される主
基板に対応する接合部を選択的に形成し、又は非形成若
しくは非形成部分に絶縁部材を形成し、又は非実装とす
べく形状に形成することにより、高効率かつ簡易な冷却
可能な構造で、集積回路素子の端子の接続、非接続を容
易に設定することができる。
【００５５】請求項９の発明によれば、モジュールに予
備のチップ組立体を設けておくことにより、テスト後の
結果に応じて容易に代替えを行うことができる。請求項
１０又は１１の発明によれば、使用される集積回路素子
が立設状態の実装に適した少端子数かつ高集積度の素
子、例えばメモリ用素子であることにより、メモリ用素
子等の高密度実装を冷却構造で実現することができる。
備のチップ組立体を設けておくことにより、テスト後の
結果に応じて容易に代替えを行うことができる。請求項
１０又は１１の発明によれば、使用される集積回路素子
が立設状態の実装に適した少端子数かつ高集積度の素
子、例えばメモリ用素子であることにより、メモリ用素
子等の高密度実装を冷却構造で実現することができる。
【図１】本発明の第１実施例の構成図である。
【図２】図１のチップと基板との接合状態部分の拡大図
である。
である。
【図３】図１の製造説明図である。
【図４】第１実施例の他の実施例の構成図である。
【図５】本発明の第２実施例の構成図である。
【図６】本発明の第３実施例の構成図である。
【図７】図６の最適フィンの説明図である。
【図８】図７の強制空冷による冷却効果のグラフであ
る。
る。
【図９】第３実施例の他の実施例の構成図である。
【図１０】本発明の第４実施例の原理図である。
【図１１】図１０の実装形態の説明図（１）である。
【図１２】図１０の実装形態の説明図（２）である。
【図１３】図１０の実装形態の説明図（３）である。
【図１４】第４実施例の他の実施例の説明図である。
【図１５】従来のチップの縦型実装の説明図である。
２１A 〜２１I 半導体装置 ２２ チップ ２３ バンプ ２４，２４E ，２４F ，２４G 基板 ２５1 〜２５4 チップ組立体 ２７A 〜２７I モジュール ３０ 端子 ３１ バンプ ３２ 主基板 ３３ 放熱基板 ３５ リードピン ３６ ＴＡＢリード ３７ 熱伝導部材 ３８ 封止材 ３９ スペーサ
Claims (11)
- 【請求項１】 所定数の集積回路素子が主基板上に立設
状態で実装される半導体装置において、 一の前記集積回路素子が熱伝導性の基板上に形成された
配線パターンに電気的接続層を介して実装されたチップ
組立体を、所定数積層したモジュールと、 該モジュールにおける該集積回路素子が前記立設状態の
ときに下端となる面に、該基板の配線パターンと電気的
接続されて形成された前記主基板に実装させるための所
定数の接合部と、 を有することを特徴とする半導体装置。 - 【請求項２】 請求項１のモジュールに、該モジュール
の一端面で表出している前記集積回路素子に取着される
放熱基板が設けられることを特徴とする半導体装置。 - 【請求項３】 請求項１又は２記載のモジュールの備え
る前記基板及び前記放熱基板を、前記集積回路素子より
大に形成して冷却用フィンを形成させてなることを特徴
とする半導体装置。 - 【請求項４】 請求項３記載の基板及び放熱基板におい
て、前記冷却用フィンを形成する部分の板厚と、前記集
積回路素子が実装される領域部分の板厚とが異って形成
されてなることを特徴とする半導体装置。 - 【請求項５】 請求項１〜４の何れか一項において、前
記モジュールの前記チップ組立体ごとに、前記主基板に
電気的接続する前記接合部を形成するための端子が所定
数形成されてなることを特徴とする半導体装置。 - 【請求項６】 請求項５記載のモジュールにおいて、所
定数の前記集積回路素子の共通信号に対応する前記端子
に前記接合部が形成され、該集積回路素子の固有の信号
に対応する前記端子に前記接合部が選択的に前記主基板
に電気的接続状態にすべく形成されてなることを特徴と
する半導体装置。 - 【請求項７】 請求項６記載の接合部の選択的な電気的
非接続部分に対応する前記端子に該接合部を非形成と
し、又は非実装となる形状に形成してなることを特徴と
する半導体装置。 - 【請求項８】 請求項７記載の接合部が非形成の前記端
子に絶縁部材を形成してなることを特徴とする半導体装
置。 - 【請求項９】 請求項１〜８の何れか一項において、前
記モジュールに、予備の前記チップ組立体が設けられ、
該モジュールの状態における機能試験に応じて採用され
てなることを特徴とする半導体装置。 - 【請求項１０】 請求項１〜９の何れか一項において、
前記集積回路素子は、立設状態の実装に適した少端子数
かつ高集積度の素子であることを特徴とする半導体装
置。 - 【請求項１１】 請求項１０記載の集積回路素子がメモ
リ用素子であることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28038995A JP3224978B2 (ja) | 1995-10-27 | 1995-10-27 | 半導体装置 |
| US08/655,446 US5726492A (en) | 1995-10-27 | 1996-05-30 | Semiconductor module including vertically mounted semiconductor chips |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28038995A JP3224978B2 (ja) | 1995-10-27 | 1995-10-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129817A true JPH09129817A (ja) | 1997-05-16 |
| JP3224978B2 JP3224978B2 (ja) | 2001-11-05 |
Family
ID=17624348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28038995A Expired - Fee Related JP3224978B2 (ja) | 1995-10-27 | 1995-10-27 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5726492A (ja) |
| JP (1) | JP3224978B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7257002B2 (en) | 2003-10-06 | 2007-08-14 | Elpida Memory, Inc. | Heat radiation device for memory module |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5807762A (en) * | 1996-03-12 | 1998-09-15 | Micron Technology, Inc. | Multi-chip module system and method of fabrication |
| KR100214562B1 (ko) * | 1997-03-24 | 1999-08-02 | 구본준 | 적층 반도체 칩 패키지 및 그 제조 방법 |
| US6075287A (en) * | 1997-04-03 | 2000-06-13 | International Business Machines Corporation | Integrated, multi-chip, thermally conductive packaging device and methodology |
| JPH10335580A (ja) * | 1997-06-02 | 1998-12-18 | Mitsubishi Electric Corp | 半導体パッケージおよびこれを用いた半導体モジュール |
| JPH10335374A (ja) * | 1997-06-04 | 1998-12-18 | Fujitsu Ltd | 半導体装置及び半導体装置モジュール |
| KR19990026510A (ko) * | 1997-09-25 | 1999-04-15 | 윤종용 | 외장형 히트 싱크를 구비하는 수직실장형 반도체 패키지 모듈 |
| US6028354A (en) * | 1997-10-14 | 2000-02-22 | Amkor Technology, Inc. | Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package |
| US6342731B1 (en) * | 1997-12-31 | 2002-01-29 | Micron Technology, Inc. | Vertically mountable semiconductor device, assembly, and methods |
| KR100247463B1 (ko) * | 1998-01-08 | 2000-03-15 | 윤종용 | 탄성중합체를 포함하는 반도체 집적회로 소자의 제조 방법 |
| DE19801312A1 (de) * | 1998-01-15 | 1999-07-22 | Siemens Ag | Halbleiterbauelement mit mehreren Substratlagen und zumindest einem Halbleiterchip und einem Verfahren zum Herstellen eines solchen Halbleiterbauelementes |
| US20010042910A1 (en) * | 2000-01-06 | 2001-11-22 | Eng Klan Teng | Vertical ball grid array integrated circuit package |
| TW459361B (en) * | 2000-07-17 | 2001-10-11 | Siliconware Precision Industries Co Ltd | Three-dimensional multiple stacked-die packaging structure |
| US6900549B2 (en) * | 2001-01-17 | 2005-05-31 | Micron Technology, Inc. | Semiconductor assembly without adhesive fillets |
| US20030002267A1 (en) * | 2001-06-15 | 2003-01-02 | Mantz Frank E. | I/O interface structure |
| US20020190367A1 (en) * | 2001-06-15 | 2002-12-19 | Mantz Frank E. | Slice interconnect structure |
| DE10138278C1 (de) * | 2001-08-10 | 2003-04-03 | Infineon Technologies Ag | Elektronisches Bauteil mit aufeinander gestapelten elektronischen Bauelementen und Verfahren zur Herstellung derselben |
| US20030038356A1 (en) * | 2001-08-24 | 2003-02-27 | Derderian James M | Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods |
| US6635960B2 (en) | 2001-08-30 | 2003-10-21 | Micron Technology, Inc. | Angled edge connections for multichip structures |
| US7068511B1 (en) * | 2001-12-31 | 2006-06-27 | Richard S. Norman | High-density architecture for a microelectronic complex on a planar body |
| DE10251530B4 (de) * | 2002-11-04 | 2005-03-03 | Infineon Technologies Ag | Stapelanordnung eines Speichermoduls |
| US6856010B2 (en) * | 2002-12-05 | 2005-02-15 | Staktek Group L.P. | Thin scale outline package |
| US20040207990A1 (en) * | 2003-04-21 | 2004-10-21 | Rose Andrew C. | Stair-step signal routing |
| JP4400441B2 (ja) * | 2004-12-14 | 2010-01-20 | 三菱電機株式会社 | 半導体装置 |
| CN101138089B (zh) * | 2005-01-31 | 2011-02-09 | 斯班逊有限公司 | 层叠型半导体装置及层叠型半导体装置的制造方法 |
| JP4871164B2 (ja) * | 2007-02-21 | 2012-02-08 | 富士通株式会社 | 半導体集積回路 |
| FR2917233B1 (fr) * | 2007-06-07 | 2009-11-06 | Commissariat Energie Atomique | Integration 3d de composants verticaux dans des substrats reconstitues. |
| US8522186B2 (en) * | 2011-12-16 | 2013-08-27 | Industrial Technology Research Institute | Method and apparatus of an integrated circuit |
| US11612084B1 (en) * | 2020-12-18 | 2023-03-21 | Zoox, Inc. | Modular heatsink for vehicle computer cooling architecture |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5016138A (en) * | 1987-10-27 | 1991-05-14 | Woodman John K | Three dimensional integrated circuit package |
| US5313096A (en) * | 1992-03-16 | 1994-05-17 | Dense-Pac Microsystems, Inc. | IC chip package having chip attached to and wire bonded within an overlying substrate |
-
1995
- 1995-10-27 JP JP28038995A patent/JP3224978B2/ja not_active Expired - Fee Related
-
1996
- 1996-05-30 US US08/655,446 patent/US5726492A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7257002B2 (en) | 2003-10-06 | 2007-08-14 | Elpida Memory, Inc. | Heat radiation device for memory module |
| US7460373B2 (en) | 2003-10-06 | 2008-12-02 | Elpida Memory, Inc. | Heat radiation device for memory module |
Also Published As
| Publication number | Publication date |
|---|---|
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| JP3224978B2 (ja) | 2001-11-05 |
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