JPS60117763A - 半導体装置 - Google Patents

半導体装置

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JPS60117763A
JPS60117763A JP58227451A JP22745183A JPS60117763A JP S60117763 A JPS60117763 A JP S60117763A JP 58227451 A JP58227451 A JP 58227451A JP 22745183 A JP22745183 A JP 22745183A JP S60117763 A JPS60117763 A JP S60117763A
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semiconductor
semiconductor chip
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Yuichi Hasegawa
祐一 長谷川
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｆａｔ　発明の技術分野 本発明は半導体装置にかかり、特に半導体チップが組み
込まれる半導体パッケージ（容器）とその組立構造に関
する。
（ｂｌ　従来技術と問題点 周知のように、ＩＣなどの半導体装置は半導体チップを
半導体パンケージに収容し、電気的特性が変化しないよ
うにパンケージ内部が気密に封止されている。
このような半導体装置には種々のタイプのパッケージが
用いられているが、そのうち、第１図はＤＩ”Ｉ’型パ
ッケージに半導体チップを収容した半導体装置の断面構
造図（ＱＩＴ型パッケージも断面は同様となる）を示し
ている。１は半導体チップ、２はパッケージ、３はキャ
ンプ、４はパンケージに設りたリード線、５は半導体チ
ップとパッケージとを接続する配線ワイヤーである。ワ
イヤー５ば２０〜３０μｍφのアルミニウム線又は金線
が用いられ、その配線作業をワイヤーポンディングと呼
んでいる。パンケージ内には、ワイヤーのパンケージ側
ボンディング電極６から外部リード線４へ接続する内部
パターン７が形成されており、パッケージは絶縁利料（
例えばセラミック）で作られている。
ところで、半導体装置はＩＣよりＬＳｌ、ＶＬＳｌと高
度に簗積化されてきたが、これは高集積化が電子回路の
高速動作に極めて有効であるからで、そのため半導体デ
ツプば著しく高密度化されており、現在もなお高密度化
、微細化のための検討が続けられている。一方、この高
密度半導体チップを収容する半導体容器を可能な限りに
高密度に組み込む、所謂高密度実装が進められており、
これも同様に回路の高速動作化を目的としたものである
。チップキャリヤ（長い外部ソー１′線をもたないパッ
ケージ）をマザーボード（セラミック母板）に高密度に
実装するモジュール化、半導体装置を縦方向に積み上げ
るスクソク化がその実例である。
しかし、従来の高密度実装は半導体パッケージに収納し
た半導体装置を高密度に組み込みする方式であるから、
この方式は半導体パッケージによって限定されて、それ
以上の高築積化は困難なことである。
（Ｃ１発明の目的 本発明は、このような問題点にかんがみ、半導体パッケ
ージに複数個の半導体チップを立体的に収容する構造の
半導体装置を提案するものである。
ｆｄｌ　発明の構成 その目的は、第１の半導体チップを収容したパッケージ
内に、第２の半導体チップを固定した配線基板を収容し
、第１および第２の半導体チップを単一のパッケージ内
に封止した半導体装置によって達成される。
また、同じくその目的は、前記配線基板の他方の面に第
３の半導体チップが取付けられて配線された構造を有す
る半導体装置によっても達成される。
ｔｅｌ　発明の実施例 以下２図面を参照して実施例によって詳細に説明する。
第２図は本発明にかかる一実施例の断面構造図を示しし
°Ｃおり、本例はＱＩＴ型半導体装置の断面構造図であ
る。８はスルーホール、１０はパッケージ、１１はイン
ナーケース、　１２，１３．１４は半導体チップ、　５
１．５２．５３．５４は配線されたワイヤー、１５はパ
ッケージとインナーケースとの間の接着部で、その他の
記号は第１図と同じ部祠に同一記号を付しである。イン
ナーケース、パッケージともセラミック製で、リード線
４はパンケージ１０に付設され、キャップ３も同じくパ
ッケージ１０に接着されて内部を気密封止している。そ
のため、インナーケース１１は気密封止の必要はなく、
両面に２つの半導体チップ１２．１３を取イ」けただけ
のパンケージと云える。
この半導体装置の組立方法は、最初にインナーケース１
１に半導体チップ１３を接着して、ワイヤー５３を配線
したものを用意しておく。一方、パンケージ１０に半導
体チップ１４を接着して、ワイヤー５２を配線し、次い
で上記インナーケース１１の半導体チップ１３を設けた
面を裏側にして、パッケージ１０に接着部１５によって
接着する。次に、半導体チ・ノブ１２をインナーケース
１１に接着して、半導体チップ１２とパッケージ１０と
のワイヤー５４を配線し、更にインナーケース１１とパ
ッケージ１０とのワイヤー配線５１をおこなって、最後
にキャップ３を接着して気密封止して、完成する。
」二記組立工程の中で接着部１５および半導体チップの
接着には、有機樹脂あるいは金錫合金のような低融点金
属が用いられる。その場合、有機樹脂は高温度でキｊ−
アして固化し動かなくなる力・ら問題はないが、低融点
金属を使用する場合は融点の異なる材料を用いて、先に
接着した部分が次の接着温度で動かないように、順次に
先の金属より低い融点の金属で接着する。しかし、半導
体チ・ノブと反応して合金化する低融点金属（金錫合金
しよこの例に相当する）ならばその必要はない。それ番
よ、接着部分が高い融点をもった合金になるためＧこ動
くことがなくなるからである。その時は、ノ々ノケージ
の接着部１５とキヤ・ノブ接着との金属の融点υこつい
てのみ考慮し、キヤ・ノブ接着金属には融点の低い金属
を用意する。更に、キヤ・ノブ３の接着をシー４接にす
ると、そのキヤ・７プの封止接着も無関係になり、組立
温度の配慮は不要となる。
次に、第３図は第２図のＡＡ断面図、第４図しま第２図
のＢＢ断面図（裏側から見た断面図）、第５図は第２図
のＣＣ断面図を示している。第４図のようにインナーケ
ース裏側の半導体チップ１３からのワイヤー５３の配線
はボンディング電極６に行われ、それよりインナーケー
ス１１の中でスルーホール６　（第２図参照）を通じて
上面側に表出し、ワイヤー５１によってパッケージに配
線されている。
一方、半導体チップ１４からのワイヤー５２の配線は、
第５図に示すように従来構造と同様である。また、第３
図のように半導体チップ１２はインリ・−ケースに取付
げされて、ワイヤー５４の配線はパッケージにボンディ
ングされており、また第３図はワイヤー５１からパッケ
ージへの配線をも図示している。
本例のようにして３個の半導体チップを１つの半導体パ
ッケージに組み込めば、著しく高密度化することが可能
になり、且つ組立も容易にできる。
例えば、キャップ３に窓を設けて半導体チップ１２をｌ
ＥＰＲＯＭ　（消去可能なメモリ）とし、半導体チップ
１３．１４をドライバ回路として高密度化することが可
能である。
次に、第６図は他のインナーケース２１の断面構造図を
示しており、第２図の例はケース内ではスルーホール６
を通して配線されているが、本例はザイドノソチ法で形
成したもので、配線を席に表出させており、ケースの製
作が容易な構造である。
尚、これらケースやパンケージ内の配線はメタライズ層
で形成されており、セラミック焼成時に同■、５に焼成
されるが、第６図のように表出しζいれば表面をメッキ
できる利点がある。
ｉｆ）　発明の効果 以上の説明から明らかなように、本発明によれば従来の
＋ｒｌｉ密度実装に比べて極めて高密度化することがで
きて、ＩＣの高性能化に役立つものである。
尚、上記実施例はセラミック製のＱＩＴ型半導体パッケ
ージで説明したが、本発明はＤＩＴ型パッケージ、ＲＴ
Ｔ型パッケージ、フラットパッケージ等の他のパッケー
ジや他の絶縁材料からなるパンケージにも適用できるこ
とは云うまでもない。
【図面の簡単な説明】
第１図は従来の半導体装置の断面構造図、第２図は本発
明にかかる半導体装置の断面構造図、第３図は第２図の
ＡＡ断面図、第４図は第２図のＢＢ断面図、第５図は第
２図のＣＣ断面図、第６図は本発明にかかる他のインナ
ーケースの断面図である。 図中、１．１２．１３．１４は半導体チップ、２はパッ
ケージ、３はキャンプ、４はリード線、５，５１゜５２
、５３．５４ばワイヤー、６はパンケージ側ボンディン
グ電極、７は内部パターン、８はスルーホール、１０ば
パンケージ、　ＩＬ　２１はインナーケース。 １５はインナーケースとパッケージの接着部を示してい
る。 第１図 第２図 第３図 ４ 第４図 第５図 第６図

Claims (2)

    【特許請求の範囲】
  1. （１）、第１の半導体チップを収容したパッケージ内に
    、第２の半導体チップを固定した配線基板を収容し、第
    １および第２の半導体チップを１１″Ｌ−のパッケージ
    内に封止したことを特徴とする半導体装置。
  2. （２）、前記配線基板の他方の面に第３の半導体チップ
    が取付けられて配線された構造を有することを特徴とす
    る特許請求の範囲第１項記載の半導体装置・
JP58227451A 1983-11-30 1983-11-30 半導体装置 Pending JPS60117763A (ja)

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