JPS60262434A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60262434A JPS60262434A JP11776484A JP11776484A JPS60262434A JP S60262434 A JPS60262434 A JP S60262434A JP 11776484 A JP11776484 A JP 11776484A JP 11776484 A JP11776484 A JP 11776484A JP S60262434 A JPS60262434 A JP S60262434A
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- semiconductor chip
- chip
- insulating substrate
- semiconductor device
- electrode
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- Pending
Links
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- 229920005989 resin Polymers 0.000 claims abstract description 15
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特に半導体チップの実装技
術の改良に係る。
術の改良に係る。
半導体チップの実装はデュアルインライン・ｆツケージ
（ＤＩＰ）が最本標準的であったが、ＬＳＩの技術的進
歩に伴い種々の技術が開発されている。これらの技術の
うちＴ Ａ Ｂ （ＴａｐｓＡｕｔｏｍａｔ＠ｄ Ｂｏ
ｎｄｉｎｇ ）法あるいはテープキャリア法と呼ばれる
技術はワイヤ？ンデイングを必要としないことから製品
としての薄さを追求する点では有利であるとされている
。このＴＡＢ法によシ実装された半導体装置を第１図を
参照して説明する。
（ＤＩＰ）が最本標準的であったが、ＬＳＩの技術的進
歩に伴い種々の技術が開発されている。これらの技術の
うちＴ Ａ Ｂ （ＴａｐｓＡｕｔｏｍａｔ＠ｄ Ｂｏ
ｎｄｉｎｇ ）法あるいはテープキャリア法と呼ばれる
技術はワイヤ？ンデイングを必要としないことから製品
としての薄さを追求する点では有利であるとされている
。このＴＡＢ法によシ実装された半導体装置を第１図を
参照して説明する。
第１図において、半導体チラノ１主面の大部分は保饅膜
２に覆われており、所定位置にＡｕからなる突起電極３
．・・・が設けられている。この半導体チップ１はアイ
ランド４上に接着されている。一方、ポリイミド等の耐
熱性チーｆ５上には薄いＣｕ板を貼シ付けた後、エツチ
ング等によシ所定の形状とし、更にＳｎ等のメッキが施
されたり−ド６．・・・が形成されている。前記半導体
チップ１主面の突起電極３．・・・とリード６゜・・・
とは熱圧着法によシ一括接合されている。更に、半導体
チツ７°ノを完全に覆うように封止樹脂７がポツティン
グ等によシ形成されている。
２に覆われており、所定位置にＡｕからなる突起電極３
．・・・が設けられている。この半導体チップ１はアイ
ランド４上に接着されている。一方、ポリイミド等の耐
熱性チーｆ５上には薄いＣｕ板を貼シ付けた後、エツチ
ング等によシ所定の形状とし、更にＳｎ等のメッキが施
されたり−ド６．・・・が形成されている。前記半導体
チップ１主面の突起電極３．・・・とリード６゜・・・
とは熱圧着法によシ一括接合されている。更に、半導体
チツ７°ノを完全に覆うように封止樹脂７がポツティン
グ等によシ形成されている。
最終的には隣接する半導体チップに用いられているリー
ド同士をつないでいるテープからリードを切り離すこと
にし１個の半導体装置が製造される。
ド同士をつないでいるテープからリードを切り離すこと
にし１個の半導体装置が製造される。
しかし、上述したＴＡＢ法には以下のような欠点がある
。
。
（１）チップ１の表面を封止樹脂７でポツティングする
が、このポツティング樹脂の厚さ制御が困難であるため
０．７〜１．０ｍ程度までしか薄くすることができず、
必ずしも薄型化に適しているとはいえない。
が、このポツティング樹脂の厚さ制御が困難であるため
０．７〜１．０ｍ程度までしか薄くすることができず、
必ずしも薄型化に適しているとはいえない。
（１１）熱圧着法により突起電極３．・・・とリード６
゜・・・とを一括接合するために突起電極３．・・・と
してＡｕを用いるのでコストアップにつながる。
゜・・・とを一括接合するために突起電極３．・・・と
してＡｕを用いるのでコストアップにつながる。
（ＩＩ）熱圧着法を用いるので、チップ１主面の内部素
子には応力が加わら危いように突起電極３゜・・・はチ
ップ１の周辺部に設けなければならず、素子設計の自由
度が小さい。このだめ、素子の微細化傾向に十分対応す
ることができ々い。
子には応力が加わら危いように突起電極３゜・・・はチ
ップ１の周辺部に設けなければならず、素子設計の自由
度が小さい。このだめ、素子の微細化傾向に十分対応す
ることができ々い。
本発明は上記欠点を解消するためになされたものでちゃ
、薄型、安価で、しかも素子設計の自由度が大きく、素
子の微細化に対応し得る半導体装置を提供しようとする
ものである。
、薄型、安価で、しかも素子設計の自由度が大きく、素
子の微細化に対応し得る半導体装置を提供しようとする
ものである。
本発明の半導体装置は、電極が設けられた半導体チップ
と、該半導体チップの電極を外部端子と接続するための
配線・にターン及び前記半導体チップの電極位置に対応
したスルーホール電極を有する絶縁基板とを導電材料を
介して接続し、前記半導体チップの側面を樹脂で封止し
たことを特徴とするものである。
と、該半導体チップの電極を外部端子と接続するための
配線・にターン及び前記半導体チップの電極位置に対応
したスルーホール電極を有する絶縁基板とを導電材料を
介して接続し、前記半導体チップの側面を樹脂で封止し
たことを特徴とするものである。
このような半導体装置によれば、封止樹脂を薄く、かつ
制御性よく形成することができるので、薄型化が可能で
ある。また、熱圧着法を用いなくてよいので、半導体チ
ップの電極として蚤 Ａｕの突起電極を用いる必要がなく、安価になる。
制御性よく形成することができるので、薄型化が可能で
ある。また、熱圧着法を用いなくてよいので、半導体チ
ップの電極として蚤 Ａｕの突起電極を用いる必要がなく、安価になる。
更に、半導体チップが熱圧着による応力を受けることが
ないので、電極位置の設計の自由度が大きくなり、素子
の微細化に対応することができる。
ないので、電極位置の設計の自由度が大きくなり、素子
の微細化に対応することができる。
以下、本発明の実施例を第２図及び第３図を参照して説
明する。なお、第３図は本発明に係る半導体装置の平面
図であり、第２図は第３図のＩＴ −ＴＩ’線に沿う断
面図である。
明する。なお、第３図は本発明に係る半導体装置の平面
図であり、第２図は第３図のＩＴ −ＴＩ’線に沿う断
面図である。
第２図及び第３図において、半導体チップ１１主面の大
部分は保護膜１２に覆われており、所定位置にＮｉ又は
ＡｕがメッキされたＡｔ電極１３゜・・・が設けられて
いる。一方、セラミックス、ガラスエポキシ、ポリイミ
ド等の絶縁基板１４の表面には前記半導体チツ７°１１
のＡｔ電極１３゜・・・を外部端子と接続するための配
線・譬ターン１５、・・・及び前記Ａｔ電極１３．・・
・の位置に対応したスルーホール電極１６．・・・が形
成されている。これら半導体チツｆｌｌと絶縁基板１４
とはｈｔ電極１３．・・・とスルーホール電極１６．・
・・との間で半田１７．・・・を介して接合されている
。
部分は保護膜１２に覆われており、所定位置にＮｉ又は
ＡｕがメッキされたＡｔ電極１３゜・・・が設けられて
いる。一方、セラミックス、ガラスエポキシ、ポリイミ
ド等の絶縁基板１４の表面には前記半導体チツ７°１１
のＡｔ電極１３゜・・・を外部端子と接続するための配
線・譬ターン１５、・・・及び前記Ａｔ電極１３．・・
・の位置に対応したスルーホール電極１６．・・・が形
成されている。これら半導体チツｆｌｌと絶縁基板１４
とはｈｔ電極１３．・・・とスルーホール電極１６．・
・・との間で半田１７．・・・を介して接合されている
。
また、絶縁基板１４の下面には半導体チツｆｌｌの側面
を囲むようにポツティング樹脂流れ止め用の枠１８が取
付けられている。この枠１８と半導体チップ１１の側面
との間には半導体チツｆｌｌの厚みより薄いエポキシ樹
脂等の封止樹脂１９がポツティングされている。
を囲むようにポツティング樹脂流れ止め用の枠１８が取
付けられている。この枠１８と半導体チップ１１の側面
との間には半導体チツｆｌｌの厚みより薄いエポキシ樹
脂等の封止樹脂１９がポツティングされている。
上記半導体装置では半導体チップ１１の表面が外気にさ
らされることはなく、十分に信頼性が保証される。
らされることはなく、十分に信頼性が保証される。
なお、前記枠１８の材質は例えば絶縁基板１４あるいは
封止樹脂１９と同様の材質を用いることができる。また
、この枠１８は最初から絶縁基板１４の下面に取付けて
おいてもよいし、封止樹脂１９のポツティング工程前に
絶縁基板１４の下面に取付けてもよい。
封止樹脂１９と同様の材質を用いることができる。また
、この枠１８は最初から絶縁基板１４の下面に取付けて
おいてもよいし、封止樹脂１９のポツティング工程前に
絶縁基板１４の下面に取付けてもよい。
しかして上記半導体装置によれば、以下のような効果を
得ることができる。
得ることができる。
（１）半導体チップ１１の側面と絶縁基板１４の下面と
の間に半導体チツｆｌｌの厚みよりも薄い封止樹脂１９
を制御性よく形成することができるので、厚さ０．３〜
０．５−の非常に薄い牛導体装置が得られる。
の間に半導体チツｆｌｌの厚みよりも薄い封止樹脂１９
を制御性よく形成することができるので、厚さ０．３〜
０．５−の非常に薄い牛導体装置が得られる。
（１１）半田１７．・・・により半導体チップ１ノと絶
縁基板１４とを接合するので、従来の熱圧着法によ多接
合する場合のように半導体チップ１ノの電極構造として
Ａｕの突起電極を用いる必要がなく、電極１３．・・・
はＡｔでよいため安価である。
縁基板１４とを接合するので、従来の熱圧着法によ多接
合する場合のように半導体チップ１ノの電極構造として
Ａｕの突起電極を用いる必要がなく、電極１３．・・・
はＡｔでよいため安価である。
（ＩＩ＋） 半導体チップ１１と絶縁基板１４との接合
に際し、熱圧着法を用いる場合のような応力がほとんど
加わらないため、半導体チッ７°１１のＡｔ電極１３．
・・・をトランジスタ、拡散層等の内部素子上に配する
ことができる。このため、素子設計の自由度が大きくか
り、素子の微細化傾向に対応することができる。
に際し、熱圧着法を用いる場合のような応力がほとんど
加わらないため、半導体チッ７°１１のＡｔ電極１３．
・・・をトランジスタ、拡散層等の内部素子上に配する
ことができる。このため、素子設計の自由度が大きくか
り、素子の微細化傾向に対応することができる。
なお、上記実施例では半導体チツｆｌｌと絶縁基板１４
とを接合するための導電材料として半田を用いたが、他
の適当々導電材料を用いてもよいことは勿論である。
とを接合するための導電材料として半田を用いたが、他
の適当々導電材料を用いてもよいことは勿論である。
以上詳述した如く本発明によれば、薄型、安価でしかも
素子の微細化に対応し得る半導体装置を提供できるもの
である。
素子の微細化に対応し得る半導体装置を提供できるもの
である。
第１図は従来の半導体装置の断面図、第２図は本発明の
実施例における半導体装置の断面図、第３図は同半導体
装置の平面図である。 １ノ・・・半導体チップ、１２・・・保護膜、１３・・
・電極、１４・・・絶縁基板、１５・・・配線パターン
、１６・・・スルーホール電極、１７・・・半田、１８
・・・枠、１９・・・封止樹脂。 出願人代理人 弁理士 鈴 江 武 彦ヤ
実施例における半導体装置の断面図、第３図は同半導体
装置の平面図である。 １ノ・・・半導体チップ、１２・・・保護膜、１３・・
・電極、１４・・・絶縁基板、１５・・・配線パターン
、１６・・・スルーホール電極、１７・・・半田、１８
・・・枠、１９・・・封止樹脂。 出願人代理人 弁理士 鈴 江 武 彦ヤ
Claims (2)
- （１）電極が設けられた半導体チップと、該半導体チッ
プの電極を外部端子と接続するための配線・（ターン及
び前記半導体チップの電極位置に対応したスルーホール
電極を有する絶縁基板とを導電材料を介して接続し、前
記半導体チップの側面を樹脂で封止したことを特徴とす
る半導体装置。 - （２）導電材料として半田を用いる特許請求の範囲第１
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11776484A JPS60262434A (ja) | 1984-06-08 | 1984-06-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11776484A JPS60262434A (ja) | 1984-06-08 | 1984-06-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60262434A true JPS60262434A (ja) | 1985-12-25 |
Family
ID=14719742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11776484A Pending JPS60262434A (ja) | 1984-06-08 | 1984-06-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60262434A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01198040A (ja) * | 1988-02-03 | 1989-08-09 | Omron Tateisi Electron Co | 半導体素子の実装法 |
| JPH04363041A (ja) * | 1990-10-24 | 1992-12-15 | Nec Corp | フィルムキャリア型半導体装置 |
| JPH07122590A (ja) * | 1993-10-20 | 1995-05-12 | Nec Corp | 半導体装置 |
-
1984
- 1984-06-08 JP JP11776484A patent/JPS60262434A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01198040A (ja) * | 1988-02-03 | 1989-08-09 | Omron Tateisi Electron Co | 半導体素子の実装法 |
| JPH04363041A (ja) * | 1990-10-24 | 1992-12-15 | Nec Corp | フィルムキャリア型半導体装置 |
| JPH07122590A (ja) * | 1993-10-20 | 1995-05-12 | Nec Corp | 半導体装置 |
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