JP2003197840A - チップパッケージ及びその製造方法 - Google Patents

チップパッケージ及びその製造方法

Info

Publication number
JP2003197840A
JP2003197840A JP2002368735A JP2002368735A JP2003197840A JP 2003197840 A JP2003197840 A JP 2003197840A JP 2002368735 A JP2002368735 A JP 2002368735A JP 2002368735 A JP2002368735 A JP 2002368735A JP 2003197840 A JP2003197840 A JP 2003197840A
Authority
JP
Japan
Prior art keywords
substrate
chip
chip package
conductive via
via hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002368735A
Other languages
English (en)
Inventor
Moon Bong Ahn
紋 鋒 安
Chan Wang Park
贊 旺 朴
Yong Chil Choi
龍 七 崔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2003197840A publication Critical patent/JP2003197840A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4922—Bases or plates or solder therefor having a heterogeneous or anisotropic structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00015—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed as prior art
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Combinations Of Printed Boards (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 本発明によると、ワイヤボンディング及び別
途の導電性ランドを設ける必要が無いので、寸法の縮減
を図れるばかりでなく、その製造工程も簡素化できる利
点を奏する。 【解決手段】 本発明は、第１端子が形成された第１面
及び少なくとも一つの第２端子が形成され前記第１面に
対向する第２面を含んだチップ３５と、前記チップ３５
の第１面上に配置され前記第１端子に連結された導電性
バイアホール３２ａが形成された第１基板３１ｂと、前
記チップ３５の第２面上に配置され前記第２端子に連結
された導電性バイアホール３２ｂが形成された第２基板
３１ｂと、前記第１基板３１ａと第２基板３１ｂとの間
に前記チップ３５の外郭に沿って形成された樹脂モール
ディング部３７とを含んで成るチップパッケージ４０を
提供する。さらに、本発明は新たなチップパッケージ製
造方法及びかかるチップパッケージを含んだアセンブリ
ーを提供することもできる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はチップパッケージに
関するものであって、とりわけワイヤボンディング無し
でチップの両面に導電性バイアホールが形成された基板
を付着しパッケージングすることによって、更に小型化
されて製造工程の単純化されたチップパッケージと及び
その製造方法に関するものである。
【０００２】
【従来の技術】一般に、ダイオード及びトランジスタな
どの半導体素子はパッケージを成して印刷回路基板上に
実装される。こうしたパッケージは半導体素子の端子を
印刷回路基板の信号パターンに容易に連結せしめる構造
を成し、外部影響から素子を保護して信頼性を確保する
役目を果たす。
【０００３】かかる半導体素子パッケージは製品の小型
化の流れに伴って漸次小型化されている。そうした小型
化の代表的なパッケージ方式にチップスケールパッケー
ジ(ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅ)が挙げられ
る。図６は従来のチップスケールパッケージの構造を示
す概略断面図である。図６に示すパッケージ構造はセラ
ミック基板を用いる方式で二つの端子を有するダイオー
ド用形態である。
【０００４】図６を参照すると、セラミック基板３０１
には二つのバイアホール３０２ａ、３０２ｂが形成され
ている。二つのバイアホール３０２ａ、３０２ｂの内部
には該上下面を相互に導通すべく導電性物質を充填し、
両バイアホール３０２ａ、３０２ｂが形成された上面に
は第１及び第２上側導電性ランド３０３ａ、３０３ｂが
形成され、該下面には各々第１及び第２下側導電性ラン
ド３０４ａ、３０４ｂが形成される。前記第２上側導電
性ランド３０３ｂはダイオード３０５の実装面に形成さ
れた一方の端子と、第１上側導電性ランド３０３ａはチ
ップの上部端子と一端が連結されたワイヤ３０７の他端
と連結される。このようにダイオード３０５を実装した
セラミック基板３０１の上面には外部影響からダイオー
ドを保護すべく通常の樹脂によりモールディング部３０
９を形成して最終パッケージ３１０を完成する。
【０００５】該パッケージ３１０は図７のように、リフ
ローハンダ付け方式により印刷回路基板３２０に実装さ
れる。前記ダイオードパッケージ３１０はその下面に形
成された第１及び第２導電性ランド３０３ａ、３０３
ｂ、３０４ａ、３０４ｂを信号パターン上に配置させ、
各々ハンダ付け３１５を形成して印刷回路基板に電気的
機械的に連結させる。
【０００６】
【発明が解決しようとする課題】図６及び図７に示すよ
うに、通常ダイオードは対向面に端子が各々形成されて
いる為、ワイヤによる連結が必要となる。しかし、かか
るワイヤはチップ上部において多くの空間を占める。従
って、パッケージ全高が高くなってしまう問題がある。
しかも、セラミック基板にはチップの端子数に応じて二
つまたは三つのバイアホールが形成されなければならな
く、少なくとも該数のバイアホール直径程の大面積が必
要とされ、該バイアホールの上下面に形成される導電性
ランドが相互に連結されることのないよう最小間隔を保
たねばならない。従って、かかる基板の面積もパッケー
ジ寸法の小型化にかなり制約をかけることになる。従っ
て、当技術分野においては、よりパッケージを小型化し
ながら製造工程が容易である新たなパッケージ方式に対
するニーズが高まっていた。
【０００７】本発明は前記問題点を解決すべく案出され
たものであり、その目的は、チップの端子が形成され対
向する両面に導電性バイアホールを設けた基板を各々付
着させ該基板の間の空間には樹脂モールディング部を形
成することにより、更に小型化できるばかりでなく、そ
の製造工程が簡素でありながらもチップの信頼性を保証
できる安定したパッケージを提供することにある。
【０００８】本発明の異なる目的は、新たなチップパッ
ケージの構造に応じて新たな実装方式によるチップパッ
ケージアセンブリーを提供することにある。
【０００９】本発明のさらに異なる目的は、新たな構造
から成るチップパッケージの製造方法を提供することに
ある。
【００１０】
【課題を解決するための手段】前記目的を成し遂げるた
めに本発明は、第１端子が形成された第１面及び少なく
とも一つの第２端子が形成され前記第１面に対向する第
２面を有すチップと、前記チップの第１面上に配置され
前記第１端子に連結された導電性バイアホールが形成さ
れた第１基板と、前記チップの第２面上に配置され前記
第２端子に連結された導電性バイアホールが形成された
第２基板とを含んで成るチップパッケージを提供する。
さらに、本発明の一実施例において、前記第１基板と第
２基板との間に前記チップの外郭に沿って形成された樹
脂モールディング部をさらに含んで成るチップパッケー
ジを提供する。本発明の好ましき実施の形態において
は、前記第１基板と前記第２基板を同一の寸法と形状に
し、前記樹脂モールディング部も前記第１及び第２基板
の寸法及び形状に一致させ、より小型化に有利な条件で
作製することができる。さらに、前記チップパッケージ
をチップパッケージ形状に適した直方体に形成すること
もできる。さらに、本発明においては、前記第１基板ま
たは前記第２基板を高価なセラミック基板でなく通常の
印刷回路基板材質により作製することが好ましい。さら
に、必要に応じて、前記第１基板または第２基板に形成
された導電性バイアホールは、各基板の少なくとも一辺
に略半円形でまたは少なくとも一隅部に略四半円形で形
成することができる。本発明の多様な実施の形態は、二
つの端子を有するダイオード素子はもちろん、三つの端
子を有するトランジスタにも容易に適用せしめる。トラ
ンジスタの場合には、二つの端子が形成された一面に付
着する基板に、該位置に対応する二つのバイアホールを
形成するのである。
【００１１】また、前記目的を成し遂げるために本発明
は、第１端子が形成された第１面及び少なくとも一つの
第２端子が形成され第１面に対向する第２面を有するチ
ップと、前記チップの第１面に配置され前記第１端子の
位置に導電性バイアホールが形成された第１基板と、前
記チップの第２面に配置され前記少なくとも一つの第２
端子の位置に少なくとも一つの第２導電性バイアホール
が形成された第２基板とを含んでなるチップパッケージ
が前記第１面と第２面が側面になるよう上面に配置さ
れ、前記チップパッケージの第１導電性バイアホール及
び少なくとも一つの第２導電性バイアホールが該上面の
信号パターンに連結されるべく複数個の導電体が形成さ
れたチップパッケージアセンブリーを提供することもで
きる。好ましくは、前記導電性バイアホールと信号パタ
ーンとを連結する複数個の導電体は通常のリフローハン
ダ付けのようなハンダ部に形成することができる。
【００１２】更に、前記目的を成し遂げるために本発明
は新たなチップパッケージの製造方法を提供する。つま
り、所定の間隔で複数個の導電性バイアホールが形成さ
れた第１基板及び第２基板を設ける段階と、前記第２基
板の複数個の導電性バイアホールに複数個のチップ下面
の端子が配置されるよう前記複数個のチップ下面を前記
第２基板の上面に接着する段階と、前記第１基板の複数
個の導電性バイアホールに複数個のチップ上面の端子が
配置されるよう前記複数個のチップ上面に前記第１基板
を接着する段階と、前記結果物をチップ単位で切断する
段階とを含んで成るチップパッケージ製造方法を提供す
る。本発明の好ましき実施の形態においては、前記チッ
プを基板に接着する方式は、チップを接着しようとする
基板面に形成された導電性バイアホールに導電性接着剤
を塗布してチップと基板とを合着する方式により行うこ
とができる。
【００１３】
【発明の実施の形態】以下、図面に基づき、本発明の実
施の形態を詳細に説明する。図１を参照すると、パッケ
ージ４０はチップ３５及び該チップ３５の上下面に配置
された基板３１ａ、３１ｂから成っている。前記チップ
３５は該上下面に各々第１端子と第２端子(図示せず)を
設けている。各端子はチップ構造上一般に対向する面に
形成される。前記第１及び第２基板３１ａ、３１ｂは端
子が形成されたチップ３５の上下面に各々付着されてい
る。
【００１４】さらに、前記第１基板及び第２基板３１
ａ、３１ｂは各々導電性バイアホール３２ａ、３２ｂを
含む。前記導電性バイアホールとは上下面を電気的に連
結できるよう内部が導電性物質で充填された孔のことを
いう。各基板３１ａ、３１ｂに形成された導電性バイア
ホール３２ａ、３２ｂはチップ３５の端子に連結され得
る位置に形成される。従って、前記導電性バイアホール
３２ａ、３２ｂを通してチップ端子は外部と電気的に連
結されることができる。かかる導電性バイアホールの形
成位置は様々な形態に具現することができる。これにつ
いては図４において詳細に説明する。
【００１５】さらに、前記第１基板３１ａと第２基板３
１ｂとの間には、チップ３５を保護すべく樹脂モールデ
ィング部３７が形成される。ここで用いる樹脂は一般の
パッケージにおけるモールディング部材質と同一なもの
である。
【００１６】こうして本発明によるパッケージは多くの
空間を占めるワイヤを省くことができる。さらに、本発
明においては、従来のパッケージのように一つのセラミ
ック基板に二つ以上のバイアホールを形成したり、各々
形成された導電性ランドの一定間隔を確保するのにかか
る面積が必要無く、チップ寸法とほぼ差のない小型化さ
れたパッケージを具現できるとの利点がある。
【００１７】こうした本発明によるチップパッケージの
特徴は、印刷回路基板に実装された形態においてより明
確に確認することができる。図２は本発明によるチップ
パッケージアセンブリー１００を示す概略斜視図であ
る。チップパッケージ５０は印刷回路基板１１０上に表
面実装するための構造である。ここで用いるチップパッ
ケージアセンブリーとは、チップパッケージと該チップ
パッケージの実装された印刷回路基板を含んだアセンブ
リーのことをいう。
【００１８】図２には、信号パターン(図示せず)が形成
された上面を有する印刷回路基板１１０を示す。前記印
刷回路基板１１０の信号パターンは前記チップ端子と連
結するための信号パターンを含む。前記チップパッケー
ジ５０は、前記印刷回路基板１１０上にチップパッケー
ジ５０の基板４１ａ、４１ｂが付着された上下面を側面
にして実装される。一般に端子の形成された上下面を垂
直に保って実装していた従来の方式と異なり、本発明に
おいては実質的にチップを９０°回転させた実装形態を
成す。こうして実装されたチップパッケージ５０は第１
基板４１ａ及び第２基板４１ｂが対向する側面とされ、
同時に第１及び第２基板４１ａ、４１ｂに形成された導
電性バイアホールが両側面を通して提供される。こうし
た実装状態において、各端子に対応する信号パターンを
導電性バイアホールに連結するためのハンダ部１１５を
形成する。前記導電性バイアホールは図１において説明
したように、チップの各端子に連結されている為、電気
的にチップパッケージを印刷回路基板１１０の信号パタ
ーンと連結させることができる。
【００１９】図２に示すチップパッケージアセンブリー
において、各信号パターンに対する間隔に適したチップ
パッケージ寸法を得るためには前記チップパッケージ５
０の上下面に付着された第１基板４１ａと第２基板４１
ｂの厚さで容易に調整することができる。従って、通常
用いられる印刷回路基板１１０の信号パターンを変形せ
ずとも本発明によるチップパッケージを簡単に採用する
ことができる。
【００２０】図３は本発明の異なる実施の形態によるチ
ップパッケージアレーを示す概略斜視図である。本実施
の形態はトランジスタをパッケージにして印刷回路基板
上に配列したトランジスタパッケージアレーである。前
記トランジスタは上面に一つの端子と、下面に二つの端
子が形成された構造を有する。従って、前記トランジス
タパッケージの場合にはその上面に一つの端子のみ設
け、図２に示すように、該端子はトランジスタ１０５上
面に付着された第１基板１０１ａに形成された導電性バ
イアホール１０２ａとハンダ付け１１５ａにより印刷回
路基板９１の配線回路に連結されるが、トランジスタ１
０５下面には二つの端子を設ける為の異なる形態が要求
される。
【００２１】前記二つの端子を設けたトランジスタ１０
５下面には、上下面を連結する導電性バイアホール１０
２ｂ、１０２ｃを設けた第２基板１０１ｂが接着されて
いる。前記二つの導電性バイアホール１０２ｂ、１０２
ｃは上面と下面に対応する二つの導電面を有し、両導電
面は各々導電面が形成されていない部分Ａにより分離さ
れ両端子の連結部を形成することができる。両導電性バ
イアホール１０２ｂ、１０２ｃは第２基板１０１ｂ下面
の導電面を通して印刷回路基板の配線回路にハンダ部１
１５ｂ、１１５ｃで各々連結される。
【００２２】図４（Ａ）ないし４（Ｄ）は本発明の一実
施の形態によるチップパッケージの製造工程を段階別に
示す工程断面図である。まず、図４（Ａ）のように、所
定間隔で複数個の導電性バイアホール２０２ａ、２０２
ｂが形成された第１基板２０１ａ及び第２基板２０１ｂ
を設ける。好ましくは、本実施の形態のようにチップの
接着手段に導電性接着剤を用いる。即ち、図示のよう
に、導電性バイアホール２０２ａ、２０２ｂの位置に導
電性接着剤２０３ａ、２０３ｂを各々塗布する。このよ
うに導電性接着剤を用いることにより、後続工程におい
て、チップ端子を導電性バイアホールに電気的に連結す
ると共に、基板に機械的に固定することもできる。
【００２３】次いで、図４（Ｂ）のように、前記第２基
板の複数個の導電性バイアホール２０２ａが複数個のチ
ップ下面の端子と連結されるよう前記複数個のチップ２
０５を前記第２基板２０１ｂの上面に配置し、順次に前
記第１基板２０１ａの複数個の導電性バイアホール２０
２ａが複数個のチップ上面の端子と連結されるよう前記
複数個のチップ２０５上に前記第１基板２０１ａを配置
する。この際、図４（Ａ）において説明したように、各
バイアホール２０２ａ、２０２ｂ上に塗布される導電性
接着剤２０３ａ、２０３ｂによりチップ２０５と基板２
０１ａ、２０１ｂを固定することができる。
【００２４】続いて、図４（Ｃ）のように、前記第１基
板２０１ａと前記第２基板２０１ｂとの間に樹脂２０７
を供給してチップ２０５の間の側空間を充填する。前記
チップの間を充填した樹脂２０７は最終パッケージにお
いてチップを保護する樹脂モールディング部とされる。
【００２５】最後に、図４（Ｄ）のように、前記結果物
をチップパッケージ単位で切断することにより最終チッ
プパッケージ２００を得ることになる。このように、複
数個のチップパッケージを導電性バイアホールが形成さ
れた基板を用いて容易に製造することができる。
【００２６】一方、本発明のチップパッケージにおいて
導電性バイアホールはハンダ付けによりチップ端子と信
号パターンとを連結する重要な役目を果たす。こうした
導電性バイアホールは様々な形態に具現することができ
る。図５（Ａ）及び５（Ｂ）は本発明によるチップパッ
ケージ２１０、２２０に適用される基板の様々な形態を
例示している。図５（Ａ）に示す導電性バイアホール２
１３は基板の各隅部に形成された例である。かかる形態
は、最初、基板２１１'にバイアホール２１３'を形成す
る際パッケージ単位で切断する線の垂直交差位置にバイ
アホール２１３'を形成することにより得られる。図５
（Ａ）に示す基板に形成されたバイアホール２１３'は
パッケージ単位で切断後、各隅部毎に四つのバイアホー
ル２１３と成るが、その中いずれか一辺に該当する二つ
のバイアホールのみ形成しその側面を印刷回路基板の実
装面としてもよい。
【００２７】これとは異なり、図５（Ｂ）に示した導電
性バイアホール２２３は基板の対向する両辺中央に形成
された例である。こうしたバイアホール２２３'は最
初、基板２２１'に形成する際パッケージ単位で切断す
る線の中央部位に形成することにより容易に得られる。
前記バイアホール２２３は一辺にのみ形成しても、四辺
全てに形成しても構わない。先に説明したように、一辺
にのみ形成して、該一辺が印刷回路基板の上面に接する
よう実装することができる。
【００２８】図５（Ａ）と図５（Ｂ）に示す形態の導電
性バイアホールを用いる場合、完成したチップパッケー
ジを９０°に回転させて実装する際に印刷回路基板の面
に近づかせて導電性バイアホールを設けることにより、
ハンダ付け工程にあたってより容易に信号パターンと連
結できるという利点を奏する。
【００２９】以上に説明した本発明は、上述した実施の
形態及び添付した図面により限定されるものではなく、
添付した請求の範囲により限定される。従って、請求の
範囲に記載された本発明の技術的思想を外れない範囲内
において様々な形態の置換、変形及び変更が可能である
ことは当技術分野において通常の知識を有する者にとっ
ては明らかである。
【００３０】
【発明の効果】上述のように、本発明のチップパッケー
ジによると、チップの端子部を有する対向した両面に導
電性バイアホールが形成された基板を各々付着し該基板
同士の空間には樹脂モールディング部を形成することに
よって、より小型化を図れるばかりでなく、その製造工
程が簡素でありながらもチップの信頼性を保証する安定
したパッケージを得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるチップパッケージ
構造を示す断面図である。
【図２】本発明の一実施の形態によるチップパッケージ
アレーを示す概略斜視図である。
【図３】本発明の異なる実施の形態によるチップパッケ
ージアレーを示す概略斜視図である。
【図４】（Ａ）ないし（Ｄ）は本発明のチップパッケー
ジ製造方法を説明するための段階別工程断面図である。
【図５】（Ａ）及び（Ｂ）は本発明のさらに異なる実施
の形態によるチップパッケージ構造及びその基板のバイ
アホール形成を示す概略図である。
【図６】従来のチップパッケージ構造を示す断面図であ
る。
【図７】従来のチップパッケージアレーを示す概略斜視
図である。
【符号の説明】
３１ａ 第１基板 ３１ｂ 第２基板 ３２ａ、３２ｂ 導電性バイアホール ３５ チップ素子 ３７ 樹脂モールディング部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 崔 龍 七 大韓民国京畿道水原市勧善区勧善洞1199− １斗山東亜アパート103洞602号

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 第１端子が形成された第１面、及び少な
    くとも一つの第２端子が形成され前記第１面と対向する
    第２面を有するチップと、 前記チップの第１面上に配置され、前記第１端子に連結
    された導電性バイアホールが形成された第１基板と、 前記チップの第２面上に配置され、前記第２端子に連結
    された導電性バイアホールが形成された第２基板と、 を備えたことを特徴とするチップパッケージ。
  2. 【請求項２】 前記第１基板と第２基板との間に前記チ
    ップの外郭に沿って形成された樹脂モールディング部を
    さらに備えたことを特徴とする請求項１に記載のチップ
    パッケージ。
  3. 【請求項３】 前記第１基板と前記第２基板は同一の寸
    法と形状から成り、前記樹脂モールディング部は前記第
    １及び第２基板の寸法と形状に一致するよう形成される
    ことを特徴とする請求項１に記載のチップパッケージ。
  4. 【請求項４】 前記チップパッケージは直方体形状から
    成ることを特徴とする請求項１に記載のチップパッケー
    ジ。
  5. 【請求項５】 前記第１及び第２基板は印刷回路基板材
    質から成ることを特徴とする請求項１に記載のチップパ
    ッケージ。
  6. 【請求項６】 前記第１基板または第２基板に形成され
    た導電性バイアホールは、各基板の少なくとも一つの辺
    に略半円形で形成されることを特徴とする請求項１に記
    載のチップパッケージ。
  7. 【請求項７】 前記第１基板または第２基板に形成され
    た導電性バイアホールは、各基板の少なくとも一つの隅
    部に略四半円形で形成されることを特徴とする請求項１
    に記載のチップパッケージ。
  8. 【請求項８】 前記チップはダイオード素子であり、前
    記第２面に形成された端子と前記基板の導電性バイアホ
    ールは各々一つであることを特徴とする請求項１に記載
    のチップパッケージ。
  9. 【請求項９】 前記チップはトランジスタ素子であり、
    前記第２面に形成された端子と前記基板の導電性バイア
    ホールは各々二つであることを特徴とする請求項１に記
    載のチップパッケージ。
  10. 【請求項１０】 チップパッケージと、前記チップパッ
    ケージの端子に連結するための複数個の信号パターンが
    形成された印刷回路基板とを含むチップパッケージアセ
    ンブリーにおいて、 前記チップパッケージは、第１端子が形成された第１面
    及び第２端子が形成され第１面と対向する第２面を有す
    チップと、前記チップの第１面に配置され前記第１端子
    に連結された導電性バイアホールが形成された第１基板
    と、前記チップの第２面に配置され前記第２端子に連結
    された第２導電性バイアホールが形成された第２基板
    と、前記第１基板と第２基板とを含み、前記第１基板と
    第２基板の第１面と第２面が側面となるよう上面に配置
    され、 前記印刷回路基板は、前記チップパッケージの第１導電
    性バイアホールと第２導電性バイアホールを前記印刷回
    路基板の上面の信号パターンに連結するよう複数個の導
    電体が形成されることを特徴とするチップパッケージア
    センブリー。
  11. 【請求項１１】 前記第１基板と第２基板との間に前記
    チップの外郭に沿って形成された樹脂モールディング部
    をさらに含む請求項１０に記載のチップパッケージアセ
    ンブリー。
  12. 【請求項１２】 前記第１基板と第２基板は同一の寸法
    と形状から成り、前記樹脂モールディング部は前記第１
    及び第２基板の寸法と形状に一致するよう形成されるこ
    とを特徴とする請求項１０に記載のチップパッケージア
    センブリー。
  13. 【請求項１３】 前記チップパッケージは直方体形状か
    ら成ることを特徴とする請求項１０に記載のチップパッ
    ケージアセンブリー。
  14. 【請求項１４】 前記基板は印刷回路基板材質から成る
    ことを特徴とする請求項１０に記載のチップパッケージ
    アセンブリー。
  15. 【請求項１５】 前記第１基板または第２基板に形成さ
    れた導電性バイアホールは各基板の少なくとも一つの辺
    に略半円形で形成されることを特徴とする請求項１０に
    記載のチップパッケージアセンブリー。
  16. 【請求項１６】 前記第１基板または第２基板に形成さ
    れた導電性バイアホールは各基板の少なくとも一つの隅
    部に略四半円形で形成されることを特徴とする請求項１
    ０に記載のチップパッケージアセンブリー。
  17. 【請求項１７】 前記チップはダイオード素子であり、
    前記第２面に形成された端子と前記基板の導電性バイア
    ホールは各々一つであることを特徴とする請求項１０に
    記載のチップパッケージアセンブリー。
  18. 【請求項１８】 前記チップはトランジスタ素子であ
    り、前記第２面に形成された端子と前記基板の導電性バ
    イアホールは各々二つであることを特徴とする請求項１
    ０に記載のチップパッケージアセンブリー。
  19. 【請求項１９】 端子が各々形成され相互に対向する第
    １面と第２面を有する複数個のチップのパッケージを製
    造する方法において、 所定間隔で複数個の導電性バイアホールが形成された第
    １基板及び第２基板を備える段階と、 前記第２基板の複数個の導電性バイアホールに複数個の
    チップ下面の端子が連結されるよう、前記複数個のチッ
    プ下面を前記第２基板の上面に接着する段階と、 前記第１基板の複数個の導電性バイアホールに複数個の
    チップ上面の端子が連結されるよう、前記複数個のチッ
    プ上面に前記第１基板を接着する段階と、 前記段階を経た前記複数個のチップの結果物をチップ単
    位で切断する段階と、 を有することを特徴とするチップパッケージの製造方
    法。
  20. 【請求項２０】 前記第２基板の上面に前記複数個のチ
    ップ下面を接着する段階は、 前記第２基板の導電性バイアホール上面に導電性接着剤
    を塗布する段階と、 前記複数個のチップを前記基板の上面に圧着する段階か
    ら成ることを特徴とする請求項１９に記載のチップパッ
    ケージの製造方法。
  21. 【請求項２１】 前記第１基板を前記複数個のチップ上
    面に接着する段階は、 前記複数個のチップ上面に導電性接着剤を塗布する段階
    と、 前記第１基板を前記複数個のチップ上面に圧着する段階
    とから成ることを特徴とする請求項１９に記載のチップ
    パッケージの製造方法。
  22. 【請求項２２】 前記チップはダイオード素子であるこ
    とを特徴とする請求項１９に記載のチップパッケージの
    製造方法。
  23. 【請求項２３】 前記チップはトランジスタ素子であ
    り、前記チップの上面及び下面中いずれか一面に形成さ
    れた端子は二つであり、 前記基板に形成された導電性バイアホールは前記二つの
    端子の位置に対応すべく所定間隔で一対ずつ形成される
    ことを特徴とする請求項１９に記載のチップパッケージ
    の製造方法。
JP2002368735A 2001-12-27 2002-12-19 チップパッケージ及びその製造方法 Pending JP2003197840A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2001-86347 2001-12-27
KR10-2001-0086347A KR100401975B1 (ko) 2001-12-27 2001-12-27 칩 패키지 및 그 제조방법

Publications (1)

Publication Number Publication Date
JP2003197840A true JP2003197840A (ja) 2003-07-11

Family

ID=19717711

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002368735A Pending JP2003197840A (ja) 2001-12-27 2002-12-19 チップパッケージ及びその製造方法

Country Status (6)

Country Link
US (1) US6653725B2 (ja)
JP (1) JP2003197840A (ja)
KR (1) KR100401975B1 (ja)
CN (1) CN1206728C (ja)
DE (1) DE10260005A1 (ja)
TW (1) TW579585B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300483A (ja) * 2007-05-30 2008-12-11 Toshiba Corp 半導体装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762076B2 (en) * 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US7087538B2 (en) * 2004-08-16 2006-08-08 Intel Corporation Method to fill the gap between coupled wafers
US7284896B2 (en) * 2005-04-15 2007-10-23 Jiahn-Chang Wu Light unit display
US7342308B2 (en) * 2005-12-20 2008-03-11 Atmel Corporation Component stacking for integrated circuit electronic package
US7821122B2 (en) * 2005-12-22 2010-10-26 Atmel Corporation Method and system for increasing circuitry interconnection and component capacity in a multi-component package
US8053885B2 (en) * 2009-01-12 2011-11-08 Harvatek Corporation Wafer level vertical diode package structure and method for making the same
JP2011023463A (ja) * 2009-07-14 2011-02-03 Denso Corp 半導体モジュール
CN110349920A (zh) * 2019-06-27 2019-10-18 深圳第三代半导体研究院 一种二极管芯片封装结构及其封装方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3708722A (en) * 1970-12-18 1973-01-02 Erie Technological Prod Inc Semiconductor device with soldered terminals and plastic housing and method of making the same
US4005457A (en) * 1975-07-10 1977-01-25 Semimetals, Inc. Semiconductor assembly, method of manufacturing same, and bonding agent therefor
US4574297A (en) * 1981-07-15 1986-03-04 Rohm Company Limited Encapsulated semiconductor with terminals having tabs to increase solder wetting
JP2713254B2 (ja) * 1995-07-13 1998-02-16 日本電気株式会社 集積回路用パッケ−ジ及びその製造方法並びにパッド配置の変換方法
JPH1032224A (ja) * 1996-07-15 1998-02-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP3604108B2 (ja) * 1997-02-17 2004-12-22 株式会社シチズン電子 チップ型光半導体の製造方法
US6300686B1 (en) * 1997-10-02 2001-10-09 Matsushita Electric Industrial Co., Ltd. Semiconductor chip bonded to a thermal conductive sheet having a filled through hole for electrical connection
JPH11312710A (ja) * 1998-04-30 1999-11-09 Murata Mfg Co Ltd 電子部品の接続方法および接続構造
KR20000026099A (ko) * 1998-10-17 2000-05-06 김영환 칩크기 반도체 패키지와 그 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300483A (ja) * 2007-05-30 2008-12-11 Toshiba Corp 半導体装置
JP4503046B2 (ja) * 2007-05-30 2010-07-14 株式会社東芝 半導体装置の製造方法
US7888180B2 (en) 2007-05-30 2011-02-15 Kabushiki Kaisha Toshiba Semiconductor apparatus having a first and a second projection portion on opposite surfaces of a semiconductor wafer and method for manufacturing the same

Also Published As

Publication number Publication date
TW579585B (en) 2004-03-11
US6653725B2 (en) 2003-11-25
TW200411855A (en) 2004-07-01
CN1206728C (zh) 2005-06-15
CN1433071A (zh) 2003-07-30
DE10260005A1 (de) 2003-07-17
US20030122230A1 (en) 2003-07-03
KR100401975B1 (ko) 2003-10-17
KR20030056176A (ko) 2003-07-04

Similar Documents

Publication Publication Date Title
US7994622B2 (en) Microelectronic packages having cavities for receiving microelectric elements
US20030199118A1 (en) Wire bonding method for a semiconductor package
US20080197472A1 (en) Semiconductor device and semiconductor module using the same
KR20040062764A (ko) 칩 스케일 적층 패키지
KR20020065325A (ko) 반도체장치
US20090310322A1 (en) Semiconductor Package
US6380624B1 (en) Stacked integrated circuit structure
KR100444228B1 (ko) 칩 패키지 및 그 제조방법
US6791166B1 (en) Stackable lead frame package using exposed internal lead traces
JP2003197840A (ja) チップパッケージ及びその製造方法
JP3660663B2 (ja) チップパッケージの製造方法
US7307352B2 (en) Semiconductor package having changed substrate design using special wire bonding
KR100246312B1 (ko) 반도체 패키지의 제조방법
KR20030028127A (ko) 반도체 전력용 모듈 및 그 제조방법
US20080308913A1 (en) Stacked semiconductor package and method of manufacturing the same
KR980012334A (ko) 적층형 반도체 칩 패키지와 그 제조방법
KR100708050B1 (ko) 반도체패키지
KR100401019B1 (ko) 반도체패키지 및 그 제조방법
JPH04139737A (ja) 半導体チップの実装方法
KR100352115B1 (ko) 반도체패키지
KR100256306B1 (ko) 적층형 멀티 칩 모듈
KR100413475B1 (ko) 회로패턴을 갖는 필름어드헤시브 및 이를 이용한 멀티칩모듈 반도체패키지
KR100381839B1 (ko) 반도체패키지
KR100406447B1 (ko) 반도체패키지 및 그 제조방법
KR19990002732U (ko) 볼 그리드 어레이 패키지

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060104

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20060331

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060410

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070717

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071211