KR20000026099A - 칩크기 반도체 패키지와 그 제조방법 - Google Patents

Abstract

본 발명은 칩크기 반도체 패키지와 그 제조방법에 관한 것으로서, 특히 웨이퍼에서 분리된 베어칩의 패드에 대해 와어를 본딩하지 않고 전도성 수지로 몰딩하여 되는 리드와 이 리드 끝에 부착된 솔더볼로 이루어지는 외부리드를 가지는 구조로 하여 생산성이 좋고 외부회로와의 접속상태 신뢰도를 높이고자 한 것이다. 본 발명의 칩크기 반도체 패키지는 반도체 칩(10) 측면에 절연막(15)을 형성하고 미리 제작된 플라스틱 기판(13)에 다이본딩한 후, 전도성 수지로 그 반도체 칩(10)의 본딩패드에 전기접속되고 플라스틱 기판(13)의 리드홀(14)로 노출되는 리드(16)를 형성하고, 플라스틱 기판(13) 밑에는 솔더볼(19)을 부착하여 된다. 이같이 수지로 몰딩된 리드와 솔더볼로 외부리드를 형성하므로 생산코스트를 낮출 수 있게 되고, 특히 외부회로와의 접속상태에 신뢰성을 높일 수 있는 것이다.

Description

칩크기 반도체 패키지와 그 제조방법

본 발명은 칩크기(chip scale) 반도체 패키지와 그 제조방법에 관한 것으로서, 특히 칩 패드(pad) 상에 와이어 본딩(wire bonding) 없이 전도성 에폭시(epoxy)로 몰딩된 리드와 외부회로와의 접속을 위한 솔더볼 어레이를 가지는 칩크기 반도체 패키지와 그 제조방법에 관한 것이다.

잘 알려진 바와 같이 반도체 소자는, 웨이퍼의 박막성장 기법에 의해 제조된 칩(chip)을 그 웨이퍼로부터 절단(sawing) 분리한 다음, 분리된 칩을 실드(shield)나 몰딩(molding)으로 외부의 습기나 불순물로부터 보호되고 또한 외부회로와의 접속을 위한 리드를 부착한 패키지(package) 형태로 상품화여 되다. 반도체 패키지는 통상 리드 방식과 실드 또는 몰딩 구조에 따라 분류되고 있는데, 본 발명과 관련된 칩크기 반도체 패키지는 대부분의 공간을 칩이 차지하는 정도의 크기로 되는 몰딩구조이고 몰딩 외부로 돌출된 리드를 가진 표면실장형이다. 이러한 칩크기 반도체 패키지는 그 자체가 단일한 미소 소자(micro device)로 상품화되어 회로기판에 있어서의 실장밀도를 높이고 또는 응용 주문형 집적회로(ASIC; application specific IC)등 각종 집적회로에서의 집적도를 높이는데 아주 유용하다.

칩크기 반도체 패키지와 관련하여 도 1은 종래의 칩크기 반도체 패키지의 일종인 BLP(bottom lead plastic)형 반도체 패키지를 보인다. 도시된 바와 같이 종래에는 베어칩(bare chip; 1)에 리드(2)를 직접 본딩(bonding)하고, 그 베어칩(1)의 패드와 리드의 접속을 위해 세금선(細金線)인 와이어(wire; 3)를 본딩한 후, 칩 주위를 에폭시 수지로 몰딩한 몸체(4)를 형성하였으며, 이때 리드(2)의 단부(외부리드)가 밑면에 노출되는 표면실장의 형태로 구성한 것이다.

이와같은 BLP형의 칩크기 반도체 패키지는 가격 측면에서 TSOP(thin small outline package) 수준과 거의 동일하나, 패키지 몸체 밑면에 노출된 리드의 높이가 낮고 그 표면적이 넓지 못하여 표면실장시 외부회로와의 접속상태 신뢰도가 낮은 문제점을 가진다. 또한 BLP형 패키지는 센터패드(center pad)를 갖는 DRAM(dynamic random access memory)에 적용할 수 있을 뿐이고, 에지패드(edge pad)를 갖는 것에는 적용이 불가하였다.

한편, 종래기술에 의한 칩크기 반도체 패키지의 제조에 있어서는 고가의 와이어 본딩 장비를 필요로 하여 설비비용 부담이 큰 문제점도 있었다.

본 발명의 목적은 상기한 문제점들을 극복하기 위하여 웨이퍼에서 분리된 칩의 패드에 대해 와어이 본딩하지 않는 리드구조를 가짐으로써 생산성이 좋고 외부회로와의 접속상태 신뢰도가 높아진 칩크기 반도체 패키지와 그 제조방법을 제공하는 것이다.

도 1은 종래의 BLP형 칩크기 반도체 패키지를 보인 단면도.

도 2는 본 발명에 따른 칩크기 반도체 패키지의 내부구조를 보인 단면도.

도 3은 본 발명에 따른 칩크기 반도체 패키지의 측면도.

도 4는 본 발명에 따른 칩크기 반도체 패키지의 제조에 사용되는 기판프레임을 보인 평면도.

도 5는 도 4a에 도시된 기판프레임의 이면도.

도 6은 웨이퍼로부터 단위 반도체 칩 하나가 분리된 상태를 도시한 평면도.

도 7은 본 발명에 따라 웨이퍼로부터 분리된 반도체 칩에 절연막이 형성된 상태를 보인 평면도.

도 8a는 본 발명에 따라 기판프레임에 반도체 칩이 다이본딩된 상태를 보인 평면도.

도 8b는 본 발명에 따라 기판프레임 이면에 배리어 테잎이 부착된 상태를 보인 그 이면도.

도 8c는 본 발명에 따라 리드를 형성한 상태를 보인 평면도.

도 8d는 본 발명에 따라 리드가 형성된 반도체 칩 평면에 보호막이 코팅된 상태를 보인 평면도.

도 8e는 본 발명에 따라 플라스틱 기판 이면의 솔더마스크상에 솔더볼을 부착한 상태를 보인 평면도.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 반도체 칩 11 : 본딩패드

13 : 플라스틱 기판 14 : 리드홀

15 : 절연막 16 : 리드

17 : 보호막 18 : 솔더마스크

19 : 솔더볼 20 : 기판프레임

상기한 목적을 달성하는 본 발명에 따른 칩크기 반도체 패키지는, 반도체 칩과, 이 반도체 칩 상면에 있는 본딩패드와 대응하여 각각 개구된 리드홀을 가지고 있고 반도체 칩이 다이본딩되어 있는 비전도성 플라스틱 기판과, 반도체 칩의 측면을 절연하는 절연막과, 반도체 칩 상면의 본딩패드와 각각 전기접속되고 그 측면의 절연막 표면을 따라 플라스틱 기판의 각 리드홀에 매립되어 그 리드홀 아래로 노출되는 리드와, 플라스틱 기판 저면에 각 리드홀에 매립된 리드 단부에 대응하여 부착된 솔더볼을 구비하여 되는 점에 그 특징이 있다.

또한, 상기한 목적을 달성하는 본 발명에 따른 칩크기 반도체 패키지의 제조방법은, 반도체 칩의 본딩패드 각각에 대응한 리드홀을 갖는 플라스틱 기판을 제작하는 단계와, 웨이퍼로부터 분리된 반도체 칩의 측면부를 절연막으로 절연하는 단계와, 측면부가 절연된 반도체 을 상기 플라스틱 기판 위에 다이본딩하는 단계와, 반도체 칩 상면에 있는 본딩패드 각각에 전기접속되고 그 측면의 절연막 표면을 따라 플라스틱 기판의 각 리드홀에 매립되도록 전도성 수지로 몰딩하여 리드를 형성하는 단계, 그리고 외부회로의 접속을 위해 플라스틱 기판 저면의 각 리드홀로 노출되는 각 리드의 끝에 솔더볼을 부착하는 단계를 수행하는 것이다.

바람직하게는 상기한 전도성 수지로서, 예컨대 도전성이 좋은 은(Ag, silver) 분말이 혼합하여 된 은충진 열경화성 수지(Ag filled epoxy)를 사용한다.

이와같이 본 발명은 전도성 수지로 기존 패키지에서의 내부리드에 대응하는 부분을 칩상에 직접 몰딩하는 구조로써 와이어 본딩을 배제할 수 있는 것이다. 따라서 와이어 본딩을 위한 고가의 장비를 구비할 필요가 없어 전체적인 생산비용을 줄일 수 있게 되고, 특히 솔더볼 어레이를 통해 외부 리드를 구현하므로 외부회로와의 접속상태에 신뢰도를 높일 수 있는 것이다.

이하, 본 발명에 따른 웨이퍼 수준 칩크기 반도체 패키지의 바람직한 실시예와 그 제조방법에 관하여 첨부된 도면을 참조하면서 보다 자세하게 설명한다.

첨부된 도면중 도 2는 본 발명에 따른 칩크기 반도체 패키지의 구조를 보인 단면도이고, 도 3은 그 측면도이다. 도시된 바와 같이 본 발명에 따른 칩크기 반도체 패키지는, 반도체 칩(10)을 포함하며, 이 반도체 칩(10) 상면에 있는 수개의 본딩패드(11)로 이루어진 패드어레이에 대응하여 천공된 리드홀(lead hole; 14)로 이루어진 홀어레이를 가지고 있고 반도체 칩(10)이 접착제(12)로 다이본딩되어 있는 플라스틱 기판(13), 반도체 칩(10) 측면에 절연 코팅된 절연막(15), 이 절연막(15) 위에 배선되어 각기 일단부가 반도체 칩(10) 표면에 있는 본딩패드(11)에 전기접속되고 타단부가 플라스틱 기판(13)의 리드홀(14)에 매립되어 그 아래로 노출되는 리드(16)들로 이루어진 리드어레이, 반도체 칩(10) 상면 전체에 도포된 보호막(17), 플라스틱 기판(13) 저면에 전체에 솔더볼 접착을 위해 입혀진 솔더마스크(solder mask; 18), 그리고 이 솔더마스크(18) 상에, 즉 패키지 저면에 배열되어 각각 리드홀(14)로 노출되는 리드(16)의 끝에 전기접속되게 부착된 솔더볼(solder ball; 19)로 이루어진 솔더볼 어레이로 구성되어 있다.

이와같은 본 발명에 따른 칩크기 반도체 패키지의 제조과정을 설명하면, 먼저 준비단계로서, 도 4에 도시된 바와 같은 도시하지 않은 사출금형을 사용하여 플라스틱재의 기판프레임(20)을 사출하는 것이다. 도면에는 사각형 틀을 이루는 프레임(21)에 타이바(22)로 연결된 총 8개의 플라스틱 기판(13)이 일체로 된 것을 도시하고 있으나, 그 기판 개수를 더 많게 또는 그보다 적은 단위로 제작할 수 있고 또한 좌우 연속하게 제작할 수도 있는 것이다. 각 플라스틱 기판(13)은 전술한 바와 같이 반도체 칩상에 있는 봉딩패드와 대응하는 복수의 리드홀(14)로 이루어진 홀어레이를 가지고 있다. 이러한 플라스틱 기판(13)의 각 이면에는 도 5에 도시한 바와 같이 나중에 설명되는 솔더볼 부착을 위한 솔더마스크(18)를 형성한다. 상기 리드홀(14)은 저면의 솔더마스크(18)에도 똑같이 개구된 것이다.

또한 준비단계로서, 도 6과 같이 웨이퍼(23)로부터 단위 반도체 칩(10)을 통상적인 절단(sawing) 공정을 통해 분리하고, 도 7과 같이 분리된 반도체 칩(10)의 본딩패드(11) 어레이와 인접한 측면을 절연체인 질화규소(SiN, silicon nitride)로 코팅하여 절연막(15)을 형성한다.

다음, 도 8a 내지 도 8e는 상기와 같이 준비된 기판프레임(20)의 각 플라스틱 기판(13)에 측면이 절연된 반도체 칩(10)과 함께 패키지를 제조하는 과정을 보인다. 도면에는 플라스틱 기판(13) 하나 위에 개별적으로 패키지를 제조하는 과정이 도시되어 있으나, 실제로는 도 4에 도시된 바와 같은 기판프레임(20)에 있는 수개의 플라스틱 기판(13)에 대해 동시에 행해지는 것이다.

즉, 준비된 플라스틱 기판(13)상에 전술한 접착제(12)로서 다이접착 열경화성 수지(die attach epoxy)를 도포하여 그 위에 도 8a와 같이 측면이 절연막(15)으로 절연된 반도체 칩(10)을 다이본딩하며, 도 8b와 같이 반도체 칩(10)이 다이본딩된 플라스틱 기판(13) 이면의 솔더볼마스크(18)에는 배리어테잎(barrier tape; 24)을 부착하여 거기에 개구된 리드홀을 막아주며, 도시하지 않은 리드성형금형에서 전도성 수지인 은 충진 열경화성 수지(Ag filled epoxy)를 주입하여 도 8c에 도시된 바와 같이 일단부가 반도체 칩(10)의 각 본딩패드(11)와 전기접속되고 타단부가 도 2에 보여진 바와 같이 측면의 절연막(15)을 따라 아래에 있는 플라스틱 기판(13)의 각 리드홀(14)에 매립되어 그 저부로 노출되도록 몰딩되는 리드(16)를 형성하며, 다시 반도체 칩(10)의 상면 전체를 도 8d와 같이 비전도성 물질인 절연체인 폴리아미드(polyamide)를 코팅하여 보호막(17)을 형성한다. 이같이 보호막(17)을 형성한 다음에는 소정의 온도조건에서 일정시간 굽기(baking)를 행한 후, 전술한 도 8b에 도시된 배리어테잎(24)을 제거하고, 거기에 개구된 리드홀로 노출되는 각 리드 끝에 도 8e와 같이 솔더볼(19)을 부착시켜 리플로우시킴으로써, 상기한 반도체 칩(10) 측면의 절연막(15) 위에 배열되는 리드(16)와 그 저면측의 솔더볼(19)들로 이루어지는 외부리드를 완성하는 것이다.

상기한 패키지 제조과정을 수행한 다음에는, 최종적으로 도 4에 나타난 기판프레임(20)으로부터 각 플라스틱 기판(13)을 연결하는 타이바(22)를 깨끗이 절단분리함으로써 완성된 개별 칩크기 반도체 패키지를 얻는 것이다.

도면으로 일일이 예시하지는 않았지만, 본 발명에 따른 웨이퍼 수준 칩크기 반도체 패키지는, 그 실시에 있어서 상기에 설명되고 도면에 예시된 것 외의 또다른 형태로 변형 또는 응용가능할 것이며, 또한 그러한 변형 및 응용가능한 형태를 위한 부가적인 또는 유사한 공정들을 배제하지 않는다.

이상에 설명된 바와 같이 본 발명은 리드프레임 대신 플라스틱 기판을 사용하고 전도성 수지로 몰딩되는 리드와 솔더볼로 외부회로와의 접속을 위한 외부리드를 구현하는 것이며, 특히 리드가 반도체 칩 위에 있는 본딩패드에 직접 전기접속되도록 몰딩하는 것이다. 이러한 본 발명에 따르면, 와이어 본딩 공정 대신 간단한 몰딩 공정을 수행하게 되고 이에 따라 와이어 본딩 장비 등 고가의 장비를 투입하지 않아도 된다. 따라서 본 발명은 칩크기 반도체 패키지의 생산성 향상과 함께 설비비용 저감을 통해 그 생산코스트를 낮추는데 기여하게 될 것이다.

또한 본 발명에 의하면, 플라스틱 기판을 사용하므로 패키지 제조시에 외부회로의 접속환경을 미리 감안하여 본딩패드 어레이에 대해 재배된 리드와 솔더볼 어레이를 구현할 수 있고 아울러 각 솔더볼의 접속면적 확보가 용이하므로 실장시 외부회로와의 접속상태 신뢰도를 높일 수 있으며, 또한 리드의 배선위치에 구애받지 않게 되어 에지패드를 가지는 마이크로 디바이스나 응용 주문형 집적회로는 물론 각종 장착환경에 대응하여 장착이 용이한 칩크기 반도체 패키지를 제공할 수 있는 것이다. 또한, 본 발명에 의하면 리드 대부분이 외부로 노출되어 있어서 이를 통해 외부로의 열방출이 용이하여 전기적 및 열적 특성이 우수해지는 잇점도 제공될 수 있는 것이다.

Claims (8)

1. 반도체 칩과, 이 반도체 칩 상면에 있는 본딩패드와 대응하여 각각 개구된 리드홀을 가지고 있고 반도체 칩이 다이본딩되어 있는 비전도성 플라스틱 기판과, 반도체 칩의 측면을 절연하는 절연막과, 반도체 칩 상면의 본딩패드와 각각 전기접속되고 그 측면의 절연막 표면을 따라 플라스틱 기판의 각 리드홀에 매립되어 그 리드홀 아래로 노출되는 리드와, 플라스틱 기판 저면에 각 리드홀에 매립된 리드 단부에 대응하여 부착된 솔더볼가 구비된 것을 특징으로 하는 칩크기 반도체 패키지.
2. 제1항에 있어서, 상기한 리드가 전도성 수지로 몰딩하여 된 것을 특징으로 하는 칩크기 반도체 패키지.
3. 제1항에 있어서, 상기한 반도체 칩 상면 전체에 코팅된 보호막이 더 구비된 것을 특징으로 하는 칩크기 반도체 패키지.
4. 제1항에 있어서, 상기한 플라스틱 기판 저면 전체에 그 솔더볼 부착을 위해 미리 입혀진 솔더볼마스크가 더 구비된 것을 특징으로 하는 칩크기 반도체 패키지.
5. 반도체 칩의 본딩패드 각각에 대응한 리드홀을 갖는 플라스틱 기판을 제작하는 단계와, 웨이퍼로부터 분리된 반도체 칩의 측면부를 절연막으로 절연하는 단계와, 측면부가 절연된 반도체 을 상기 플라스틱 기판 위에 다이본딩하는 단계와, 반도체 칩 상면에 있는 본딩패드 각각에 전기접속되고 그 측면의 절연막 표면을 따라 플라스틱 기판의 각 리드홀에 매립되도록 전도성 수지로 몰딩하여 리드를 형성하는 단계, 그리고 외부회로의 접속을 위해 플라스틱 기판 저면의 각 리드홀로 노출되는 각 리드의 끝에 솔더볼을 부착하는 단계가 구비된 것을 특징으로 하는 칩크기 반도체 패키지의 제조방법.
6. 제5항에 있어서, 상기한 리드를 형성하는 단계에서 상기 전도성 수지로서 은이 충진된 열경화성 수지로 몰딩하는 것을 특징으로 하는 칩크기 반도체 패키지의 제조방법.
7. 제5항에 있어서, 상기한 리드를 형성하는 단계 이후에 반도체 칩 상면 전체에 보호막을 형성하는 단계가 더 구비된 것을 특징으로 하는 칩크기 반도체 패키지의 제조방법.
8. 제5항에 있어서, 상기한 플라스틱 기판 저면에 상기한 솔더볼을 부착하기 전에 그 솔더볼 부착을 위한 솔더마스크를 입히는 단계가 더 구비된 것을 특징으로 하는 칩크기 반도체 패키지.