KR100368607B1 - 반도체 패키지 - Google Patents

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KR100368607B1
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Abstract

본 발명은 반도체 패키지를 개시한다. 이에 의하면, 표면탄성파 필터와 같은 다수개의 칩을 하나의 패키지 본체 내에 일정 간격을 두고 이격하거나 서로 접착한 상태로 적층하여 이중대역터필터나 듀플렉서와 같은 회로부품을 제조한다.
따라서, 본 발명은 개별적인 회로부품의 전기적인 특성 열화를 일으키지 않으면서 회로부품의 소형화를 이룩할 수 있다. 그 결과, 회로부품의 실장면적을 최소화하고 나아가 통신단말기와 같은 전자기기의 소형화를 이룩할 수 있다. 또한, 회로부품의 원가절감을 이루어 제품의 가격 경쟁력을 강화할 수 있다.

Description

반도체 패키지{semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 다수개의 칩으로 구성된 회로부품의 소형화를 이루어 회로부품의 실장면적을 최소화하도록 한 반도체 패키지에 관한 것이다.
일반적으로, 표면탄성파 소자는 대역통과 필터로 사용된다. 예를 들어 공진기결합형 표면탄성파 필터는 LiTaO3, LiNbO3, 수정 등과 같은 재질의 압전기판 상에 빗살형 전극들로 이루어진 인터디지털 변환기(interdigital transducer: IDT)를 포함한다. 표면탄성파 필터의 인터디지털 변환기는 통상 2개가 1쌍을 이루는데, 그 중 하나가 외부로부터 입력되는 전기적 신호를 기계적 진동으로 변환하는 입력 변환기이고, 나머지 하나가 입력 변환기로부터 일정 거리 이격하여 배치되며 기계적 진동을 다시 전기적 신호로 변환하는 출력 변환기이다. 탄성표면파 필터는 입력 변환기에 인가된 전기적 신호를 기판의 압전현상에 의해 기계적 진동으로 변환하고, 이러한 진동이 일정한 파형을 형성하여 표면탄성파를 발생하면, 출력 변환기에 의해 기계적인 진동을 전기적 신호로 변환시키는 동안 특정 대역의 주파수를 갖는 신호만을 통과시키는데, 이는 IDT의 전극들의 기하학적 구조에 의해 주파수 대역이 결정되기 때문이다. 이러한 단일 표면탄성파 필터를 2개이상 전기적으로 결합함으로써 이중대역필터나 듀플렉서 등을 제조하는 것이 가능하다.
단일 표면탄성파 필터를 위한 칩을 인쇄회로기판에 다수개 실장한 회로부품의 경우, 칩의 실장면적을 가능한 한 줄임으로써 회로부품의 소형화를 이루고 가공비용을 절감하며 가격 경쟁력을 강화할 수 있다. 예를 들어 2개의 표면탄성파 필터를 전기적으로 결합하는 방법으로는 여러 가지 방법이 알려져 왔다.
종래에는 표면탄성파 필터를 위한 칩, 예를 들어 2개의 칩을 하나의 동일한 인쇄회로기판에 탑재하기 위해 각각의 표면탄성파 필터를 위한 패턴을 1개의 칩에 모두 형성하고 이를 1개의 표면실장 패키지에 실장하는 방법이나 표면탄성파 필터의 패턴을 2개의 칩에 개별적으로 형성하고 이들 칩을 1개의 표면실장 패키지에 수평 방향으로 실장하는 방법이 널리 사용되어 왔다.
그러나, 종래의 실장방법들은 표면탄성파 필터를 실장한 표면실장 패키지를 인쇄회로기판에 탑재하였을 때 표면실장 패키지의 실장면적이 커지고 더욱이 상기 표면실장 패키지의 수량이 늘어남에 따라 그 실장면적이 상당히 커질 수밖에 없다. 이를 극복하기 위해 1개의 칩에 2개의 표면탄성파 필터를 위한 패턴을 근접 배치하거나 각각의 표면탄성파 필터를 위한 패턴이 형성된 칩을 근접 배치하면, 개별적인 부품의 전기적 특성이 열화될 가능성이 높아진다.
이로써, 종래의 방법들은 회로부품의 개별적인 전기적 특성에 열화를 주지 않으면서도 회로부품의 소형화를 이룩하기가 어려운데 이는 통신단말기와 같은 전자기기의 소형화를 추진하는데 한계를 가져온다. 또한, 회로부품의 소형화가 어려우므로 회로부품의 원가절감이 불가능해지고 제품의 가격 경쟁력이 취약해질 수밖에 없다.
따라서, 본 발명의 목적은 개별적인 회로부품의 전기적 특성에 열화를 주지 않으면서도 회로부품의 소형화를 이루어 실장면적을 최소화하도록 한 반도체 패키지를 제공하는데 있다.
본 발명의 다른 목적은 회로부품의 소형화를 이루어 제품의 가격 경쟁력을 이룩하도록 한 반도체 패키지를 제공하는데 있다.
도 1은 본 발명의 실시예에 의한 반도체 패키지를 나타낸 단면구조도.
도 2는 본 발명의 다른 실시예에 의한 반도체 패키지를 나타낸 단면구조도.
도 3은 도 2의 반도체 패키지의 변형을 나타낸 단면구조도.
도 4는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 나타낸 단면구조도.
도 5는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 나타낸 단면구조도.
도 6은 본 발명의 또 다른 실시예에 의한 반도체 패키지를 나타낸 단면구조도.
**** 도면의 주요 부분에 대한 부호의 설명 ****
10, 20, 40, 50, 60: 본체
11, 12, 21, 22, 41, 42, 51, 52, 61, 62: 도전성 패턴
13, 23, 43, 53, 63: 관통홀 15, 25, 48, 58, 68: 기밀봉지제
17, 27, 49, 59, 69: 캡 35: 수지
37: 봉지수지 45, 55, 65: 접착제
47, 57, 67: 도전성 와이어 101, 103, 201, 203: 칩
102, 104, 202, 204: 범프(bump)
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 패키지는
상측부가 개방되고 내부면이 단차지며 적어도 하나 이상의 내부 저면들에 도전성 패턴들이 형성된 본체;
상기 내부 저면들에 각각 플립칩본딩된 칩들; 그리고
상기 칩들을 외부환경으로부터 보호하기 위해 상기 본체의 상부면에 접착된 밀봉용 캡을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 본체의 상부면에도 도전성 패턴들이 형성되고, 상기 상부면에도 칩이 플립칩본딩될 수 있다. 상기 캡은 평면 판재로 이루어지거나, 평면판재로 이루어지며 그 양측 단부가 절곡될 수도 있다.
본 발명의 다른 실시예에 의한 반도체 패키지는
상측부가 개방되고 내부면이 단차지며 적어도 하나 이상의 내부 저면들과 상부면에 도전성 패턴들이 형성된 본체;
상기 내부 저면들과 상부면에 각각 플립칩본딩된 칩들; 그리고
상기 상부면에 플립칩본딩된 칩을 밀봉하는 수지를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 수지는 상기 상부면에 플립칩본딩된 칩의 측면부를 따라가면서 형성된 제 1 수지와 , 상기 상부면에 플립칩본딩된 칩의 상부면과 상기 수지 상에 형성된 제 2 수지로 이루어질 수 있다.
본 발명의 또 다른 실시예에 의한 반도체 패키지는
상측부가 개방되고 내부면이 단차지며 적어도 하나 이상의 내부 저면들에 도전성 패턴들이 형성된 본체;
상기 내부 저면들 중 최저면에 플립칩본딩된 칩;
상기 플립칩본딩된 칩 상에 부착되어 적층되며 상기 최저면을 제외한 나머지 내부 저면들에 각각 와이어본딩된 칩들; 그리고
상기 칩들을 외부환경으로부터 보호하기 위해 상기 본체의 상부면에 접착된 밀봉용 캡을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 본체의 상부면에도 도전성 패턴들이 형성되고, 상기 상부면에도 칩이 와이어본딩될 수 있다. 상기 캡은 평면 판재로 이루어지거나, 평면판재로 이루어지며 그 양측 단부가 절곡될 수 있다.
본 발명의 또 다른 실시예에 의한 반도체 패키지는
상부면에 도전성 패턴들이 형성된 평판형 본체;
상기 상부면에 플립칩본딩된 칩;
상기 플립칩본딩된 칩 상에 부착되어 적어도 하나 이상 적층되며 상기 상부면에 각각 와이어본딩된 칩들; 그리고
상기 칩들을 외부환경으로부터 보호하기 위해 상기 본체의 상부면에 접착된 밀봉용 캡을 포함하는 것을 특징으로 한다.
따라서, 본 발명은 하나의 패키지에 다수개의 칩을 수직으로 적층하여 회로부품의 소형화를 이루고 나아가 이를 적용한 전자기기의 소형화를 이룩할 수 있다.
이하, 본 발명에 의한 반도체 패키지를 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 의한 반도체 패키지를 나타낸 단면구조도이다. 도 1에 도시된 바와 같이, 본체(10)가 세라믹 재질로 이루어지고, 본체(10)의 상측부가 개방되고, 내측면이 상측부의 가장자리부로부터 상측부의 중앙부로 갈수록 낮아지는 2단으로 단차진다. 본체(10)의 제 1, 2 내측 저면(10a),(10b)의 정해진 위치에 도전성 패턴들(11)이 형성되고 아울러 외측 저면(10c)에도 도전성 패턴들(12)이 형성된다. 도전성 패턴들(11)의 수직 하부에는 해당하는 도전성 패턴들(12)이 위치하고, 도전성 패턴들(11),(12) 사이의 본체(10)에 수직 관통홀들(13)이 형성되고, 동일 수직선 상의 도전성 패턴들(11),(12)은 관통홀들(13)의 내부면에 입혀진 도전성 물질(도시안됨)에 의해 서로 전기적으로 연결된다.
또한, 제 1 칩(101)의 표면에는 내측 저면(10a) 상의 도전성 패턴들(11)의 위치에 대응하며 도전성 볼 형상의 범프들(102)이 각각 형성되어 있고, 칩(101)의 면적보다 넓은 제 2 칩(103)의 표면에도 내측 저면(10b) 상의 도전성 패턴들(11)의 위치에 대응하며 도전성 볼 형상의 범프들(104)이 각각 형성되어 있고, 칩(101)이 범프들(102)에 의해 해당 도전성 패턴들(11)에 대응하여 전기적으로 접합되고, 칩(103)이 범프들(104)에 의해 해당 도전성 패턴들(11)에 대응하여 전기적으로 접합된다. 따라서, 칩(101),(103)은 서로 이격하며 수직방향으로 적층된다.
그리고, 본체(10) 내에 적층된 칩(101),(103)을 외부 환경으로부터 보호하기 위해 본체(10)의 상부면(10d)에 기밀봉지제(15)에 의해 캡(17)이 부착된다. 여기서, 캡(17)은 세라믹 재질 또는 금속 재질의 평면 판재로 이루어진다. 물론, 캡(17)은 도면에 도시되지 않았으나 그 양측 단부가 수직 절곡 또는 임의의 각도로 경사 절곡된 판재로 이루어져도 무방하다.
이와 같이 구성되는 반도체 패키지의 제조방법을 간단히 살펴보면, 먼저, 본체(10)와 제 1, 2 칩(101),(103)을 각각 준비한다. 즉, 세라믹 재질로 이루어지고, 상측부가 개방되고, 내측면이 상측부의 가장자리부로부터 상측부의 중앙부로 갈수록 낮아지는 2단으로 단차진 본체(10)를 준비한다. 여기서, 본체(10)의 제 1, 2 내측 저면(10a),(10b)의 정해진 위치에 도전성 패턴들(11)이 형성되고 아울러 외측 저면(10c)에도 도전성 패턴들(12)이 형성된다. 도전성 패턴들(11)의 수직 하부에는해당하는 도전성 패턴들(12)이 위치하고, 도전성 패턴들(11),(12) 사이의 본체(10)에 수직 관통홀들(13)이 형성되고, 동일 수직선 상의 도전성 패턴들(11),(12)은 관통홀들(13)의 내부면에 입혀진 도전성 물질(도시안됨)에 의해 서로 전기적으로 연결된다.
또한, 제 1 칩(101)의 표면에는 내측 저면(10a) 상의 도전성 패턴들(11)의 위치에 대응하며 도전성 볼 형상의 범프들(102)이 각각 형성되어 있고, 칩(101)의 면적보다 넓은 제 2 칩(103)의 표면에도 내측 저면(10b) 상의 도전성 패턴들(11)의 위치에 대응하며 도전성 볼 형상의 범프들(104)이 각각 형성되어 있다.
이후, 플립칩본딩기술을 이용하여 초음파본딩 또는 리플로우본딩기법으로 칩(101)의 범프들(102)을 내측 저면(10a) 상의 해당 도전성 패턴들(11)에 대응하여 전기적으로 접합하고 나서 칩(103)의 범프들(104)을 내측 저면(10b) 상의 해당 도전성 패턴들(11)에 대응하여 전기적으로 접합한다. 따라서, 칩(101),(103)은 서로 이격하며 수직방향으로 적층된다.
그리고 나서, 본체(10) 내에 적층된 칩(101),(103)을 외부 환경으로부터 보호하기 위해 본체(10)의 상부면(10d)에 기밀봉지제(15)에 의해 세라믹 재질 또는 금속 재질의 평면 판재인 캡(17)을 부착하여 본 발명의 패키지를 완성한다.
따라서, 본 발명의 반도체 패키지는 예를 들어 표면탄성파 필터와 같은 동일한 기능을 갖는 칩들을 하나의 패키지 본체에 수직으로 적층함으로써 표면탄성파 이중대역필터나 표면탄성파 듀플렉서와 같은 회로부품의 사이즈를 종래의 회로부품에 비하여 훨씬 줄일 수 있다. 이는 회로부품을 인쇄회로기판에 탑재할 경우, 실장면적을 최소화하여 통신 단말기와 같은 전자기기의 소형화를 가능하게 하고 또한 회로부품의 원가절감을 기대할 수 있다.
도 2는 본 발명의 다른 실시예에 의한 반도체 패키지를 나타낸 단면구조도이다. 도 2에 도시된 바와 같이, 본체(20)가 세라믹 재질로 이루어지고, 본체(20)의 상측부가 개방되고, 내측면이 상측부의 가장자리부로부터 상측부의 중앙부로 갈수록 낮아지는 1단으로 단차진다. 본체(20)의 내측 저면(20a)과 상부면(20b)의 정해진 위치에 도전성 패턴들(21)이 형성되고 아울러 외측 저면(20c)에도 도전성 패턴들(22)이 형성된다. 도전성 패턴들(21)의 수직 하부에는 해당하는 도전성 패턴들(22)이 위치하고, 도전성 패턴들(21),(22) 사이의 본체(20)에 수직 관통홀들(23)이 형성되고, 동일 수직선 상의 도전성 패턴들(21),(22)은 관통홀들(23)의 내부면에 입혀진 도전성 물질(도시안됨)에 의해 서로 전기적으로 연결된다.
또한, 제 1 칩(101)의 표면에는 내측 저면(20a) 상의 도전성 패턴들(21)의 위치에 대응하며 도전성 볼 형상의 범프들(102)이 각각 형성되어 있고, 칩(101)의 면적보다 넓은 제 2 칩(103)의 표면에도 상부면(20b) 상의 도전성 패턴들(21)의 위치에 대응하며 도전성 볼 형상의 범프들(104)이 각각 형성되어 있고, 칩(101)이 범프들(102)에 의해 해당 도전성 패턴들(11)에 대응하여 전기적으로 접합되고, 칩(103)이 범프들(104)에 의해 해당 도전성 패턴들(11)에 대응하여 전기적으로 접합된다. 따라서, 칩(101),(103)은 서로 이격하며 수직방향으로 적층된다.
그리고, 본체(10) 내에 적층된 칩(101),(103)을 외부 환경으로부터 보호하기위해 본체(10)의 상부면(20b)에 기밀봉지제(25)에 의해 캡(27)이 부착된다. 여기서, 캡(17)은 세라믹 재질 또는 금속 재질의 평면 판재로 이루어지고 칩(103)과의 접촉을 방지할 정도의 높이로 캡(17)의 양측 단부가 수직으로 절곡된다. 물론, 캡(17)의 양측 단부를 수직이 아닌 임의의 각도로 경사 절곡하는 것도 가능하다.
한편, 도 3에 도시된 바와 같이, 도 2의 캡(27)을 사용하는 대신에 칩(103)의 측면부를 따라가면서 제 1 수지(35), 예를 들어 에폭시수지를 봉지하고 수지(35)와 칩(103)의 외부면 전체를 에폭시몰딩컴파운드와 같은 제 2 수지(37)에 의해 봉지할 수도 있다.
이와 같이 구성되는 반도체 패키지의 제조방법은 도 1의 반도체 패키지의 제조방법과 유사하므로 설명의 편의상 설명의 중복을 피하기 위해 이에 대한 상세한 설명은 생략하기로 한다.
본 발명의 반도체 패키지는 예를 들어 표면탄성파 필터와 같은 동일한 기능을 갖는 칩들을 하나의 패키지 본체에 수직으로 적층함으로써 표면탄성파 이중대역필터나 표면탄성파 듀플렉서와 같은 회로부품의 사이즈를 종래의 회로부품에 비하여 훨씬 줄일 수 있다. 이는 회로부품을 인쇄회로기판에 탑재할 경우, 실장면적을 최소화하여 통신 단말기와 같은 전자기기의 소형화를 가능하게 하고 또한 회로부품의 원가절감을 기대할 수 있다.
한편, 본 발명은 설명의 편의상 도 1, 2, 3에서 작은 면적의 칩을 하측에 위치하고 큰 면적의 칩을 상측에 위치한 2개의 칩을 적층한 구조의 패키지만을 도시하고 있으나 이에 한정하지 않고 상측으로 갈수록 큰 면적의 칩이 위치한 2개 이상의 칩을 적층한 구조의 패키지에도 확대 적용할 수 있음은 자명한 사실이다.
도 4는 본 발명에 의한 또 다른 실시예에 의한 반도체 패키지를 나타낸 단면구조도이다. 도 4에 도시된 바와 같이, 본체(40)가 세라믹 재질로 이루어지고, 본체(40)의 상측부가 개방되고, 내측면이 상측부의 가장자리부로부터 상측부의 중앙부로 갈수록 낮아지는 1단으로 단차진다. 본체(40)의 내측 저면(40a)과 상부면(40b)의 정해진 위치에 도전성 패턴들(41)이 형성되고 아울러 외측 저면(40c)에도 도전성 패턴들(42)이 형성된다. 도전성 패턴들(41)의 수직 하부에는 해당하는 도전성 패턴들(42)이 위치하고, 도전성 패턴들(41),(42) 사이의 본체(40)에 수직 관통홀들(43)이 형성되고, 동일 수직선 상의 도전성 패턴들(41),(42)은 관통홀들(43)의 내부면에 입혀진 도전성 물질(도시안됨)에 의해 서로 전기적으로 연결된다.
또한, 제 1 칩(201)의 표면에는 내측 저면(40a) 상의 도전성 패턴들(41)의 위치에 대응하며 도전성 볼 형상의 범프들(202)이 각각 형성되어 있고, 칩(203)의 표면에 본딩패드들(도시 안됨)이 형성된다. 칩(201)이 범프들(202)에 의해 해당 도전성 패턴들(41)에 대응하여 전기적으로 접합된다. 칩(201)의 면적보다 작은 제 2 칩(203)이 접착제(45)에 의해 칩(201) 상에 부착된다. 따라서, 칩(201),(203)은 서로 이격하지 않고 수직방향으로 적층된다. 물론, 칩(203)은 칩(201)의 면적과 동일하여도 무방하다.
그리고, 칩(203)의 본딩패드들(도시 안됨)이 예를 들어 금(Au) 재질의 도전성 와이어(47)에 의해 상부면(40b) 상의 도전성 패턴들(41)에 대응하여 전기적으로연결된다. 본체(40) 내에 적층된 칩(201),(203)을 외부 환경으로부터 보호하기 위해 본체(40)의 상부면(40b)에 기밀봉지제(48)에 의해 캡(49)이 부착된다. 여기서, 캡(49)은 세라믹 재질 또는 금속 재질의 평면 판재로 이루어지고 칩(203)이나 와이어(47)와의 접촉을 방지할 정도의 높이로 캡(49)의 양측 단부가 수직으로 절곡된다. 물론, 캡(49)의 양측 단부를 수직이 아닌 임의의 각도로 경사 절곡하는 것도 가능하다.
이와 같이 구성되는 반도체 패키지의 제조방법을 간단히 살펴보면, 먼저, 본체(40)와 제 1, 2 칩(201),(203)을 각각 준비한다. 즉, 세라믹 재질로 이루어지고, 상측부가 개방되고, 내측면이 상측부의 가장자리부로부터 상측부의 중앙부로 갈수록 낮아지는 1단으로 단차진 본체(40)를 준비한다. 여기서, 본체(40)의 내측 저면(40a)과 상부면(40b)의 정해진 위치에 도전성 패턴들(41)이 형성되고 아울러 외측 저면(40c)에도 도전성 패턴들(42)이 형성된다. 도전성 패턴들(41)의 수직 하부에는 해당하는 도전성 패턴들(42)이 위치하고, 도전성 패턴들(41),(42) 사이의 본체(40)에 수직 관통홀들(43)이 형성되고, 동일 수직선 상의 도전성 패턴들(41),(42)은 관통홀들(43)의 내부면에 입혀진 도전성 물질(도시안됨)에 의해 서로 전기적으로 연결된다.
또한, 제 1 칩(201)의 표면에는 내측 저면(40a) 상의 도전성 패턴들(41)의 위치에 대응하며 도전성 볼 형상의 범프들(202)이 각각 형성되어 있고, 칩(203)의 표면에 형성된 본딩패드들(도시 안됨)이 형성되어 있고, 도전성 볼 형상의 범프들(204)이 도전성 패턴들(41) 상에 각각 형성되어 있다.
이후, 플립칩본딩기술을 이용하여 초음파본딩 또는 리플로우본딩기법으로 칩(201)의 범프들(202)을 내측 저면(40a) 상의 해당 도전성 패턴들(41)에 대응하여 전기적으로 접합하고 나서 다이본딩기술을 이용하여 칩(201) 상에 접착제(45)에 의해 칩(203)을 부착한다. 따라서, 칩(201),(203)이 서로 이격하지 않고 수직방향으로 적층된다.
이후, 와이어본딩기술을 이용하여 칩(203)의 본딩패드들을 예를 들어 금(Au) 재질의 도전성 와이어(47)에 의해 상부면(40b) 상의 도전성 패턴들(41)에 대응하여 전기적으로 연결한다.
그리고 나서, 본체(40) 내에 적층된 칩(201),(203)을 외부 환경으로부터 보호하기 위해 본체(40)의 상부면(40b)에 기밀봉지제(48)에 의해 세라믹 재질 또는 금속 재질의 캡(49)을 부착한다. 여기서, 캡(49)은 세라믹 재질 또는 금속 재질의 평판으로 이루어지고 칩(203)이나 와이어(47)와의 접촉을 방지할 정도의 높이로 캡(49)의 양측 단부가 수직으로 절곡된다.
본 발명의 반도체 패키지는 예를 들어 표면탄성파 필터와 같은 동일한 기능을 갖는 칩들을 하나의 패키지 본체에 수직으로 적층함으로써 표면탄성파 이중대역필터나 표면탄성파 듀플렉서와 같은 회로부품의 사이즈를 종래의 회로부품에 비하여 훨씬 줄일 수 있다. 이는 회로부품을 인쇄회로기판에 탑재할 경우, 실장면적을 최소화하여 통신 단말기와 같은 전자기기의 소형화를 가능하게 하고 또한 회로부품의 원가절감을 기대할 수 있다.
도 5는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 나타낸 단면구조도이다. 도 5에 도시된 바와 같이, 본체(50)가 세라믹 재질의 평판 구조로 이루어진다. 본체(50)의 상부면(50a)의 정해진 위치에 도전성 패턴들(51)이 형성되고 아울러 저부면(50b)에도 도전성 패턴들(52)이 형성된다. 도전성 패턴들(51)의 수직 하부에는 해당하는 도전성 패턴들(52)이 위치하고, 도전성 패턴들(51),(52) 사이의 본체(50)에 수직 관통홀들(53)이 형성되고, 동일 수직선 상의 도전성 패턴들(51),(52)은 관통홀들(53)의 내부면에 입혀진 도전성 물질(도시안됨)에 의해 서로 전기적으로 연결된다.
또한, 제 1 칩(201)의 표면에는 상부면(50a) 상의 도전성 패턴들(51)의 위치에 대응하며 도전성 볼 형상의 범프들(202)이 각각 형성되어 있고, 칩(201)이 범프들(202)에 의해 해당 도전성 패턴들(51)에 대응하여 전기적으로 접합된다. 칩(201)의 면적보다 작은 제 2 칩(203)이 접착제(55)에 의해 칩(201) 상에 부착된다. 따라서, 칩(201),(203)은 서로 이격하지 않고 수직방향으로 적층된다. 물론, 칩(203)은 칩(201)의 면적과 동일하여도 무방하다.
그리고, 칩(203)의 표면에 형성된 본딩패드들(도시 안됨)이 예를 들어 금(Au) 재질의 도전성 와이어(57)에 의해 상부면(50b) 상의 도전성 패턴들(51)에 대응하여 전기적으로 연결된다. 본체(50) 상에 적층된 칩(201),(203)을 외부 환경으로부터 보호하기 위해 본체(50)의 상부면(50b)에 기밀봉지제(58)에 의해 캡(59)이 부착된다. 여기서, 캡(59)은 세라믹 재질 또는 금속 재질의 평면 판재로 이루어지고 칩(203)이나 와이어(57)와의 접촉을 방지할 정도의 높이로 캡(59)의 양측 단부가 수직으로 절곡된다. 물론, 캡(59)의 양측 단부를 수직이 아닌 임의의 각도로경사 절곡하는 것도 가능하다.
이와 같이 구성되는 반도체 패키지의 제조방법은 도 4의 반도체 패키지의 제조방법과 유사하므로 설명의 편의상 설명의 중복을 피하기 위해 이에 대한 상세한 설명은 생략하기로 한다.
본 발명의 반도체 패키지는 예를 들어 표면탄성파 필터와 같은 동일한 기능을 갖는 칩들을 하나의 패키지 본체에 수직으로 적층함으로써 표면탄성파 이중대역필터나 표면탄성파 듀플렉서와 같은 회로부품의 사이즈를 종래의 회로부품에 비하여 훨씬 줄일 수 있다. 이는 회로부품을 인쇄회로기판에 탑재할 경우, 실장면적을 최소화하여 통신 단말기와 같은 전자기기의 소형화를 가능하게 하고 또한 회로부품의 원가절감을 기대할 수 있다.
도 6은 본 발명의 또 다른 실시예에 의한 반도체 패키지를 나타낸 단면구조도이다. 도 6에 도시된 바와 같이, 본체(60)가 세라믹 재질로 이루어지고, 본체(60)의 상측부가 개방되고, 내측면이 상측부의 가장자리부로부터 상측부의 중앙부로 갈수록 낮아지는 2단으로 단차진다. 본체(60)의 제 1, 2 내측 저면(60a),(60b)의 정해진 위치에 도전성 패턴들(61)이 형성되고 아울러 외측 저면(60c)에도 도전성 패턴들(62)이 형성된다. 도전성 패턴들(61)의 수직 하부에는 해당하는 도전성 패턴들(62)이 위치하고, 도전성 패턴들(61),(62) 사이의 본체(60)에 수직 관통홀들(63)이 형성되고, 동일 수직선 상의 도전성 패턴들(61),(62)은 관통홀들(63)의 내부면에 입혀진 도전성 물질(도시안됨)에 의해 서로 전기적으로 연결된다.
또한, 제 1 칩(201)의 표면에는 내측 저면(60a) 상의 도전성 패턴들(61)의 위치에 대응하며 도전성 볼 형상의 범프들(202)이 각각 형성되어 있고, 칩(201)이 범프들(202)에 의해 해당 도전성 패턴들(61)에 대응하여 전기적으로 접합된다. 칩(201)의 면적보다 작은 제 2 칩(203)이 접착제(65)에 의해 칩(201) 상에 부착된다. 따라서, 칩(201),(203)은 서로 이격하지 않고 수직방향으로 적층된다. 물론, 칩(203)은 칩(201)의 면적과 동일하여도 무방하다.
그리고, 칩(203)의 표면에 형성된 본딩패드들(도시 안됨)이 예를 들어 금(Au) 재질의 도전성 와이어(67)에 의해 내측 저면(60d) 상의 도전성 패턴들(61)에 대응하여 전기적으로 연결된다. 본체(610) 내에 적층된 칩(201),(203)을 외부 환경으로부터 보호하기 위해 본체(60)의 상부면(60d)에 기밀봉지제(68)에 의해 캡(69)이 부착된다. 여기서, 캡(69)은 세라믹 재질 또는 금속 재질의 평면 판재로 이루어진다. 물론, 캡(69)은 평면 판재 대신에 그 양측부가 수직 절곡되거나 임의의 각도로 경사 절곡된 판재로 이루어져 무방하다.
이와 같이 구성되는 반도체 패키지의 제조방법은 도 4의 반도체 패키지의 제조방법과 유사하므로 설명의 편의상 설명의 중복을 피하기 위해 이에 대한 상세한 설명은 생략하기로 한다.
본 발명의 반도체 패키지는 예를 들어 표면탄성파 필터와 같은 동일한 기능을 갖는 칩들을 하나의 패키지 본체에 수직으로 적층함으로써 표면탄성파 이중대역필터나 표면탄성파 듀플렉서와 같은 회로부품의 사이즈를 종래의 회로부품에 비하여 훨씬 줄일 수 있다. 이는 회로부품을 인쇄회로기판에 탑재할 경우, 실장면적을최소화하여 통신 단말기와 같은 전자기기의 소형화를 가능하게 하고 또한 회로부품의 원가절감을 기대할 수 있다.
한편, 본 발명은 설명의 편의상 도 4, 5, 6에서 큰 면적의 칩을 하측에 위치하고 작은 면적의 칩을 상측에 위치한 2개의 칩을 적층한 구조의 패키지만을 도시하고 있으나 이에 한정하지 않고 상측으로 갈수록 작은 면적의 칩이 위치한 2개 이상의 칩을 적층한 구조의 패키지에도 확대 적용할 수 있음은 자명한 사실이다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 표면탄성파 필터와 같은 다수개의 칩을 하나의 패키지 본체 내에 일정 간격을 두고 이격하거나 서로 접착한 상태로 적층하여 이중대역터필터나 듀플렉서와 같은 회로부품을 제조한다.
따라서, 본 발명은 개별적인 회로부품의 전기적인 특성 열화를 일으키지 않으면서 회로부품의 소형화를 이룩할 수 있다. 그 결과, 회로부품의 실장면적을 최소화하고 나아가 통신단말기와 같은 전자기기의 소형화를 이룩할 수 있다. 또한, 회로부품의 원가절감을 이루어 제품의 가격 경쟁력을 강화할 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (7)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 상측부가 개방되고 내부면이 단차지며 적어도 하나 이상의 내부 저면들에 도전성 패턴들이 형성된 본체;
    상기 내부 저면들 중 최저면에 플립칩본딩된 칩;
    상기 플립칩본딩된 칩 상에 부착되어 적층되며 상기 최저면을 제외한 나머지가 동일 높이 수준으로 대응하는 내부 저면들에 각각 와이어 본딩된 칩들; 그리고
    상기 칩들을 외부환경으로부터 보호하기 위해 상기 본체의 상부면에 접착된 밀봉용 캡을 포함하는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 본체의 상부면에도 도전성 패턴들이 형성되고, 상기 상부면과 동일 높이 수준으로 대응하여 와이어본딩된 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 삭제
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