JPH08172144A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Abstract
(57)【要約】
【目的】 本発明は多層構造パッケージの半導体装置に
関し、高密度実装、低コスト化を図ることを目的とす
る。 【構成】 半導体チップ２６が搭載されて封止部２９に
より封止されたセラミック多層基板２４の第１の基板２
２と、該半導体チップ２６を位置させる開口部３２を形
成させてプリント基板３１1 〜３１4 が積層され、一方
面に金属ボール３３が所定数形成されたプリント多層基
板３１の第２の基板２３とを、高融点導電金属の接続部
材３４を介在させて接続させた構成とする。
関し、高密度実装、低コスト化を図ることを目的とす
る。 【構成】 半導体チップ２６が搭載されて封止部２９に
より封止されたセラミック多層基板２４の第１の基板２
２と、該半導体チップ２６を位置させる開口部３２を形
成させてプリント基板３１1 〜３１4 が積層され、一方
面に金属ボール３３が所定数形成されたプリント多層基
板３１の第２の基板２３とを、高融点導電金属の接続部
材３４を介在させて接続させた構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、多層構造パッケージの
半導体装置に関する。近年、電子機器の小型化に伴っ
て、実装される半導体装置においても実装効率が良好で
軽量、低コストのパフォーマンスの高いパッケージが求
められている。そのため、パッケージを多層構造とする
ことが行われており、さらに低コストで高密度実装可能
とすることが望まれている。
半導体装置に関する。近年、電子機器の小型化に伴っ
て、実装される半導体装置においても実装効率が良好で
軽量、低コストのパフォーマンスの高いパッケージが求
められている。そのため、パッケージを多層構造とする
ことが行われており、さらに低コストで高密度実装可能
とすることが望まれている。
【０００２】
【従来の技術】図１２に、従来の多層ＢＧＡパッケージ
の半導体装置の構成図を示す。図１２（Ａ）は断面図、
図１２（Ｂ）は底面図である。図１２（Ａ），（Ｂ）に
示す半導体装置１１は、多層構造のＢＧＡ（ＢａｌｌＧ
ｒｉｄ Ａｒｒｅｙ）パッケージのもので、多層基板１
２内に半導体チップ１３が搭載されている。多層基板１
２は、例えばガラスエポキシで形成され、所定の配線パ
ターンが形成された基板１２1 〜１２5 が積層されてお
り、ベースとなる基板１２1 上に半導体チップ１３が接
着材１４により搭載される。
の半導体装置の構成図を示す。図１２（Ａ）は断面図、
図１２（Ｂ）は底面図である。図１２（Ａ），（Ｂ）に
示す半導体装置１１は、多層構造のＢＧＡ（ＢａｌｌＧ
ｒｉｄ Ａｒｒｅｙ）パッケージのもので、多層基板１
２内に半導体チップ１３が搭載されている。多層基板１
２は、例えばガラスエポキシで形成され、所定の配線パ
ターンが形成された基板１２1 〜１２5 が積層されてお
り、ベースとなる基板１２1 上に半導体チップ１３が接
着材１４により搭載される。
【０００３】また、基板１２2 ，１２3 は半導体チップ
１３の搭載領域部分が開口され、さらに基板１２4 ，１
２5 が順次大きさを異ならせて開口される。半導体チッ
プ１３と、基板１２3 ，１２4 上の所定のパターン端子
とがワイヤ１５によりボンディングされて電気的接続が
行われる。さらに、基板１２1 〜１２5 はそのパターン
間がスルーホールで所定の電気的接続が行われており、
基板１２5 上に外部との接続を行うための所定数の半田
ボール１６が設けられる。また、開口部分にキャップ１
７が取り付けられる。
１３の搭載領域部分が開口され、さらに基板１２4 ，１
２5 が順次大きさを異ならせて開口される。半導体チッ
プ１３と、基板１２3 ，１２4 上の所定のパターン端子
とがワイヤ１５によりボンディングされて電気的接続が
行われる。さらに、基板１２1 〜１２5 はそのパターン
間がスルーホールで所定の電気的接続が行われており、
基板１２5 上に外部との接続を行うための所定数の半田
ボール１６が設けられる。また、開口部分にキャップ１
７が取り付けられる。
【０００４】そして、多層基板１２の半田ボール１６の
反対側に放熱のためのヒートシンク１８が取り付けられ
ている。このような半導体装置１１は、多層構造となっ
ていることから、実装性に優れて高速であり、外部端子
（半田ボール１６）の増大を図ることができる。また、
半田ボール１６を外部端子とすることからＰＧＡ（Ｐｉ
ｎ Ｇｒｉｄ Ａｒｒｅｙ）パッケージに比べて安価と
することができるものである。
反対側に放熱のためのヒートシンク１８が取り付けられ
ている。このような半導体装置１１は、多層構造となっ
ていることから、実装性に優れて高速であり、外部端子
（半田ボール１６）の増大を図ることができる。また、
半田ボール１６を外部端子とすることからＰＧＡ（Ｐｉ
ｎ Ｇｒｉｄ Ａｒｒｅｙ）パッケージに比べて安価と
することができるものである。
【０００５】
【発明が解決しようとする課題】しかし、上記多層ＢＧ
Ａパッケージの半導体装置１１は、搭載される半導体チ
ップ１３の性能が向上するにつれて層数が増大し、構造
複雑、製造コスト高となる。特に、層数が所定数より超
えると飛躍的にコスト高になる傾向となり、パッケージ
コストのみならず総合的に低コスト化を図ることができ
ないという問題がある。
Ａパッケージの半導体装置１１は、搭載される半導体チ
ップ１３の性能が向上するにつれて層数が増大し、構造
複雑、製造コスト高となる。特に、層数が所定数より超
えると飛躍的にコスト高になる傾向となり、パッケージ
コストのみならず総合的に低コスト化を図ることができ
ないという問題がある。
【０００６】そこで、本発明は上記課題に鑑みなされた
もので、高密度実装、低コスト化を図る半導体装置を提
供することを目的とする。
もので、高密度実装、低コスト化を図る半導体装置を提
供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１では、所定パターンが形成され、所定数の
半導体チップが搭載されて該パターンと電気的接続され
た第１の基板と、該第１の基板と接続部材により電気的
接続されるものであって、一方面に所定数の外部端子が
形成された第２の基板とを有して半導体装置を構成す
る。
に、請求項１では、所定パターンが形成され、所定数の
半導体チップが搭載されて該パターンと電気的接続され
た第１の基板と、該第１の基板と接続部材により電気的
接続されるものであって、一方面に所定数の外部端子が
形成された第２の基板とを有して半導体装置を構成す
る。
【０００８】請求項２では、請求項１記載の第１の基板
及び第２の基板のうち、少くとも該第２の基板が、積層
基板で形成されてなる。請求項３では、請求項１記載の
外部端子は、ボール形状又はピン形状の立体電極で形成
されてなる。請求項４では、請求項１記載の接続部材
は、電気的接続に応じた個数の高融点導電金属を含む導
電性接着材により形成されてなる。
及び第２の基板のうち、少くとも該第２の基板が、積層
基板で形成されてなる。請求項３では、請求項１記載の
外部端子は、ボール形状又はピン形状の立体電極で形成
されてなる。請求項４では、請求項１記載の接続部材
は、電気的接続に応じた個数の高融点導電金属を含む導
電性接着材により形成されてなる。
【０００９】請求項５では、請求項１記載の第１の基板
上の半導体チップが封止部材により封止されてなる。請
求項６では、請求項１，２又は５記載の第２の基板は、
前記第１の基板上の半導体チップを位置させる開口部が
形成されてなる。請求項７では、請求項６記載の第２の
基板は、前記開口部を塞ぐ基板が積層されて前記外部端
子が全面又は一部領域上で形成されてなる。
上の半導体チップが封止部材により封止されてなる。請
求項６では、請求項１，２又は５記載の第２の基板は、
前記第１の基板上の半導体チップを位置させる開口部が
形成されてなる。請求項７では、請求項６記載の第２の
基板は、前記開口部を塞ぐ基板が積層されて前記外部端
子が全面又は一部領域上で形成されてなる。
【００１０】請求項８では、請求項１又は７記載の第１
の基板と第２の基板との間に、前記接続部材で電気的接
続される所定数の中間基板が設けられる。請求項９で
は、請求項１，７又は８記載の第２の基板上に所定数の
半導体チップが搭載されてなる。請求項１０では、請求
項８の中間基板間に、所定数の半導体チップが搭載され
た所定数の第３の基板が電気的接続されて介在される。
の基板と第２の基板との間に、前記接続部材で電気的接
続される所定数の中間基板が設けられる。請求項９で
は、請求項１，７又は８記載の第２の基板上に所定数の
半導体チップが搭載されてなる。請求項１０では、請求
項８の中間基板間に、所定数の半導体チップが搭載され
た所定数の第３の基板が電気的接続されて介在される。
【００１１】請求項１１では、請求項１〜１０の何れか
一項において、前記第１の基板における表出面に放熱部
材が設けられる。請求項１２では、所定数の半導体チッ
プを搭載した第１の基板、及び所定パターンが形成され
た第２の基板を形成する工程と、該第１及び第２の基板
とを、電気的接続を行う溶融金属性の接続部材を介在さ
せて位置合せを行う工程と、所定温度下で該接続部材を
溶融させて第１及び第２の基板とを接着して電気的接続
を行う工程と、該第２の基板上に所定数の外部端子を形
成する工程と、を含んで半導体装置の製造方法を構成す
る。
一項において、前記第１の基板における表出面に放熱部
材が設けられる。請求項１２では、所定数の半導体チッ
プを搭載した第１の基板、及び所定パターンが形成され
た第２の基板を形成する工程と、該第１及び第２の基板
とを、電気的接続を行う溶融金属性の接続部材を介在さ
せて位置合せを行う工程と、所定温度下で該接続部材を
溶融させて第１及び第２の基板とを接着して電気的接続
を行う工程と、該第２の基板上に所定数の外部端子を形
成する工程と、を含んで半導体装置の製造方法を構成す
る。
【００１２】請求項１３では、請求項１２記載の第１及
び第２の基板間に、前記接続部材で電気的接続を行う所
定数の中間基板を介在させて前記位置合せが行われる。
請求項１４では、請求項１３記載の中間基板間に、所定
数の半導体チップが搭載された所定数の第３の基板が介
在されて前記位置合せが行われる。請求項１５では、請
求項１２〜１４の何れか一項に記載の第２の基板上に、
所定数の半導体チップが搭載される。
び第２の基板間に、前記接続部材で電気的接続を行う所
定数の中間基板を介在させて前記位置合せが行われる。
請求項１４では、請求項１３記載の中間基板間に、所定
数の半導体チップが搭載された所定数の第３の基板が介
在されて前記位置合せが行われる。請求項１５では、請
求項１２〜１４の何れか一項に記載の第２の基板上に、
所定数の半導体チップが搭載される。
【００１３】
【作用】上述のように請求項１乃至６、又は１２の発明
では、所定数の半導体チップが搭載されて適宜封止され
た第１の基板と、該半導体チップを位置させる開口部を
形成させて積層され、一方面に立体電極等の外部端子が
形成された第２の基板とを、高融点導電金属を含む導電
性接着材等の接続部材を介在させて位置合せ後に接続さ
れる。これにより、第１及び第２の基板を個々に独立さ
せていることから一基板当りの内部構造層数が削減され
て製造工程が簡易となって歩留りの向上、低コストを図
ることが可能となる。
では、所定数の半導体チップが搭載されて適宜封止され
た第１の基板と、該半導体チップを位置させる開口部を
形成させて積層され、一方面に立体電極等の外部端子が
形成された第２の基板とを、高融点導電金属を含む導電
性接着材等の接続部材を介在させて位置合せ後に接続さ
れる。これにより、第１及び第２の基板を個々に独立さ
せていることから一基板当りの内部構造層数が削減され
て製造工程が簡易となって歩留りの向上、低コストを図
ることが可能となる。
【００１４】請求項７乃至９，１３又は１５の発明で
は、適宜所定数の半導体チップが搭載された第２の基板
が開口部を塞ぐ基板を積層して全面又は一部領域上に外
部端子が形成され、適宜中間基板を介在させて第１の基
板と接続される。これにより、多様化が可能になると共
に、低コストで実装密度の向上を図ることが可能とな
る。
は、適宜所定数の半導体チップが搭載された第２の基板
が開口部を塞ぐ基板を積層して全面又は一部領域上に外
部端子が形成され、適宜中間基板を介在させて第１の基
板と接続される。これにより、多様化が可能になると共
に、低コストで実装密度の向上を図ることが可能とな
る。
【００１５】請求項１０又は１４の発明では、さらに中
間基板間に所定数の半導体チップを搭載した所定数の第
３の基板を介在させる。これにより、多様化が可能にな
ると共に、低コストで実装密度の向上を図ることが可能
となる。請求項１１の発明では、第１の基板の表出面に
放熱部材を設ける。これにより、高密度実装に伴う温度
上昇を効率的に放熱することが可能となる。
間基板間に所定数の半導体チップを搭載した所定数の第
３の基板を介在させる。これにより、多様化が可能にな
ると共に、低コストで実装密度の向上を図ることが可能
となる。請求項１１の発明では、第１の基板の表出面に
放熱部材を設ける。これにより、高密度実装に伴う温度
上昇を効率的に放熱することが可能となる。
【００１６】
【実施例】図１に、本発明の第１実施例の構成図を示
す。図１（Ａ）は底部斜視図、図１（Ｂ）は断面図であ
る。図１（Ａ），（Ｂ）に示す半導体装置２１Ａは、第
１の基板２２と第２の基板２３とにより構成される。第
１の基板２２は、金属配線のパターンが形成されたセラ
ミック基板２４1 〜２４4 を例えば４層に積層したセラ
ミック多層基板２４が用いられ、該セラミック多層基板
２４（セラミック基板２４4 ）の上基板上にＡｕ（金）
等のリード２５が所定の端子数に応じて形成される。そ
して、半導体チップ２６が銀ペースト等の接着材２７に
より搭載される。なお、セラミック多層基板２４は、各
セラミック基板の対応するパターン間でスルーホールに
より電気的接続が行われている。
す。図１（Ａ）は底部斜視図、図１（Ｂ）は断面図であ
る。図１（Ａ），（Ｂ）に示す半導体装置２１Ａは、第
１の基板２２と第２の基板２３とにより構成される。第
１の基板２２は、金属配線のパターンが形成されたセラ
ミック基板２４1 〜２４4 を例えば４層に積層したセラ
ミック多層基板２４が用いられ、該セラミック多層基板
２４（セラミック基板２４4 ）の上基板上にＡｕ（金）
等のリード２５が所定の端子数に応じて形成される。そ
して、半導体チップ２６が銀ペースト等の接着材２７に
より搭載される。なお、セラミック多層基板２４は、各
セラミック基板の対応するパターン間でスルーホールに
より電気的接続が行われている。
【００１７】搭載された半導体チップ２６は、周囲に配
設されたリード２５とワイヤ２８によりボンディングさ
れて電気的接続が行われている。そして、半導体チップ
２６及びワイヤ２８を覆うように封止部２９が形成され
ている。一方、第２の基板２３は、金属配線層のパター
ンが形成されたプリント基板３１1 〜３１4 を各基板間
でスルーホールにより電気的接続されて例えば４層に積
層したプリント多層基板３１が用いられる。この場合、
後に第１の基板２２と接続されるときの半導体チップ２
６（封止部２９）を位置させる部分に開口部３２が形成
されている。
設されたリード２５とワイヤ２８によりボンディングさ
れて電気的接続が行われている。そして、半導体チップ
２６及びワイヤ２８を覆うように封止部２９が形成され
ている。一方、第２の基板２３は、金属配線層のパター
ンが形成されたプリント基板３１1 〜３１4 を各基板間
でスルーホールにより電気的接続されて例えば４層に積
層したプリント多層基板３１が用いられる。この場合、
後に第１の基板２２と接続されるときの半導体チップ２
６（封止部２９）を位置させる部分に開口部３２が形成
されている。
【００１８】また、プリント多層基板３１のプリント基
板３１4 上に、外部端子としての立体電極となる金属ボ
ール（ピンでもよい）３３が、該プリント基板３１4 上
に設けられた所定数のパッド（図に表われず）に形成さ
れている。そして、第２の基板２３の開口部３２内に半
導体チップ２６（封止部２９）を位置させて、当該第２
の基板２３のプリント基板３１1 上の所定パターンと、
第１の基板２２の対応するリード２５との間に高融点導
電金属を含む導電性接着材である接続部材３４を介在さ
せて電気的接続させ、固着したものである。
板３１4 上に、外部端子としての立体電極となる金属ボ
ール（ピンでもよい）３３が、該プリント基板３１4 上
に設けられた所定数のパッド（図に表われず）に形成さ
れている。そして、第２の基板２３の開口部３２内に半
導体チップ２６（封止部２９）を位置させて、当該第２
の基板２３のプリント基板３１1 上の所定パターンと、
第１の基板２２の対応するリード２５との間に高融点導
電金属を含む導電性接着材である接続部材３４を介在さ
せて電気的接続させ、固着したものである。
【００１９】なお、半導体チップ２６の電気的接続は、
ワイヤ２８に限らずフリップチップ、ＴＡＢ（Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）で行ってもよ
い。そこで、図２に、図１の製造説明図を示す。また、
図３に図１における第１の基板の構成図を示すと共に、
図４に図１における第２の基板の構成図を示す。この場
合、図３（Ａ）は第１の基板の断面図、図３（Ｂ）は第
１の基板の平面図、図４（Ａ）は第２の基板の断面図、
図４（Ｂ）は第２の基板の平面図である。
ワイヤ２８に限らずフリップチップ、ＴＡＢ（Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）で行ってもよ
い。そこで、図２に、図１の製造説明図を示す。また、
図３に図１における第１の基板の構成図を示すと共に、
図４に図１における第２の基板の構成図を示す。この場
合、図３（Ａ）は第１の基板の断面図、図３（Ｂ）は第
１の基板の平面図、図４（Ａ）は第２の基板の断面図、
図４（Ｂ）は第２の基板の平面図である。
【００２０】図２において、まず第１の基板２２が形成
されると共に（ステップ（Ｓ）１ａ）、第２の基板２３
が形成される。第１の基板２２は、図３（Ａ），（Ｂ）
に示すように、前述のセラミック多層基板２４がシート
積層法や印刷多層法等によりアルミナと導体の焼成やア
ルミナペーストの印刷により多層（４層）に積層された
もので、セラミック基板２４4上にＡｕめっきによりリ
ード２５及び配線パターン２５ａが形成される。
されると共に（ステップ（Ｓ）１ａ）、第２の基板２３
が形成される。第１の基板２２は、図３（Ａ），（Ｂ）
に示すように、前述のセラミック多層基板２４がシート
積層法や印刷多層法等によりアルミナと導体の焼成やア
ルミナペーストの印刷により多層（４層）に積層された
もので、セラミック基板２４4上にＡｕめっきによりリ
ード２５及び配線パターン２５ａが形成される。
【００２１】そして、半導体チップ２６が接着材２７に
より搭載され、ワイヤ２８によりリード２５と電気的接
続される。その後、半導体チップ２６とワイヤ２８の部
分をトランスファモールド又はポッティングによりモー
ルド樹脂で封止部（パッケージ）２９が形成されたもの
である。一方、第２の基板２３は、図４（Ａ），（Ｂ）
に示すように、プリント多層基板３１が、両面に配線パ
ターンを示したプリント基板間をスルーホールで電気的
接続されて４層に積層したもので、中央部分に半導体チ
ップ２６（封止部２９）を位置させるための開口部３２
が形成されたものである。そして、プリント基板３１1
上に高融点溶融金属の接続部材３４が規則的に形成され
る。
より搭載され、ワイヤ２８によりリード２５と電気的接
続される。その後、半導体チップ２６とワイヤ２８の部
分をトランスファモールド又はポッティングによりモー
ルド樹脂で封止部（パッケージ）２９が形成されたもの
である。一方、第２の基板２３は、図４（Ａ），（Ｂ）
に示すように、プリント多層基板３１が、両面に配線パ
ターンを示したプリント基板間をスルーホールで電気的
接続されて４層に積層したもので、中央部分に半導体チ
ップ２６（封止部２９）を位置させるための開口部３２
が形成されたものである。そして、プリント基板３１1
上に高融点溶融金属の接続部材３４が規則的に形成され
る。
【００２２】図２に戻り、図３及び図４で形成された第
１及び第２の基板２２，２３が、該第１の基板２２のリ
ード２５と該第２の基板２３上の接続部材３４とで位置
合せされる（Ｓ２）。位置合せ後、リフロー方式により
接続部材３４が溶融する温度に加熱して当該第１及び第
２の基板２２，２３とが電気的接続された状態で固着さ
れる（Ｓ３）。
１及び第２の基板２２，２３が、該第１の基板２２のリ
ード２５と該第２の基板２３上の接続部材３４とで位置
合せされる（Ｓ２）。位置合せ後、リフロー方式により
接続部材３４が溶融する温度に加熱して当該第１及び第
２の基板２２，２３とが電気的接続された状態で固着さ
れる（Ｓ３）。
【００２３】そして、第２の基板２３のプリント基板３
１4 上に、図１に示すように半田等の低融点溶融金属の
金属ボール（バンプ）３３が、例えば転写法によって形
成されるものである（Ｓ４）。このような半導体装置２
１Ａは、各独立状態の４層の第１の基板２２と４層の第
２の基板２３とが接合されて、８層構造のＢＧＡパッケ
ージが形成される。ところで、従来において８層構造の
パッケージを形成する場合、その製造工程が複雑となっ
て歩留りが悪くコスト高となるが、本発明のように第１
の基板２２と第２の基板２３とに分けて多層とすること
から一基板当りの内部構造層数が削減される。これによ
り、製造工程の簡易化による歩留りが向上して低コスト
とすることができる。
１4 上に、図１に示すように半田等の低融点溶融金属の
金属ボール（バンプ）３３が、例えば転写法によって形
成されるものである（Ｓ４）。このような半導体装置２
１Ａは、各独立状態の４層の第１の基板２２と４層の第
２の基板２３とが接合されて、８層構造のＢＧＡパッケ
ージが形成される。ところで、従来において８層構造の
パッケージを形成する場合、その製造工程が複雑となっ
て歩留りが悪くコスト高となるが、本発明のように第１
の基板２２と第２の基板２３とに分けて多層とすること
から一基板当りの内部構造層数が削減される。これによ
り、製造工程の簡易化による歩留りが向上して低コスト
とすることができる。
【００２４】また、第１の基板２２と第２の基板２３と
を独立させることから、各基板ごとに試験を行うことが
でき、信頼性の向上を図ることができると共に、開発面
で多様化することができ、開発コストを低減させること
ができるものである。次に、図５に、本発明の第２実施
例の断面構成図を示す。図５に示す半導体装置２１Ｂ
は、第２の基板２３のプリント基板３４4aには開口部を
形成させず、他のプリント基板３４1 〜３４3 で形成さ
せた開口部３２を塞いで密閉型としている。また、この
プリント基板３４4a上の全面に金属ボール３４が配置形
成されたもので、他の構成は第１実施例と同様である。
を独立させることから、各基板ごとに試験を行うことが
でき、信頼性の向上を図ることができると共に、開発面
で多様化することができ、開発コストを低減させること
ができるものである。次に、図５に、本発明の第２実施
例の断面構成図を示す。図５に示す半導体装置２１Ｂ
は、第２の基板２３のプリント基板３４4aには開口部を
形成させず、他のプリント基板３４1 〜３４3 で形成さ
せた開口部３２を塞いで密閉型としている。また、この
プリント基板３４4a上の全面に金属ボール３４が配置形
成されたもので、他の構成は第１実施例と同様である。
【００２５】これによれば、金属ボール３３の外部端子
を増大させることができ、高機能の半導体チップが搭載
されても対処することができるものである。また、図６
に、本発明の第３実施例の断面構成図を示す。図６に示
す半導体装置２１Ｃは、第２実施例における第１の基板
２２と第２の基板２３との間に中間基板４１を介在さ
せ、前述と同様の接続部材３４により接続したもので、
他の構成は第２実施例と同様である。この場合、中間基
板４１は、例えば４層のプリント基板を積層した多層基
板である。
を増大させることができ、高機能の半導体チップが搭載
されても対処することができるものである。また、図６
に、本発明の第３実施例の断面構成図を示す。図６に示
す半導体装置２１Ｃは、第２実施例における第１の基板
２２と第２の基板２３との間に中間基板４１を介在さ
せ、前述と同様の接続部材３４により接続したもので、
他の構成は第２実施例と同様である。この場合、中間基
板４１は、例えば４層のプリント基板を積層した多層基
板である。
【００２６】すなわち、このような半導体装置２１Ｃ
は、１２層構造のＢＧＡパッケージであり、低コストで
より多層構造とすることができるものである。続いて、
図７に、本発明の第３実施例の構成図を示す。図７に示
す半導体装置２１Ｄでは、第１の基板２２は、上記第１
〜第３実施例と同様である。図７において第２の基板２
３ａは、開口部を形成せずにプリント基板３１1 〜３１
4 を４層に積層し、プリント基板３１1 上に所定のパタ
ーン層４２が形成されている。そして、半導体チップ２
６ａがパターン層４２とバンプ４３により接続されて搭
載され、当該半導体チップ２６をトランスファモールド
やポッティング等でモールド樹脂により封止して封止部
４４を形成させたものである。また、プリント基板３１
4 上には前述と同様の金属ボール３３が形成される。
は、１２層構造のＢＧＡパッケージであり、低コストで
より多層構造とすることができるものである。続いて、
図７に、本発明の第３実施例の構成図を示す。図７に示
す半導体装置２１Ｄでは、第１の基板２２は、上記第１
〜第３実施例と同様である。図７において第２の基板２
３ａは、開口部を形成せずにプリント基板３１1 〜３１
4 を４層に積層し、プリント基板３１1 上に所定のパタ
ーン層４２が形成されている。そして、半導体チップ２
６ａがパターン層４２とバンプ４３により接続されて搭
載され、当該半導体チップ２６をトランスファモールド
やポッティング等でモールド樹脂により封止して封止部
４４を形成させたものである。また、プリント基板３１
4 上には前述と同様の金属ボール３３が形成される。
【００２７】なお、半導体チップ２６ａの接続は上記の
ようにバンプ４３によらずに、ワイヤやＴＡＢによって
行ってもよい。この第２の基板２３ａと第１の基板２２
との間に、３つの中間基板４１1 〜４１3 が介在され
て、当該第１の基板２２、第２の基板２３、及び中間基
板４１1〜４１3 が前述と同様の接続部材３４により接
合される。この場合、各中間基板４１1 〜４１3 は各開
口部３２ａが形成された４層のプリント多層基板であ
り、２つの半導体チップ２６，２６ａを搭載した２０層
構造のパッケージが構成される。
ようにバンプ４３によらずに、ワイヤやＴＡＢによって
行ってもよい。この第２の基板２３ａと第１の基板２２
との間に、３つの中間基板４１1 〜４１3 が介在され
て、当該第１の基板２２、第２の基板２３、及び中間基
板４１1〜４１3 が前述と同様の接続部材３４により接
合される。この場合、各中間基板４１1 〜４１3 は各開
口部３２ａが形成された４層のプリント多層基板であ
り、２つの半導体チップ２６，２６ａを搭載した２０層
構造のパッケージが構成される。
【００２８】このように半導体装置２１Ｄは、２つの半
導体チップ２６，２６ａが搭載されたいわゆるＭＣＭ
（マルチチップモジュール）構造で、実装密度が向上さ
れると共に、安価かつハイパフォーマンスな多層構造の
パッケージとすることができるものである。次に、図８
に、本発明の第５実施例の断面構成図を示す。図８に示
す半導体装置２１Ｅでは、第２の基板２３は、第２実施
例（図５）と同様である。第１の基板２２ａは、図５
（図１）と同様にセラミック基板２４1 〜２４4 が積層
されたセラミック多層基板２４の該セラミック基板２４
4 上に２つの半導体チップ２６ 1 ，２６2 が接着材２７
ａ，２７ｂにより搭載される。
導体チップ２６，２６ａが搭載されたいわゆるＭＣＭ
（マルチチップモジュール）構造で、実装密度が向上さ
れると共に、安価かつハイパフォーマンスな多層構造の
パッケージとすることができるものである。次に、図８
に、本発明の第５実施例の断面構成図を示す。図８に示
す半導体装置２１Ｅでは、第２の基板２３は、第２実施
例（図５）と同様である。第１の基板２２ａは、図５
（図１）と同様にセラミック基板２４1 〜２４4 が積層
されたセラミック多層基板２４の該セラミック基板２４
4 上に２つの半導体チップ２６ 1 ，２６2 が接着材２７
ａ，２７ｂにより搭載される。
【００２９】そして、セラミック基板２４4 上に形成さ
れたパターン２５ａと各半導体チップ２６1 ，２６2 が
ワイヤ２８により電気的接続が行われ（フリップチッ
プ、ＴＡＢ等でもよい）、封止部２９ａ，２９ｂにより
封止されたものである。このような半導体装置２１Ｅ
は、従来の多層パッケージ構造と異なって第１の基板２
２ａがフラットであることから、複数の半導体チップを
搭載することができ、低コストで実装密度を向上させる
ことができるものである。
れたパターン２５ａと各半導体チップ２６1 ，２６2 が
ワイヤ２８により電気的接続が行われ（フリップチッ
プ、ＴＡＢ等でもよい）、封止部２９ａ，２９ｂにより
封止されたものである。このような半導体装置２１Ｅ
は、従来の多層パッケージ構造と異なって第１の基板２
２ａがフラットであることから、複数の半導体チップを
搭載することができ、低コストで実装密度を向上させる
ことができるものである。
【００３０】続いて、図９に、本発明の第６実施例の断
面構成図を示す。図９に示す半導体装置２１Ｆでは、第
１の基板２２ａは第５実施例（図８）と同様である。ま
た、第２の基板２３ａは、図７（第４実施例）における
１つの半導体チップ２６ａに代えて、２つの半導体チッ
プ２６ａ1 ，２６ａ2 をバンプ（ワイヤ、ＴＡＢ等でも
よい）により搭載して封止部４４ａ，４４ｂにより封止
したものである。
面構成図を示す。図９に示す半導体装置２１Ｆでは、第
１の基板２２ａは第５実施例（図８）と同様である。ま
た、第２の基板２３ａは、図７（第４実施例）における
１つの半導体チップ２６ａに代えて、２つの半導体チッ
プ２６ａ1 ，２６ａ2 をバンプ（ワイヤ、ＴＡＢ等でも
よい）により搭載して封止部４４ａ，４４ｂにより封止
したものである。
【００３１】この場合、中間基板４１1aの端部に位置さ
れるプリント基板には開口部を設けずに、他のプリント
基板に形成された開口部を密閉しているもので、他の構
成は図７（第４実施例）と同様である。このような半導
体装置２１Ｆに構成することによっても、低コストで実
装密度を向上させることができるものである。
れるプリント基板には開口部を設けずに、他のプリント
基板に形成された開口部を密閉しているもので、他の構
成は図７（第４実施例）と同様である。このような半導
体装置２１Ｆに構成することによっても、低コストで実
装密度を向上させることができるものである。
【００３２】また、図１０に、本発明の第７実施例の断
面構成図を示す。図１０に示す半導体装置２１Ｇは、第
４実施例（図７）において、中間基板４１4 を追加し、
中間基板４１1 ，４１2 と中間基板４１3 ，４１4 との
間に第３の基板４５を介在させたもので、第１及び第２
の基板２２，２３ａは図７と同様である。この第３の基
板４５は、プリント基板による４層のプリント多層基板
のうち、一つのプリント基板上に半導体チップ２６ｂを
搭載してワイヤ２８により電気的接続を行ない封止部４
６により封止したもので、他のプリント基板に形成され
た開口部３２ｂ内に当該半導体チップ２６ｂ（封止部４
６）が位置されたものである。
面構成図を示す。図１０に示す半導体装置２１Ｇは、第
４実施例（図７）において、中間基板４１4 を追加し、
中間基板４１1 ，４１2 と中間基板４１3 ，４１4 との
間に第３の基板４５を介在させたもので、第１及び第２
の基板２２，２３ａは図７と同様である。この第３の基
板４５は、プリント基板による４層のプリント多層基板
のうち、一つのプリント基板上に半導体チップ２６ｂを
搭載してワイヤ２８により電気的接続を行ない封止部４
６により封止したもので、他のプリント基板に形成され
た開口部３２ｂ内に当該半導体チップ２６ｂ（封止部４
６）が位置されたものである。
【００３３】このような半導体装置２１Ｇは、３つの半
導体チップ２６，２６ａ，２６ｂを搭載した２８層構造
のＢＧＡパッケージを構成したもので、低コストでより
実装密度を向上させることができるものである。上記第
６及び第７実施例のように、中間基板を適宜追加すると
共に、所定数の第３の基板４５を追加することにより、
また第１及び第２の基板２２ａ，２３ａ上に適宜半導体
チップ２６，２６ａ，２６ｂを追加することにより、低
コストで高密度実装を実現することができるものであ
る。
導体チップ２６，２６ａ，２６ｂを搭載した２８層構造
のＢＧＡパッケージを構成したもので、低コストでより
実装密度を向上させることができるものである。上記第
６及び第７実施例のように、中間基板を適宜追加すると
共に、所定数の第３の基板４５を追加することにより、
また第１及び第２の基板２２ａ，２３ａ上に適宜半導体
チップ２６，２６ａ，２６ｂを追加することにより、低
コストで高密度実装を実現することができるものであ
る。
【００３４】次に、図１１に、本発明の第８実施例の構
成図を示す。図１１に示す半導体装置２１Ｈは、第１実
施例（図１）に示す第１の基板２２の表出面上に、熱伝
導率の良好な例えばアルミニウムで形成された放熱部材
であるヒートシンク４７を設けたもので、他の構成は図
１と同様である。このヒートシンク４７により放熱を行
うもので、半導体チップ２６の高集積化に伴う発熱の影
響を回避させることができるものである。
成図を示す。図１１に示す半導体装置２１Ｈは、第１実
施例（図１）に示す第１の基板２２の表出面上に、熱伝
導率の良好な例えばアルミニウムで形成された放熱部材
であるヒートシンク４７を設けたもので、他の構成は図
１と同様である。このヒートシンク４７により放熱を行
うもので、半導体チップ２６の高集積化に伴う発熱の影
響を回避させることができるものである。
【００３５】なお、このようなヒートシンク４７を上述
の第２〜第７実施例においても適用することができるも
のである。
の第２〜第７実施例においても適用することができるも
のである。
【００３６】
【発明の効果】以上のように請求項１乃至６、又は１２
の発明によれば、所定数の半導体チップが搭載されて適
宜封止された第１の基板と、該半導体チップを位置させ
る開口部を形成させて積層され、一方面に立体電極等の
外部端子が形成された第２の基板とを、高融点導電金属
を含む導電性接着材等の接続部材を介在させて位置合せ
後に接続されることにより、第１及び第２の基板を個々
に独立させていることから一基板当りの内部構造層数が
削減されて製造工程が簡易となって歩留りの向上、低コ
ストを図ることができる。
の発明によれば、所定数の半導体チップが搭載されて適
宜封止された第１の基板と、該半導体チップを位置させ
る開口部を形成させて積層され、一方面に立体電極等の
外部端子が形成された第２の基板とを、高融点導電金属
を含む導電性接着材等の接続部材を介在させて位置合せ
後に接続されることにより、第１及び第２の基板を個々
に独立させていることから一基板当りの内部構造層数が
削減されて製造工程が簡易となって歩留りの向上、低コ
ストを図ることができる。
【００３７】請求項７乃至９，１３又は１５の発明によ
れば、適宜所定数の半導体チップが搭載された第２の基
板が開口部を塞ぐ基板を積層して全面又は一部領域上に
外部端子が形成され、適宜中間基板を介在させて第１の
基板と接続されることにより、多様化が可能になると共
に、低コストで実装密度の向上を図ることができる。請
求項１０又は１４の発明によれば、さらに中間基板間に
所定数の半導体チップを搭載した所定数の第３の基板を
介在させることにより、多様化が可能になると共に、低
コストで実装密度の向上を図ることができる。
れば、適宜所定数の半導体チップが搭載された第２の基
板が開口部を塞ぐ基板を積層して全面又は一部領域上に
外部端子が形成され、適宜中間基板を介在させて第１の
基板と接続されることにより、多様化が可能になると共
に、低コストで実装密度の向上を図ることができる。請
求項１０又は１４の発明によれば、さらに中間基板間に
所定数の半導体チップを搭載した所定数の第３の基板を
介在させることにより、多様化が可能になると共に、低
コストで実装密度の向上を図ることができる。
【００３８】請求項１１の発明によれば、第１の基板の
表出面に放熱部材を設けることにより、高密度実装に伴
う温度上昇を効率的に放熱することができる。
表出面に放熱部材を設けることにより、高密度実装に伴
う温度上昇を効率的に放熱することができる。
【図１】本発明の第１実施例の構成図である。
【図２】図１の製造説明図である。
【図３】図１における第１の基板の構成図である。
【図４】図１における第２の基板の構成図である。
【図５】本発明の第２実施例の断面構成図である。
【図６】本発明の第３実施例の断面構成図である。
【図７】本発明の第４実施例の断面構成図である。
【図８】本発明の第５実施例の断面構成図である。
【図９】本発明の第６実施例の断面構成図である。
【図１０】本発明の第７実施例の断面構成図である。
【図１１】本発明の第８実施例の断面構成図である。
【図１２】従来の多層ＢＧＡパッケージの半導体装置の
構成図である。
構成図である。
２１Ａ〜２１Ｈ 半導体装置 ２２ 第１の基板 ２３，２３ａ 第２の基板 ２４ セラミック多層基板 ２５ リード ２６，２６ａ，２６ｂ 半導体チップ ２８ ワイヤ ２９，４４，４６ 封止部 ３１ プリント多層基板 ３２，３２ａ 開口部 ３３ 金属ボール ３４ 接続部材 ４１ 中間基板 ４３ バンプ ４５ 第３の基板 ４７ ヒートシンク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 3/46 Ｈ 6921−4Ｅ
Claims (15)
- 【請求項１】 所定パターンが形成され、所定数の半導
体チップが搭載されて該パターンと電気的接続された第
１の基板と、 該第１の基板と接続部材により電気的接続されるもので
あって、一方面に所定数の外部端子が形成された第２の
基板と、 を有することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の第１の基板及び第２の基
板のうち、少くとも該第２の基板が、積層基板で形成さ
れてなることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の外部端子は、ボール形状
又はピン形状の立体電極で形成されてなることを特徴と
する半導体装置。 - 【請求項４】 請求項１記載の接続部材は、電気的接続
に応じた個数の高融点導電金属を含む導電性接着材によ
り形成されてなることを特徴とする半導体装置。 - 【請求項５】 請求項１記載の第１の基板上の半導体チ
ップが封止部材により封止されてなることを特徴とする
半導体装置。 - 【請求項６】 請求項１，２又は５記載の第２の基板
は、前記第１の基板上の半導体チップを位置させる開口
部が形成されてなることを特徴とする半導体装置。 - 【請求項７】 請求項６記載の第２の基板は、前記開口
部を塞ぐ基板が積層されて前記外部端子が全面又は一部
領域上で形成されてなることを特徴とする半導体装置。 - 【請求項８】 請求項１又は７記載の第１の基板と第２
の基板との間に、前記接続部材で電気的接続される所定
数の中間基板が設けられることを特徴とする半導体装
置。 - 【請求項９】 請求項１，７又は８記載の第２の基板上
に所定数の半導体チップが搭載されてなることを特徴と
する半導体装置。 - 【請求項１０】 請求項８の中間基板間に、所定数の半
導体チップが搭載された所定数の第３の基板が電気的接
続されて介在されることを特徴とする半導体装置。 - 【請求項１１】 請求項１〜１０の何れか一項におい
て、前記第１の基板における表出面に放熱部材が設けら
れることを特徴とする半導体装置。 - 【請求項１２】 所定数の半導体チップを搭載した第１
の基板、及び所定パターンが形成された第２の基板を形
成する工程と、 該第１及び第２の基板とを、電気的接続を行う溶融金属
性の接続部材を介在させて位置合せを行う工程と、 所定温度下で該接続部材を溶融させて第１及び第２の基
板とを接着して電気的接続を行う工程と、 該第２の基板上に所定数の外部端子を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項１２記載の第１及び第２の基板
間に、前記接続部材で電気的接続を行う所定数の中間基
板を介在させて前記位置合せが行われることを特徴とす
る半導体装置の製造方法。 - 【請求項１４】 請求項１３記載の中間基板間に、所定
数の半導体チップが搭載された所定数の第３の基板が介
在されて前記位置合せが行われることを特徴とする半導
体装置の製造方法。 - 【請求項１５】 請求項１２〜１４の何れか一項に記載
の第２の基板上に、所定数の半導体チップが搭載される
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31712294A JP3450477B2 (ja) | 1994-12-20 | 1994-12-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31712294A JP3450477B2 (ja) | 1994-12-20 | 1994-12-20 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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