KR100776451B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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와다다마끼
니시자와히로따까
가가야고우이찌로
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가부시키가이샤 히타치세이사쿠쇼
가부시기가이샤 히다치초엘에스아이시스템즈
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Abstract

수지 밀봉체와,
상기 수지 밀봉체의 내부에 위치하고, 평면이 사각형으로 형성된 복수의 반도체 칩에 있어서, 서로 대향하는 제1 주면 및 제2 주면을 포함하고, 상기 제1 주면의 서로 대향하는 제1 변 및 제2 변 중 제1 변측에 전극이 배치된 복수의 반도체 칩과,
상기 수지 밀봉체의 내부에 위치하는 내측부와, 상기 수지 밀봉체의 외부에 위치하는 외측부를 포함하고, 상기 내측부가 본딩 와이어를 통하여 상기 복수의 반도체 칩의 전극과 전기적으로 접속되는 리드를 포함하는 반도체 장치에 있어서,
상기 복수의 반도체 칩은 각각의 제1 변이 동일측에 위치하도록 각각의 제1 주면을 동일 방향을 향하거나 또한 서로 마주 접하는 한쪽의 반도체 칩의 전극이 다른쪽의 반도체 칩의 제1 변보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 적층되어 있다.
수지 밀봉체, 반도체 칩, 본딩 와이어, 리드

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시 형태 1인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태를 나타내는 모식적 평면도.
도 2는 도 1의 A-A선에 따른 모식적 단면도.
도 3은 도 1의 일부를 확대한 모식적 평면도.
도 4는 본 발명의 실시 형태 1인 반도체 장치의 제조 공정에서 이용되는 리드 프레임의 모식적 평면도.
도 5는 본 발명의 실시 형태 1인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 6은 본 발명의 실시 형태 1인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 7은 본 발명의 실시 형태 1인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 8은 본 발명의 실시 형태 1인 반도체 장치를 실장 기판에 실장한 상태를 나타내는 모식적 단면도.
도 9는 본 발명의 실시 형태 2인 반도체 장치의 모식적 단면도.
도 10은 본 발명의 실시 형태 3인 반도체 장치의 모식적 단면도.
도 11은 본 발명의 실시 형태 4인 반도체 장치의 모식적 단면도.
도 12는 본 발명의 실시 형태 5인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태를 나타내는 모식적 평면도.
도 13은 본 발명의 실시 형태 5인 반도체 장치의 수지 밀봉체의 하부를 제거한 상태를 나타내는 모식적 평면도.
도 14는 도 1의 B-B선에 따른 모식적 단면도.
도 15는 본 발명의 실시 형태 5인 반도체 장치의 제조 공정에서 이용되는 리드 프레임의 모식적 단면도.
도 16은 본 발명의 실시 형태 5인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 17은 본 발명의 실시 형태 5인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 18은 본 발명의 실시 형태 5인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 19는 본 발명의 실시 형태 6인 반도체 장치의 모식적 단면도.
도 20은 본 발명의 실시 형태 7인 반도체 장치의 모식적 단면도.
도 21은 본 발명의 실시 형태 8인 반도체 장치의 모식적 단면도.
도 22는 본 발명의 실시 형태 8인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 23은 본 발명의 실시 형태 8인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 24는 본 발명의 실시 형태 8인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 25는 본 발명의 실시 형태 8인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 26은 본 발명의 실시 형태 9인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 27은 본 발명의 실시 형태 9인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 28은 본 발명의 실시 형태 9인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 29는 본 발명의 실시 형태 10인 반도체 장치의 모식적 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1A, 1B, 1D, 2A, 2B, 2C, 3, 4, 5 : 반도체 장치
11, 12, 13, 14 : 반도체 칩
15 : 전극
16, 23 : 접착층
17 : 본딩 와이어
18 : 수지 밀봉체
본 발명은 반도체 장치 및 그 제조 기술에 관한 것으로, 특히 복수의 반도체 칩을 적층하여 하나의 수지 밀봉체로 밀봉하는 반도체 장치 및 그 제조 기술에 적용하여 유효한 기술에 관한 것이다.
기억 회로의 대용량화를 도모하는 기술로서, 기억 회로가 내장된 2개의 반도체 칩을 적층하고, 이 2개의 반도체 칩을 하나의 수지 밀봉체로 밀봉하는 적층형 반도체 장치가 알려져 있다. 이 종류의 적층형 반도체 장치에서는, 잡다한 구조가 제안되어 제품화되고 있다. 예를 들면, 특개평 7-58281호 공보에는 LOC(Lead On Chip) 구조의 적층형 반도체 장치가 개시되어 있다. 또한, 특개평 4-302165호 공보에는 터브 구조의 적층형 반도체 장치가 개시되어 있다.
LOC 구조의 적층형 반도체 장치는, 주로 표리면(서로 대향하는 일 주면 및 다른 주면) 중의 표면(일 주면)인 회로 형성면에 복수의 전극이 형성된 제1 반도체 칩 및 제2 반도체 칩과, 제1 반도체 칩의 회로 형성면에 절연성 필름을 개재하여 접착 고정됨과 함께 그 회로 형성면의 전극에 본딩 와이어를 통하여 전기적으로 접속되는 복수의 제1 리드와, 제2 반도체 칩의 회로 형성면에 절연성 필름을 개재하여 접착 고정됨과 함께, 그 회로 형성면의 전극에 본딩 와이어를 통하여 전기적으로 접속되는 복수의 제2 리드와, 제1 반도체 칩, 제2 반도체 칩, 제1 리드의 내측부, 제2 리드의 내측부 및 본딩 와이어 등을 밀봉하는 수지 밀봉체를 포함하는 구 성으로 되어 있다. 제1 반도체 칩, 제2 반도체 칩의 각각은 각각의 회로 형성면을 서로 대향시킨 상태에서 적층되어 있다. 제1 리드, 제2 리드의 각각은 각각의 접속부를 서로 중첩한 상태에서 접합되어 있다.
터브 구조의 적층형 반도체 장치는, 터브(다이 패드라고도 한다)의 표리면(서로 대향하는 일 주면 및 다른 주면) 중 표면(일 주면)에 접착층을 통해 고정되는 제1 반도체 칩과, 터브의 이면(다른 주면)에 접착층을 통해 고정되는 제2 반도체 칩과, 제1 반도체 칩, 제2 반도체 칩 중 어느 한쪽의 반도체 칩의 전극에 본딩 와이어를 통해 전기적으로 접속되는 복수의 전용 리드와, 제1 반도체 칩, 제2 반도체 칩의 각각의 전극에 본딩 와이어를 통하여 전기적으로 접속되는 복수의 공용 리드와, 제1 반도체 칩, 제2 반도체 칩, 전용 리드의 내측부, 공용 리드의 내측부 및 본딩 와이어 등을 밀봉하는 수지 밀봉체를 포함하는 구성으로 되어 있다. 제1 반도체 칩, 제2 반도체 칩의 각각의 전극은 회로 형성면에 있어서 서로 대향하는 2개의 긴 변측에 각각의 긴 변에 따라서 복수 배열되어 있다. 전용 리드, 공용 리드의 각각은 반도체 칩의 2개의 긴 변의 각각의 외측에 배치되어 있다.
본 발명자 등은 전술한 적층형 반도체 장치에 대해 검토한 결과, 이하의 문제점을 발견하였다.
(1) LOC 구조의 적층형 반도체 장치에 있어서는, 제1 반도체 칩의 전극에 본딩 와이어를 통해 전기적으로 접속된 제1 리드와, 제2 반도체 칩의 전극에 본딩 와이어를 통해 전기적으로 접속된 제2 리드를 부분적으로 중첩하여 접합하고 있다. 이러한 구성인 경우, 2매의 리드 프레임을 이용하여 제조할 필요가 있어 제조 비용이 고가가 된다.
(2) LOC 구조의 적층형 반도체 장치에 있어서는, 반도체 칩의 전극과 리드를 본딩 와이어로 전기적으로 적층한 후, 2매의 리드 프레임을 중합함으로써 2개의 반도체 칩을 적층하고 있다. 이러한 경우, 반도체 칩의 적층 시에 본딩 와이어가 변형한다는 문제점이 발생하기 쉬워져 수율의 저하를 초래한다.
(3) 터브 구조의 적층형 반도체 장치에 있어서는, 터브의 표리면에 반도체 칩을 탑재하고 있다. 이러한 구성의 경우, 터브의 표리면에 반도체 칩을 탑재한 후에서는 터브를 히트 스테이지에 접촉시키는 것이 곤란하기 때문에, 와이어 본딩에 필요한 온도까지 반도체 칩을 가열하는 것이 어렵다. 따라서, 반도체 칩의 전극과 본딩 와이어와의 접속 불량이 발생하기 쉽고 수율의 저하를 초래한다.
(4) 터브 구조의 적층형 반도체 장치에 있어서는, 터브의 표면에 탑재된 반도체 칩의 전극과 리드를 본딩 와이어로 전기적으로 접속한 후, 터브의 이면에 탑재된 반도체 칩의 전극과 리드를 본딩 와이어로 전기적으로 접속하기 전에 리드 프레임을 반전시킬 필요가 있어 생산성의 저하를 초래한다.
또한, 리드 프레임을 반전시킬 때 본딩 와이어가 변형한다는 문제점이 발생하기 쉬워져 수율의 저하를 초래한다.
본 발명의 목적은, 복수의 반도체 칩을 적층하고, 이 복수의 반도체 칩을 하나의 수지 밀봉체로 밀봉하는 반도체 장치의 저비용화를 도모하는 것이 가능한 기술을 제공하는데 있다.
본 발명의 다른 목적은, 복수의 반도체 칩을 적층하고, 이 복수의 반도체 칩을 하나의 수지 밀봉체로 밀봉하는 반도체 장치의 수율의 향상을 도모하는 것이 가능한 기술을 제공하는데 있다.
본 발명의 다른 목적은, 복수의 반도체 칩을 적층하고, 이 복수의 반도체 칩을 하나의 수지 밀봉체로 밀봉하는 반도체 장치의 생산성의 향상을 도모하는 것이 가능한 기술을 제공하는데 있다.
본 발명의 상기 및 그 외의 목적과 신규인 특징은, 본 명세서의 기술 및 첨부 도면에 따라 명확해질 것이다.
본원에서 개시되는 발명 중 대표적이지만 개요를 간단히 설명하면 하기의 그대로이다.
(1) 수지 밀봉체와,
상기 수지 밀봉체의 내부에 위치하고, 평면이 사각형으로 형성된 복수의 반도체 칩에 있어서, 서로 대향하는 제1 주면 및 제2 주면을 포함하고, 상기 제1 주면의 서로 대향하는 제1 변 및 제2 변 중 제1 변측에 전극이 배치된 복수의 반도체 칩과,
상기 수지 밀봉체의 내부에 위치하는 내측부와, 상기 수지 밀봉체의 외부에 위치하는 외측부를 포함하고, 상기 내측부가 본딩 와이어를 통하여 상기 복수의 반도체 칩의 전극과 전기적으로 접속되는 리드를 포함하는 반도체 장치에 있어서,
상기 복수의 반도체 칩은, 각각의 제1 변이 동일측에 위치하도록 각각의 제1 주면을 동일 방향을 향하고 또한 서로 마주 접하는 한쪽의 반도체 칩의 전극이 다른쪽의 반도체 칩의 제1 변보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 적층되어 있다.
(2) 상기 수단 (1)에 기재된 반도체 장치에 있어서,
상기 복수의 반도체 칩은 서로 마주 접하는 한쪽의 반도체 칩의 제2 변이 다른쪽의 반도체 칩의 제2 변보다도 내측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 적층되어 있다.
(3) 평면이 사각형인 수지 밀봉체와,
상기 수지 밀봉체의 내부에 위치하고, 평면이 사각형으로 형성된 제1 및 제2 반도체 칩에 있어서, 서로 대향하는 제1 주면 및 제2 주면을 포함하고, 상기 제1 주면의 서로 대향하는 제1 변 및 제2 변 중 제1 변측에 전극이 배치된 제1 및 제2 반도체 칩과,
상기 수지 밀봉체의 내부에 위치하는 내측부와, 상기 수지 밀봉체의 서로 대향하는 제1 변 및 제2 변 중 제1 변측으로부터 돌출하여 상기 수지 밀봉체의 외부에 위치하는 외측부를 포함하고, 상기 내측부가 본딩 와이어를 통해 상기 제1 반도체 칩의 전극과 전기적으로 접속되는 제1 리드와,
상기 수지 밀봉체의 내부에 위치하는 내측부와, 상기 수지 밀봉체의 제2 변측으로부터 돌출하여 상기 수지 밀봉체의 외부에 위치하는 외측부를 포함하고, 상기 내측부가 본딩 와이어를 통하여 상기 제2 반도체 칩의 전극과 전기적으로 접속되는 제2 리드를 포함하는 반도체 장치에 있어서,
상기 제1 및 제2 반도체 칩은 각각의 제1 변이 상기 제2 리드측에 위치하도록 상기 제1 반도체 칩의 제2 주면과 상기 제2 반도체 칩의 제1 주면을 마주 접하고 또한 상기 제2 반도체 칩의 전극이 상기 제1 반도체 칩의 제1 변보다도 외측에 위치하고, 상기 제1 반도체 칩의 제2 변이 상기 제2 반도체 칩의 제2 변보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되고,
상기 제1 리드의 내측부는 상기 제1 반도체 칩의 제1 주면에 접착 고정되어 있다.
(4) 상기 수단 (3)에 기재된 반도체 장치에 있어서, 상기 제1 리드의 내측부의 선단 부분은 상기 제1 반도체 칩의 전극의 근방에 배치되어 있다.
(5) 평면이 사각형으로 형성된 제1 및 제2 반도체 칩에 있어서, 서로 대향하는 제1 주면 및 제2 주면을 포함하고, 상기 제1 주면의 서로 대향하는 제1 변 및 제2 변 중 제1 변측에 전극이 배치된 제1 및 제2 반도체 칩을 준비하고 또한 내측부 및 외측부를 포함하고, 상기 내측부의 선단 부분이 서로 대향하는 제1 리드 및 제2 리드를 포함하는 리드 프레임을 준비하는 공정과,
상기 제1 반도체 칩의 제1 변이 상기 제2 리드측에 위치하도록 상기 제1 반도체 칩의 제1 주면과 상기 리드의 내측부를 마주 접한 상태에서 상기 제1 반도체 칩과 상기 제1 리드의 내측부를 접착 고정하는 공정과,
상기 제2 반도체 칩의 제1 변이 상기 제2 리드측에 위치하도록 상기 제1 반도체 칩의 제2 주면과 상기 제2 반도체 칩의 제1 주면을 마주 접하고 또한 상기 제2 반도체 칩의 전극이 상기 제1 반도체 칩의 제1 변보다도 외측에 위치하도록 각 각의 위치를 어긋나게 한 상태에서 상기 제1 반도체 칩과 상기 제2 반도체 칩을 접착 고정하는 공정과,
상기 제1 반도체 칩의 전극과 상기 제1 리드의 내측부를 본딩 와이어로 전기적으로 접속하고, 상기 제2 반도체 칩의 전극과 상기 제2 리드의 내측부를 본딩 와이어로 전기적으로 접속하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법이다.
<발명의 실시 형태>
이하, 도면을 참조하여 본 발명의 실시 형태를 상세히 설명한다. 또, 발명의 실시 형태를 설명하기 위한 전 도면에 있어서, 동일 기능을 갖는 것은 동일 부호를 붙여서, 그 반복된 설명은 생략한다.
(실시 형태 1)
본 실시 형태에서는, 두 방향 리드 배열 구조인 TSOP(Thin Small Outline Package)형 반도체 장치에 본 발명을 적용한 예에 대하여 설명한다.
도 1은 본 발명의 실시 형태 1인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태를 나타내는 모식적 평면도이고, 도 2는 도 1의 A-A선에 따른 모식적 단면도이고, 도 3은 도 1의 일부를 확대한 모식적 평면도이다.
도 1 및 도 2에 도시한 바와 같이, 본 실시 형태의 반도체 장치(1)는 4개의 반도체 칩(11, 12, 13, 14)을 상하로 적층하고, 이 4개의 반도체 칩(이하, 단순히 칩이라고 한다)을 하나의 수지 밀봉체(18)로 밀봉한 구성으로 되어 있다. 4개의 칩(11, 12, 13, 14) 각각은 각각의 회로 형성면(서로 대향하는 일 주면 및 다른 주 면 중의 일 주면 ; 11A, 12A, 13A, 14A)을 동일 방향을 향한 상태에서 적층되어 있다.
4개의 칩(11, 12, 13, 14) 각각은, 동일한 외형 치수로 형성되어 있다. 또한, 4개의 칩(11, 12, 13, 14) 각각의 평면 형상은 사각형으로 형성되고, 본 실시 형태에 있어서는, 예를 들면 직사각형으로 형성되어 있다.
4개의 칩(11, 12, 13, 14) 각각은, 예를 들면, 단결정 규소로 이루어지는 반도체 기판 및 이 반도체 기판 상에 형성된 다층 배선층을 주체로 하는 구성이 되고 있다. 이 4개의 칩(11, 12, 13, 14) 각각에는 기억 회로로서, 예를 들면 플래시 메모리라고 호칭되는 256메가비트의 EEPROM(Electrically Erasable Programmable Read Only Memory)이 내장되어 있다.
4개의 칩(11, 12, 13, 14)에 있어서, 회로 형성면(11A, 12A, 13A, 14A)의 서로 대향하는 두개의 긴 변 중 한쪽의 긴 변(11A1, 12A1, 13A1, 14A1)측에는, 이 한쪽의 긴 변(11A1, 12A1, 13A1, 14A1)에 따라서 복수의 전극(본딩 패드 ; 15)이 형성되어 있다. 이 복수의 전극(15)의 각각은 칩(11, 12, 13, 14)의 다층 배선층 중 최상층의 배선층에 형성되어 있다. 최상층의 배선층은 그 상층에 형성된 표면 보호막(최종 보호막)으로 피복되며, 이 표면 보호막에는 전극(15)의 표면을 노출하는 본딩 개구가 형성되어 있다.
4개의 칩(11, 12, 13, 14)에 내장된 플래시 메모리의 회로 패턴은 동일한 회로 패턴으로 구성되어 있다. 또한, 4개의 칩(11, 12, 13, 14) 각각의 회로 형성면(11A, 12A, 13A, 14A)에 형성된 전극(15)의 배치 패턴은 동일한 배치 패턴을 포함하고 있다. 즉, 4개의 칩(11, 12, 13, 14) 각각은 동일 구조로 구성되어 있다.
수지 밀봉체(18)의 평면 형상은 사각형으로 형성되며, 본 실시 형태에서는, 예를 들면 직사각형으로 형성되어 있다. 이 수지 밀봉체(18)의 서로 대향하는 2개의 짧은 변(18A, 18B) 중 한쪽의 짧은 변(18A) 측에는 이 한쪽의 짧은 변(18A)에 따라서 복수의 리드(22A)가 배열되며, 다른쪽의 짧은 변(18B)측에는 이 다른쪽의 짧은 변(18B)에 따라서 복수의 리드(22B)가 배열되어 있다.
복수의 리드(22A) 각각은, 수지 밀봉체(18)의 내부에 위치하는 내측부와, 수지 밀봉체(18)의 한쪽의 짧은 변(18A)측으로부터 돌출하여 수지 밀봉체(18)의 외부에 위치하는 외측부를 포함하는 구성으로 되어 있다. 복수의 리드(22B) 각각은 수지 밀봉체(18)의 내부에 위치하는 내측부와, 수지 밀봉체(18)의 다른쪽의 짧은 변(18B)측으로부터 돌출하여 수지 밀봉체(18)의 외부에 위치하는 외측부를 포함하는 구성으로 되어 있다. 복수의 리드(22A) 및 복수의 리드(22B) 각각의 외측부는, 예를 들면 면실장형 리드 형상 중 하나인 걸윙 리드 형상으로 절곡되어 성형되고 있다. 즉, 본 실시 형태의 반도체 장치(1A)는 수지 밀봉체(18)의 서로 대향하는 2개의 짧은 변측에 리드를 배열한 TSOP형 타입 I형으로 되어 있다.
복수의 리드(22A) 각각의 내측부는, 본딩 와이어(17)를 통해 칩(11)의 각 전극(15)과 각각 전기적으로 접속되고 또한 본딩 와이어(17)를 통해 칩(12)의 각 전극(15)과 각각 전기적으로 접속되어 있다. 복수의 리드(22B) 각각의 내측부는 본딩 와이어(17)를 통해 칩(13)의 각 전극(15)과 각각 전기적으로 접속되고 또한 본 딩 와이어(17)를 통해 칩(14)의 각 전극(15)과 각각 전기적으로 접속되어 있다.
복수의 리드(22A, 22B) 각각에는 단자명이 부여되고 있다. Vcc 단자는 전원 전위(예를 들면, 5[V])에 전위 고정되는 전원 전위 단자이다. Vss1 단자 및 Vss2 단자는 기준 전위(예를 들면, 0[V])에 전위 고정되는 기준 전위 단자이다. I/O 0 단자 ∼ I/O 7 단자는 데이터 입출력 단자이다. RES 단자는 리세트 단자이다. R/B 단자는 레디/비지 단자이다. CDE 단자는 커맨드· 데이터·인에이블 단자이다. OE 단자는 출력 인에이블 단자이다. SC 단자는 직렬· 클럭 단자이다. WE는 라이트·인에이블 단자이다. CE는 칩·인에이블 단자이다. W-PROTECT 단자는 라이트·프로텍트 단자이다. FTEST 단자는 기능· 테스트 단자이다. NC 단자는 비어있는 단자이다.
칩(11, 12)은 각각 한쪽의 긴 변(11A1, 12A1)이 리드(22B) 측에 위치하도록 칩(11)의 이면(서로 대향하는 일 주면 및 다른 주면 중 다른 주면)과 칩(12)의 회로 형성면(12A)을 마주 접하고 또한 칩(12)의 전극(15)이 칩(11) 한쪽의 긴 변(11A1)보다도 외측에 위치하고, 칩(11)의 다른쪽의 긴 변(11A2)이 칩(12)의 다른쪽의 긴 변(12A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태[칩(11)의 한쪽의 긴 변(11A1)과 칩(12)의 다른쪽의 긴 변(12A2)이 서로 가까운 방향으로 각각의 위치를 어긋나게 한 상태]에서 접착 고정되어 있다. 칩(11, 12)은 이들 간에 개재된 접착층(16)에 의해 접착 고정되어 있다.
칩(12, 13)은 각각의 한쪽의 긴 변(12A1, 13A1)이 리드(22B) 측에 위치하도록 칩(12)의 이면(다른 주면)과 칩(13)의 회로 형성면(13A)을 마주 접하고 또한 칩(13)의 전극(15)이 칩(12)의 한쪽의 긴 변(12A1)보다도 외측에 위치하고, 칩(12)의 다른쪽의 긴 변(12A2)이 칩(13)의 다른쪽의 긴 변(13A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태[칩(12)의 한쪽의 긴 변(12A1)과 칩(13)의 다른쪽의 긴 변(13A2)이 서로 가까운 방향으로 각각의 위치를 어긋나게 한 상태]에서 접착 고정되어 있다. 칩(12, 13)은 이들 사이에 개재된 접착층(16)에 의해서 접착 고정되어 있다.
칩(13, 14)은 각각의 한쪽의 긴 변(13A1, 14A1)이 리드(22B) 측에 위치하도록 칩(13)의 이면(다른 주면)과 칩(14)의 회로 형성면(14A)을 마주 접하고 또한 칩(14)의 전극(15)이 칩(13)의 한쪽의 긴 변(13A1)보다도 외측에 위치하고, 칩(13)의 다른쪽의 긴 변(13A2)이 칩(14)의 다른쪽의 긴 변(14A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태[칩(13)의 한쪽의 긴 변(13A1)과 칩(14)의 다른쪽의 긴 변(14A2)이 서로 가까운 방향으로 각각의 위치를 어긋나게 한 상태]로 접착 고정되어 있다. 칩(13, 14)은 이들 사이에 개재된 접착층(16)에 의해서 접착 고정되어 있다.
즉, 4개의 칩(11, 12, 13, 14)은 각각의 한쪽의 긴 변(11A1, 12A1, 13A1, 14A1)이 리드(22B) 측에 위치하도록 각각의 회로 형성면(11A, 12A, 13A, 14A)을 동일 방향을 향하고 또한 서로 마주 접하는 한쪽의 칩의 전극이 다른쪽의 칩의 한쪽의 긴 변보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 적층되어 있다.
리드(22A)의 내측부는, 적층된 4개의 칩 중 최상단에 위치하는 칩(11)의 회 로 형성면(11A)에 접착층(23)을 개재하여 접착 고정되어 있다. 리드(22A)의 내측부는 그 선단 부분이 칩(11)의 전극(15)의 근방에 배치되어 있다. 리드(22A)의 내측부는 리드(22B)의 내측부의 길이보다도 길어지고 있다.
본딩 와이어(17)로서는, 예를 들면 금(Au) 와이어를 이용하고 있다. 본딩 와이어(17)의 접속 방법으로서는, 예를 들면 열압착에 초음파 진동을 병용한 볼 본딩법을 이용하고 있다.
수지 밀봉체(18)는 저응력화를 도모할 목적으로서, 예를 들면 페놀계 경화제, 실리콘 고무 및 필러 등이 첨가된 비페닐계의 수지로 형성되어 있다. 이 수지 밀봉체(18)는 대량 생산에 적합한 트랜스퍼 몰딩법으로 형성되어 있다. 트랜스퍼 몰딩법은 포트, 러너, 유입 게이트 및 캐비티 등을 포함한 몰드 금형을 사용하고, 포트로부터 러너 및 유입 게이트를 통해 캐비티 내에 수지를 가압 주입하여 수지 밀봉체를 형성하는 방법이다.
본 실시 형태에 있어서, 4개의 칩 각각의 두께는 약 0.1[㎜]이고, 접착층(16, 23)의 두께는 약 0.025[㎜]이고, 리드(22A, 22B)의 두께는 약 0. 125[㎜]이고, 수지 밀봉체(18)의 상면에서부터 칩(11) 상에서의 리드(22A)까지의 수지의 두께는 약 0.1[㎜]이고, 수지 밀봉체(18)의 하면에서부터 칩(14)의 이면에서의 접착층(16)까지의 수지의 두께는 약 0.25[㎜]이고, 수지 밀봉체(18)의 상면으로부터 리드(22A, 22B)의 실장면까지의 높이는 약 1.2[㎜]이다.
도 3에 도시한 바와 같이, 칩(11, 12)은 칩(11)의 전극(15) 사이의 영역과 칩(12)의 전극(15)이 대향하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되 어 있다. 칩(13, 14)은 칩(14)의 전극(15) 간의 영역과 칩(13)의 전극(15)이 대향하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
다음에, 반도체 장치(1A)의 제조에 이용되는 리드 프레임에 대해 도 4를 이용하여 설명한다. 도 4는 리드 프레임의 모식적 평면도이다. 또, 실제의 리드 프레임은 복수의 반도체 장치를 제조할 수 있는 다중 스트링 구조(multiple string structure)로 되어 있지만, 도면을 보기 쉽게 하기 위해서 도 4는 하나의 반도체 장치가 제조되는 한개분의 영역을 나타내고 있다.
도 4에 도시한 바와 같이, 리드 프레임 LF1은 프레임(21)으로 규정된 영역 내에 복수의 리드(22A)를 포함하는 리드군, 복수의 리드(22B)를 포함하는 리드군, 접착층(23) 등을 배치한 구성으로 되어 있다. 복수의 리드(22A)는 프레임(21)의 서로 대향하는 2개의 짧은 변 부분 중 한쪽의 짧은 변 부분에 따라 배열되고, 이 한쪽의 짧은 변 부분과 일체화되어 있다. 복수의 리드(22B)는 프레임(21)의 서로 대향하는 2개의 짧은 변 부분 중의 다른쪽의 짧은 변 부분에 따라서 배열되고, 이 다른쪽의 짧은 변 부분과 일체화되어 있다. 즉, 리드 프레임 LF1은 두 방향 리드 배열 구조로 되어 있다.
복수의 리드(22A) 각각은 수지 밀봉체로 밀봉되는 내측부와 수지 밀봉체의 외부에 도출되는 외측부를 포함하고, 댐버(25)를 통해 서로 연결되어 있다. 복수의 리드(22B) 각각은 수지 밀봉체로 밀봉되는 내측부와 수지 밀봉체 외부에 도출되는 외측부를 포함하고 댐버(25)를 통해 서로 연결되어 있다.
리드 프레임 LF1은, 예를 들면 철(Fe)-니켈(Ni)계의 합금 또는 구리(Cu) 혹 은 구리계의 합금으로 이루어지는 평판재에 에칭 가공 또는 프레스 가공을 실시하여 소정의 리드 패턴을 형성함으로써 형성된다.
다음에, 반도체 장치(1A)의 제조 방법에 대해 도 5 내지 도 7(모식적 단면도)을 이용하여 설명한다.
우선, 리드 프레임 LF1에 칩(11)을 접착 고정한다. 리드 프레임 LF1과 반도체 칩(11)과의 접착 고정은 도 5의 (a)에 도시한 바와 같이, 칩(11)의 회로 형성면(11A)에 접착층(23)을 개재하여 리드(22A)의 내측부를 접착함으로써 행한다. 이 때, 칩(11)의 한쪽의 긴 변(11A1)이 리드(22B)측(서로 대향하는 2개의 리드군 중 다른쪽의 리드군측)에 위치하도록 칩(11)의 방향을 맞춘 상태에서 행한다.
다음에, 칩(11)에 칩(12)을 접착 고정한다. 칩(11, 12)과의 접착 고정은 도 5의 (b)에 도시한 바와 같이, 칩(11)의 이면에 접착층(16)을 개재하여 칩(12)의 회로 형성면(12A)을 접착함으로써 행한다. 이 때, 칩(12)의 한쪽의 긴 변(12A1)이 리드(22B)측에 위치하도록 칩(12)의 방향을 맞춘 상태에서 행한다. 또한, 칩(12)의 전극(15)이 칩(11)의 한쪽의 긴 변(11A1)보다도 외측에 위치하고, 칩(11)의 다른쪽의 긴 변(11A2)이 칩(12)의 다른쪽의 긴 변(12A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 행한다. 또한, 칩(11)의 전극(15) 간의 영역과 칩(12)의 전극(15)이 대향하도록 각각의 위치를 어긋나게 한 상태에서 행한다.
다음에, 칩(12)에 칩(13)을 접착 고정한다. 칩(12, 13)과의 접착 고정은 도 6의 (c)에 도시한 바와 같이, 칩(12)의 이면에 접착층(16)을 개재하여 칩(13)의 회로 형성면(13A)를 접착함으로써 행한다. 이 때, 칩(13)의 한쪽의 긴 변(13A1)이 리드(22B) 측에 위치하도록 칩(13)의 방향을 맞춘 상태에서 행한다. 또한, 칩(13)의 전극(15)이 칩(12)의 한쪽의 긴 변(12A1)보다도 외측에 위치하고, 칩(12)의 다른쪽의 긴 변(12A2)이 칩(13)의 다른쪽의 긴 변(13A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 행한다.
다음에, 칩(13)에 칩(14)을 접착 고정한다. 칩(13, 14)과의 접착 고정은 도 6의 (d)에 도시한 바와 같이, 칩(13)의 이면에 접착층(16)을 개재하여 칩(14)의 회로 형성면(14A)을 접착함으로써 행한다. 이 때, 칩(14)의 한쪽의 긴 변(13A1)이 리드(22B) 측에 위치하도록 칩(14)의 방향을 맞춘 상태에서 행한다. 또한, 칩(14)의 전극(15)이 칩(13)의 한쪽의 긴 변(13A1)보다도 외측에 위치하고, 칩(13)의 다른쪽의 긴 변(13A2)이 칩(14)의 다른쪽의 긴 변(14A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 행한다. 또한, 칩(14)의 전극(15) 간의 영역과 칩(13)의 전극(15)이 대향하도록 각각의 위치를 어긋나게 한 상태에서 행한다. 이 공정에 의해, 4개의 칩(11, 12, 13, 14)은 각각의 한쪽의 짧은 변(11A1, 12A1, 13A1, 14A1)이 리드(22B) 측에 위치하도록 각각의 회로 형성면(11A, 12A, 13A, 14A)을 동일 방향을 향하고 또한 서로 마주 접하는 한쪽의 칩의 전극이 다른쪽 칩의 한쪽의 짧은 변보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 적층된다.
다음에, 칩(11, 12)의 전극(15)과 리드(22A)의 내측부를 본딩 와이어(17)로 전기적으로 접속함과 함께, 칩(13, 14)의 전극(15)과 리드(22B)의 내측부를 본딩 와이어(17)로 전기적으로 접속한다. 이들의 본딩 와이어(17)에 의한 접속은 도 7 에 도시한 바와 같이, 히트 스테이지(30)와 최하단에 위치하는 칩(14)의 이면이 마주 접하는 상태에서 히트 스테이지(30)에 리드 프레임 LF1을 장착하여 행한다. 본 실시 형태에 있어서, 칩(14)의 이면에는 접착층(16)이 설치되어 있기 때문에 칩(14)은 접착층(16)을 개재하여 히트 스테이지(30)에 장착된다.
이 공정에서, 4개의 칩(11, 12, 13, 14) 각각은 각각의 한쪽의 긴 변(11A1, 12A1, 13A1, 14A1)이 동일 측[본 실시 형태에서는 리드(22B)측]에 위치하도록 각각의 회로 형성면(11A, 12A, 13A, 14A)을 동일 방향을 향하고 또한 서로 마주 접하는 한쪽의 칩의 전극이 다른쪽의 칩의 한쪽의 긴 변보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 적층되어 있기 때문에, 리드 프레임을 반전시키지 않고(칩을 반전시키지 않고), 4개의 칩의 전극과 리드의 내측부를 본딩 와이어(17)로 접속할 수 있다.
또한, 하나의 리드의 내측부에 복수의 칩의 전극(본 실시 형태에서는 2개의 칩의 전극)을 와이어 본딩할 수 있기 때문에 복수매의 리드 프레임을 이용할 필요가 없다.
또한, 이 공정에서 리드(22A)의 내측부의 선단 부분은 칩(11)의 전극(15)의 근방에 배치되어 있기 때문에, 칩(11)의 전극(15)과 리드(22A)의 내측부를 전기적으로 접속하는 본딩 와이어(17)의 길이 및 칩(12)의 전극(15)과 리드(22A)의 내측부를 전기적으로 접속하는 본딩 와이어(17)의 길이를 짧게 할 수 있다.
또한, 이 공정에서 4개의 칩은 칩(11)의 다른쪽의 긴 변(11A2)이 칩(12)의 다른쪽의 긴 변(12A2)보다도 외측에 위치하고, 칩(12)의 다른쪽의 긴 변(12A2)이 칩(13)의 다른쪽의 긴 변(13A2)보다도 외측에 위치하고, 칩(13)의 다른쪽의 긴 변(13A2)이 칩(14)의 다른쪽의 긴 변(14A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 적층되어 있기 때문에 각각의 다른쪽의 긴 변측에서의 이면 영역이 마주 접하는 칩으로부터 노출하고 있다. 따라서, 이들의 이면 영역에 접하도록 돌출부 혹은 단차부를 히트 스테이지(30)에 설치해둠으로써 3가지 칩의 각각의 다른쪽의 긴 변측에서의 이면 영역에 히트 스테이지를 직접적으로 혹은 간접적으로 접촉시킬 수 있다.
또한, 이 공정에서 칩(11, 12)은 칩(11)의 전극(15) 간의 영역과 칩(12)의 전극(15)이 대향하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있기 때문에 칩(11)의 전극(15)에 접속되는 본딩 와이어(17)와 칩(12)의 전극에 접속되는 본딩 와이어(17)와의 단락을 억제할 수 있다.
또한, 이 공정에서 칩(13, 14)은 칩(14)의 전극(15) 간의 영역과 칩(13)의 전극(15)이 대향하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있기 때문에 칩(13)의 전극(15)에 접속되는 본딩 와이어(17)와 칩(14)의 전극에 접속되는 본딩 와이어(17)와의 단락을 억제할 수 있다.
다음에, 4개의 칩(11, 12, 13, 14), 리드(22A)의 내측부, 리드(22B)의 내측부 및 본딩 와이어(17) 등을 수지로 밀봉하여 수지 밀봉체(18)를 형성한다. 수지 밀봉체(18)의 형성은 트랜스퍼 몰딩법으로 행한다.
다음에, 리드(22A)에 연결된 타이 바(25) 및 리드(22B)에 연결된 타이 바(22)를 절단하고, 그 후, 리드(22A, 22B)의 각각의 외측부에 도금 처리를 실시하 고 그 후, 리드 프레임 LF1의 프레임(21)으로부터 리드(22A, 22B)를 절단하고, 그 후 리드(22A, 22B) 각각의 외측부를 면 실장형 리드 형상의 하나인 걸윙형(gull wing shape)으로 절곡 형성하고, 그 후, 리드 프레임 LF1의 프레임(14)으로부터 수지 밀봉체(18)를 분리함으로써, 도 1 및 도 2에 도시하는 반도체 장치(1A)가 거의 완성된다.
이와 같이 하여 구성된 반도체 장치(1A)는 도 8(주요부 모식적 단면도)에 도시한 바와 같이, 하나의 회로 시스템을 구성하는 전자 장치의 구성 부품으로서 실장 기판(31)에 여러개 실장된다. 반도체 장치(1A)는 동일 기능의 리드가 대향하여 배치되어 있기 때문에 리드(22A)와 리드(22B)를 전기적으로 접속하기 위한 배선(31A)을 직선적으로 할 수 있다. 또한, 반도체 장치(1A)의 리드(22B)와 다른 반도체 장치(1A)의 리드(22A)를 전기적으로 접속하기 위한 배선(31A)을 직선적으로 할 수 있다. 따라서, 실장 기판(31)의 배선층 수를 저감할 수 있어 전자 장치, 예를 들면 메모리 모듈 등의 박형화를 도모할 수 있다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 이하의 효과가 얻어진다.
(1) 4개의 칩(11, 12, 13, 14)에 있어서, 칩(11, 12)은 칩(11, 12)의 한쪽의 긴 변(11A1, 12A1)이 리드(22B) 측에 위치하도록 칩(11)의 이면과 칩(12)의 회로 형성면(12A)을 마주 접하고 또한 칩(12)의 전극(15)이 칩(11)의 한쪽의 긴 변(11A1)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
또한, 칩(12, 13)은 칩(13)의 한쪽의 긴 변(11A1, 12A1)이 리드(22B) 측에 위치하도록 칩(12)의 이면과 칩(13)의 회로 형성면(12A)을 마주 접하고 또한 칩(13)의 전극(15)이 칩(12)의 한쪽의 긴 변(11A1)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
또한, 칩(13, 14)은 칩(14)의 한쪽의 긴 변(11A1, 12A1)이 리드(22B)측에 위치하도록 칩(13)의 이면과 칩(14)의 회로 형성면(14A)을 마주 접하고 또한 칩(14)의 전극(15)이 칩(13)의 한쪽의 긴 변(11A1)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되고 있다.
이러한 구성으로 함으로써, 와이어 본딩 공정에 있어서, 리드 프레임 LF1을 반전시키지 않고(칩을 반전시키지 않고), 4개의 칩의 전극(15)과 리드의 내측부를 본딩 와이어(17)로 접속할 수 있어, 리드 프레임 LF1의 반전에 따른 본딩 와이어(17)의 변형을 실질적으로 배제할 수 있다. 이 결과, 반도체 장치(1A)의 수율의 향상을 도모할 수 있다.
또한, 하나의 리드의 내측부에 복수의 칩의 전극(본 실시 형태에서는 2개의 칩의 전극)을 와이어 본딩할 수 있어 복수매의 리드 프레임을 이용하지 않고, 반도체 장치(1A)를 제조할 수 있다. 이 결과, 반도체 장치(1A)의 저비용화를 도모할 수 있다.
또한, 리드 프레임 LF1을 반전시킬 필요가 없어 반도체 장치(1A)의 생산성의 향상을 도모할 수 있다.
또한, 4개의 칩에서 동일 기능의 전극(15)이 각각 대향하기 때문에, 미러 반전 회로 패턴의 칩을 이용할 필요가 없다. 따라서, 반도체 장치(1A)의 저비용화를 도모할 수 있다.
(2) 4개의 칩은 칩(11)의 다른쪽의 긴 변(11A2)이 칩(12)의 다른쪽의 긴 변(12A2)보다도 외측에 위치하고, 칩(12)의 다른쪽의 긴 변(12A2)이 칩(13)의 다른쪽의 긴 변(13A2)보다도 외측에 위치하고, 칩(13)의 다른쪽의 긴 변(13A2)이 칩(14)의 다른쪽의 긴 변(14A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 적층되어 있다.
이러한 구성으로 함으로써, 최하단의 칩(14)을 제외하는 3가지 칩의 각각의 다른쪽의 긴 변측에서의 이면 영역이 마주 접하는 칩에서 노출하기 때문에, 3가지 칩의 각각의 다른쪽의 긴 변측에서의 이면 영역에 히트 스테이지를 직접적으로 혹은 간접적으로 접촉시킬 수 있다. 이에 따라, 와이어 본딩에 필요한 온도까지 칩을 용이하게 가열할 수 있기 때문에, 칩의 전극과 본딩 와이어와의 접속 불량을 저감할 수 있다. 이 결과, 반도체 장치의 제조 공정(조립 공정)에서의 수율의 향상을 도모할 수 있다.
(3) 리드(22A)의 내측부의 선단 부분은 칩(11)의 전극(15)의 근방에 배치되어 있다. 이러한 구성으로 함으로써, 칩(11)의 전극(15)과 리드(22A)의 내측부를 전기적으로 접속하는 본딩 와이어(17)의 길이 및 칩(12)의 전극(15)과 리드(22A)의 내측부를 전기적으로 접속하는 본딩 와이어(17)의 길이를 짧게 할 수 있다. 이 결과, 반도체 장치(1A)의 고속화를 도모할 수 있다.
(4) 칩(11, 12)은 칩(11)의 전극(15) 간의 영역과 칩(12)의 전극(15)이 대향하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되고 있다. 칩(13, 14)은 칩(14)의 전극(15) 간의 영역과 칩(13)의 전극(15)이 대향하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되고 있다. 이러한 구성으로 함으로써, 칩(11)의 전극(15)에 접속되는 본딩 와이어(17)와 칩(12)의 전극에 접속되는 본딩 와이어(17)와의 단락을 억제할 수 있다. 또한, 칩(13)의 전극(15)에 접속되는 본딩 와이어(17)와 칩(14)의 전극에 접속되는 본딩 와이어(17)와의 단락을 억제할 수 있다. 이 결과, 반도체 장치의 수율의 향상을 도모할 수 있다.
또, 본 실시 형태에서는 4개의 칩을 적층하고 이 4개의 반도체 칩을 하나의 수지 밀봉체로 밀봉하는 반도체 장치에 대해 설명하였지만, 본 발명은 이에 한정되지 않고, 예를 들면 2개 또는 3개 혹은 4개 이상의 칩을 적층하고, 이들의 칩을 하나의 수지 밀봉체로 밀봉하는 반도체 장치에서도 적용할 수 있다.
(실시 형태 2)
도 9는 본 발명의 실시 형태 2인 반도체 장치의 모식적 단면도이다.
도 9에 도시한 바와 같이, 본 실시 형태의 반도체 장치(1B)는 기본적으로 전술한 실시 형태 1과 마찬가지의 구성이 되고 있고 이하의 구성이 다르다.
즉, 4개의 칩(11, 12, 13, 14)은 칩(12, 13) 간에 리드(22A)의 내측부의 중간 부분을 개재한 상태에서 적층되어 있다.
칩(12)은 칩(12)의 이면이 리드(22A)의 내측부의 중간 부분과 마주 접하고, 리드(22A)의 내측부의 선단 부분이 칩(12)의 한쪽의 긴 변(12A1)보다도 외측에 위치하는 상태에서 리드(22A)의 내측부의 중간 부분에 접착 고정되어 있다. 칩(12)과 리드(22A)의 내측부의 중간 부분과의 접착 고정은 이들 간에 개재된 접착층(16) 에 의해서 행해지고 있다.
칩(13)은 칩(13)의 회로 형성면(13A)이 리드(22A)의 내측부의 중간 부분과 마주 접하고, 칩(13)의 전극(15)이 리드(22A)의 내측부의 선단보다도 외측에 위치하는 상태에서 리드(22A)의 내측부의 중간 부분에 접착 고정되어 있다. 칩(13)과 리드(22A)의 내측부의 중간 부분과의 접착 고정은 이들 간에 개재된 접착층(16)에 의해 행해지고 있다.
이러한 구성에서도 전술한 실시 형태 1과 마찬가지의 효과가 얻어진다.
또한, 리드(22A)의 내측부에서의 절곡량(오프셋량)을 전술한 실시 형태와 비하여 작거나 혹은 리드(22A)의 내측부의 절곡 가공을 폐지할 수 있어 반도체 장치의 생산성의 향상을 도모할 수 있다.
또한, 칩(11, 12)의 전극(15)에 접속되는 본딩 와이어(17)의 루프 높이를 낮게 할 수 있어 전술한 실시 형태 1과 비교하여 반도체 장치의 박형화를 도모할 수 있다.
또, 본 실시 형태에서는 칩(12, 13) 간에 리드(22A)의 내측부의 중간 부분을 배치한 예에 대해 설명하였지만, 리드(22A)의 내측부의 중간 부분의 배치는 칩(11, 12) 간, 칩(13, 14) 간이라도 상관없다. 단지, 본딩 와이어(17)의 분배가 고르지 못하다.
(실시 형태 3)
도 10은 본 발명의 실시 형태 3인 반도체 장치의 모식적 단면도이다.
도 10에 도시한 바와 같이, 본 실시 형태의 반도체 장치(1C)는 기본적으로 전술한 실시 형태 1과 마찬가지의 구성으로 되어 있어, 이하의 구성이 다르다.
즉, 4개의 칩(11, 12, 13, 14) 각각의 전극(15)은, 본딩 와이어(17)를 통하여 리드(22B)의 내측부와 각각 전기적으로 접속되어 있다. 또한, 리드(22A)의 내측부는 선단 부분이 칩(12)의 다른쪽의 긴 변(12A2)의 외측에서 칩(11)의 이면에 접착층(16, 23)을 개재하여 접착 고정되어 있다.
이러한 구성에 있어서도, 전술한 실시 형태 1과 마찬가지의 효과가 얻어진다.
또한 4개의 칩을 포함하는 칩 적층체의 두께로 리드(22A)의 두께를 흡수할 수 있기 때문에 전술한 실시 형태 1과 비교하여 반도체 장치의 박형화를 도모할 수 있다.
또, 본 실시 형태에서는 칩(11)의 이면에 리드(22A)의 내측부의 선단 부분을 접착한 예에 대해 설명하였지만, 리드(22A)의 내측부의 선단부분의 접착은 칩(12, 13, 14) 중 어느 하나의 이면에 접착 고정하여도 된다.
(실시 형태 4)
도 11은 본 발명의 실시 형태 4인 반도체 장치의 모식적 단면도이다.
도 11에 도시한 바와 같이, 본 실시 형태의 반도체 장치(1D)는 기본적으로 전술한 실시 형태 1과 마찬가지의 구성이 되어 있어 이하의 구성이 다르다.
즉, 4개의 칩(11, 12, 13, 14) 각각의 전극(15)은 본딩 와이어(17)를 통하여 리드(22B)의 내측부와 각각 전기적으로 접속되어 있다. 또한, 칩(12)의 다른쪽의 긴 변(12A2)의 외측에서 칩(11)의 이면에 접착층(16, 23)을 개재하여 지지 리드(24)가 접착 고정되어 있다.
이러한 구성에서도, 전술한 실시 형태 1과 마찬가지의 효과가 얻어진다.
또한, 수지 밀봉체(18)의 변(18A) 측에 리드가 배치되어 있지 않으므로, 반도체 장치의 소형화를 도모할 수 있다.
(실시 형태 5)
도 12는 본 발명의 실시 형태 5인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태를 나타내는 모식적 평면도이고, 도 13은 상기 반도체 장치의 수지 밀봉체의 상부를 제거한 상태를 나타내는 모식적 평면도이고, 도 14는 도 12의 B-B선에 따른 모식적 단면도이다.
도 12 내지 도 14에 도시한 바와 같이, 본 실시 형태의 반도체 장치(2A)는 전술한 실시 형태 1과 비교하여 칩의 적층 형성이 다르다.
칩(11, 12)은 칩(11, 12)의 한쪽의 긴 변(11A1, 12A1)이 리드(22A) 측에 위치하도록 칩(12)의 이면과 칩(12)의 회로 형성면(12A)을 마주 접하고 또한 칩(12)의 전극(15)이 칩(11)의 한쪽의 긴 변(11A1)보다도 외측에 위치하고, 칩(11)의 다른쪽의 긴 변(11A2)이 칩(12)의 다른쪽의 긴 변보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
상기 칩(12, 13)은 칩(13)의 한쪽의 긴 변(13A1)이 리드(22B) 측에 위치하도록 칩(12)의 이면과 칩(13)의 이면을 마주 접하고 또한 칩(13)의 한쪽의 긴 변(13A1)이 칩(11)의 다른쪽의 긴 변(11A2)보다도 외측에 위치하고, 칩(13)의 다른쪽의 긴 변(13A2)이 칩(12)의 한쪽의 긴 변(12A1)보다도 내측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
상기 칩(13, 14)은 칩(14)의 한쪽의 긴 변(14A1)이 리드(22B) 측에 위치하도록 칩(13)의 회로 형성면(13A)과 칩(14)의 이면을 마주 접하고 또한 칩(13)의 전극(15)이 칩(14)의 한쪽의 긴 변(14A1)보다도 외측에 위치하고, 칩(12)의 한쪽의 긴 변(12A1)이 칩(14)의 다른쪽의 긴 변(14A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
칩(11)의 회로 형성면(11A)에는 칩(11)을 지지하는 2개의 지지 리드(24)가 접착층(23)을 개재하여 접착 고정되어 있다.
본 실시 형태의 반도체 장치(2A)는 도 15에 도시하는 리드 프레임 LF2를 이용한 제조 공정으로 형성된다. 리드 프레임 LF2는 전술한 리드 프레임 LF1과 약간 다르고, 리드(22A)와 리드(22B) 사이에 2개의 지지 리드(24)를 포함하고 있다. 또한, 리드(22A)와 리드(22B)의 길이가 기본적으로 동일하다.
다음에, 반도체 장치(2A)의 제조에 대해 도 16 내지 도 18(모식적 단면도)을 이용하여 설명한다.
우선, 리드 프레임 LF2에 칩(11)을 접착 고정한다. 리드 프레임 LF2와 반도체 칩(11)과의 접착 고정은 도 16의 (a)에 도시한 바와 같이, 칩(11)의 회로 형성면(11A)에 접착층(23)을 개재하여 지지 리드(24)를 접착함으로써 행한다. 이 때, 칩(11)의 한쪽의 긴 변(11A1)이 리드(22A)측(서로 대향하는 2개의 리드군 중 한쪽의 리드군측)에 위치하도록 칩(11)의 방향을 맞춘 상태에서 행한다.
다음에, 칩(11)에 칩(12)을 접착 고정한다. 칩(11, 12)과의 접착 고정은 도 16의 (a)에 도시한 바와 같이, 칩(11)의 이면에 접착층(16)을 개재하여 칩(12)의 회로 형성면(12A)을 접착함으로써 행한다. 이 때, 칩(12)의 한쪽의 긴 변(12A1)이 리드(22A) 측에 위치하도록 칩(12)의 방향을 맞춘 상태에서 행한다. 또한, 칩(12)의 전극(15)이 칩(11)의 한쪽의 긴 변(11A1)보다도 외측에 위치하고, 칩(11)의 다른쪽의 긴 변(11A2)이 칩(12)의 다른쪽의 긴 변(12A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 행한다. 또한, 칩(11)의 전극(15) 간의 영역과 칩(12)의 전극(15)이 대향하도록 각각의 위치를 어긋나게 한 상태에서 행한다.
다음에, 칩(12)의 이면이 상향이 되도록 리드 프레임 LF2를 반전시킨 후, 칩(12)에 칩(13)을 접착 고정한다. 칩(12, 13)과의 접착 고정은 도 16의 (b)에 도시한 바와 같이, 칩(12)의 이면에 접착층(16)을 개재하여 칩(13)의 이면을 접착함으로써 행한다. 이 때, 칩(13)의 한쪽의 긴 변(13A1)이 리드(22B) 측에 위치하도록 칩(13)의 방향을 맞춘 상태에서 행한다. 또한, 칩(13)의 한쪽의 긴 변(13A1)이 칩(11)의 다른쪽의 긴 변(11A2)보다도 외측에 위치하고, 칩(12)의 한쪽의 긴 변(12A1)이 칩(13)의 다른쪽의 짧은 변(13A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 행한다. 칩(13, 12)과의 위치 편차량은 칩(13)의 전극(15)이 칩(11)의 다른쪽의 긴 변(11A1)보다도 외측에 위치하고, 칩(12)의 전극(15)이 칩(13)의 다른쪽의 긴 변(13A2)보다도 외측에 위치하는 정도가 바람직하다.
다음에, 칩(13)에 칩(14)을 접착 고정한다. 칩(13, 14)과의 접착 고정은 도 16의 (b)에 도시한 바와 같이, 칩(13)의 회로 형성면(13A)에 접착층(16)을 개재하 여 칩(14)의 이면을 접착함으로써 행한다. 이 때, 칩(14)의 한쪽의 긴 변(14A1)이 리드(22B) 측에 위치하도록 칩(14)의 방향을 맞춘 상태에서 행한다. 또한, 칩(13)의 전극(15)이 칩(14)의 한쪽의 긴 변(14A1)보다도 외측에 위치하고, 칩(12)의 전극(15)이 칩(14)의 다른쪽의 긴 변(14A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 행한다. 또한, 칩(14)의 전극(15) 간의 영역과 칩(13)의 전극(15)이 대향하도록 각각의 위치를 어긋나게 한 상태에서 행한다. 이 공정에 의해, 4개의 칩(11, 12, 13, 14)은 적층된다.
다음에, 칩(11, 12)의 전극(15)과 리드(22A)의 내측부를 본딩 와이어(17)로 전기적으로 접속한다. 칩(11, 12)과 리드(22A)의 내측부와의 접속은 도 17에 도시한 바와 같이, 칩(11)의 회로 형성면(11A)을 상향으로 한 상태에서 히트 스테이지(32)에 리드 프레임 LF2를 장착하여 행한다. 이 공정에서 칩(12)의 한쪽의 긴 변(12A1)은 칩(13)의 다른쪽의 긴 변(13A2) 및 칩(14)의 다른쪽의 긴 변(14A2)보다도 외측에 위치하고 있기 때문에, 칩(12)의 한쪽의 긴 변(12A1)측에서의 이면 영역에 접하도록 돌출부(32A)를 히트 스테이지(32)에 설치해둠으로써, 칩(12)의 한쪽의 긴 변(12A1)측에서의 이면 영역에 히트 스테이지(32)를 직접적으로 혹은 간접적으로 접촉시킬 수 있다.
다음에, 칩(13, 14)의 전극(15)과 리드(22B)의 내측부를 본딩 와이어(17)에서 전기적으로 접속한다. 칩(13, 14)와 리드(22B)의 내측부와의 접속은 도 18에 도시한 바와 같이, 칩(14)의 회로 형성면(14A)을 상향으로 한 상태에서 히트 스테이지(33)에 리드 프레임 LF2를 장착하여 행한다. 본 공정에서, 칩(13)의 한쪽의 긴 변(13A1)은 칩(12)의 다른쪽의 긴 변(12A2) 및 칩(11)의 다른쪽의 긴 변(11A2)보다도 외측에 위치하고 있기 때문에, 칩(13)의 한쪽의 긴 변(13A1)측에서의 이면 영역에 접하도록 돌출부(33A)를 히트 스테이지(33)에 설치해둠으로써, 칩(13)의 한쪽의 긴 변(13A1)측에서의 이면 영역에 히트 스테이지(33)를 직접적으로 혹은 간접적으로 접촉시킬 수 있다.
이 후, 전술한 실시 형태 1과 마찬가지의 제조 공정을 실시함으로써, 도 12 내지 도 14에 도시하는 반도체 장치(2A)가 거의 완성된다.
이상 설명한 바와 같이, 본 실시 형태에 따르면 이하의 효과가 얻어진다.
4개의 칩에서, 칩(11, 12)은 칩(11)의 한쪽의 긴 변(11A1) 및 칩(12)의 한쪽의 긴 변(12A1)이 리드(22A) 측에 위치하도록 칩(11)의 회로 형성면(11A)과 칩(12)의 이면을 마주 접하고 또한 칩(12)의 전극(15)이 칩(11)의 한쪽의 긴 변(11A1)보다도 외측에 위치하고, 칩(11)의 다른쪽의 긴 변(11A2)이 칩(12)의 다른쪽의 긴 변(12A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
또한, 칩(12, 13)은 칩(13)의 한쪽의 긴 변(13A1)이 리드(22B)측에 위치하도록 칩(12)의 이면과 칩(13)의 이면을 마주 접하고 또한 칩(13)의 한쪽의 긴 변(13A1)이 칩(11)의 다른쪽의 긴 변(11A2)보다도 외측에 위치하고, 칩(12)의 한쪽의 긴 변(12A1)이 칩(13)의 다른쪽의 긴 변(13A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
또한, 칩(13, 14)은 칩(14)의 한쪽의 긴 변(14A1)이 리드(22B) 측에 위치하 도록 칩(13)의 회로 형성면(13A)과 칩(14)의 이면을 마주 접하고 또한 칩(13)의 전극(15)이 칩(14)의 한쪽의 긴 변(14A1)보다도 외측에 위치하고, 칩(12)의 한쪽의 긴 변(12A1)이 칩(14)의 다른쪽의 긴 변(14A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
이러한 구성으로 함으로써, 와이어 본딩 공정에 있어서, 칩(12)의 한쪽의 긴 변(12A1)측에서의 이면 영역에 히트 스테이지(32)를 직접적으로 혹은 간접적으로 접촉시킬 수 있기 때문에, 와이어 본딩에 필요한 온도까지 칩(11, 12)을 용이하게 가열할 수 있고, 칩의 전극과 본딩 와이어와의 접속 불량을 저감할 수 있다. 또한, 칩(13)의 한쪽의 긴 변(13A1)측에서의 이면 영역에 히트 스테이지(33)를 직접적으로 혹은 간접적으로 접촉시킬 수 있어, 와이어 본딩에 필요한 온도까지 칩(11, 12)을 용이하게 가열할 수 있고, 칩의 전극과 본딩 와이어와의 접속 불량을 저감할 수 있다. 이 결과, 반도체 장치(2A)의 제조 공정(조립 공정)에서의 수율의 향상을 도모할 수 있다.
(실시 형태 6)
도 19는 본 발명의 실시 형태 6인 반도체 장치의 모식적 단면도이다.
도 19에 도시한 바와 같이, 본 실시 형태의 반도체 장치(2B)는 기본적으로 전술한 실시 형태 5와 마찬가지의 구성으로 되어 있어, 이하의 구성이 다르다.
즉, 4개의 칩에서 칩(11, 12)은 칩(11)의 한쪽의 긴 변(11A1) 및 칩(12)의 한쪽의 긴 변(12A1)이 리드(22A) 측에 위치하도록 칩(11)의 이면과 칩(12)의 회로 형성면(12A)을 마주 접하고 또한 칩(12)의 전극(15)이 칩(11)의 한쪽의 긴 변(11A1)보다도 외측에 위치하고, 칩(11)의 다른쪽의 긴 변(11A2)이 칩(12)의 다른쪽의 긴 변(12A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
또한, 칩(12, 13)은 칩(13)의 전극(15)이 리드(22B) 측에 위치하도록 칩(12)의 이면과 칩(13)의 이면을 마주 접하고 또한 칩(13)의 한쪽의 긴 변(13A1)이 칩(12)의 다른쪽의 긴 변(12A2)보다도 외측에 위치하고, 칩(12)의 한쪽의 긴 변(12A1)이 칩(13)의 다른쪽의 긴 변(13A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
또한, 칩(13, 14)은 칩(14)의 한쪽의 긴 변(14A1)이 리드(22B) 측에 위치하도록 칩(13)의 회로 형성면(13A)과 칩(14)의 이면을 마주 접하고 또한 칩(13)의 전극(15)이 칩(14)의 한쪽의 긴 변(14A1)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
또한, 2개의 지지 리드(24) 중 한쪽의 지지 리드(24)는 칩(13)의 다른쪽의 긴 변(13A2)의 외측에서 칩(12)의 이면에 접착 고정되고, 다른쪽의 지지 리드(24)는 칩(12)의 다른쪽의 긴 변(12A2)의 외측에서 칩(13)의 이면에 접착 고정되어 있다.
이러한 구성에 있어서도, 전술한 실시 형태 1과 마찬가지의 효과가 얻어진다.
또한, 4개의 칩을 포함하는 칩 적층체의 두께로 지지 리드(24)의 두께를 흡수할 수 있기 때문에 전술한 실시 형태 5와 비하여 반도체 장치의 박형화를 도모할 수 있다.
(실시 형태 7)
도 20은 본 발명의 실시 형태 7인 반도체 장치의 모식적 단면도이다.
도 20에 도시한 바와 같이, 본 실시 형태의 반도체 장치(2C)는 기본적으로 전술한 실시 형태 5와 마찬가지의 구성이 되어 있어, 이하와 구성이 다르다.
즉, 4개의 칩에서 칩(11, 12)은 칩(11)의 한쪽의 긴 변(11A1) 및 칩(12)의 한쪽의 긴 변(12A1)이 리드(22A) 측에 위치하도록 칩(11)의 이면과 칩(12)의 회로 형성면(12A)을 마주 접하고 또한 칩(12)의 전극(15)이 칩(11)의 한쪽의 긴 변(11A1)보다도 외측에 위치하고, 칩(11)의 다른쪽의 긴 변(11A2)이 칩(12)의 다른쪽의 긴 변(12A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
또한, 칩(12, 13)은 칩(13)의 한쪽의 긴 변(13A1)이 리드(22B) 측에 위치하도록 칩(12)의 이면과 칩(13)의 이면을 마주 접하고 또한 칩(13)의 한쪽의 긴 변(13A1)이 칩(12)의 다른쪽의 긴 변(12A2)보다도 외측에 위치하고, 칩(12)의 한쪽의 긴 변(12A1)이 칩(13)의 다른쪽의 긴 변(13A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되고 있다.
또한, 칩(13, 14)은 칩(14)의 한쪽의 긴 변(14A1)이 리드(22B) 측에 위치하도록 칩(13)의 회로 형성면(13A)과 칩(14)의 이면을 마주 접하고 또한 칩(13)의 전극(15)이 칩(14)의 한쪽의 긴 변(14A1)보다도 외측에 위치하고, 칩(14)의 다른쪽의 긴 변(14A2)이 칩(13)의 다른쪽의 긴 변(13A2)보다도 외측에 위치하도록 각각의 위 치를 어긋나게 한 상태에서 접착 고정되어 있다.
또한, 리드(22A)는 선단 부분이 칩(13)의 다른쪽의 긴 변(13A2)의 외측에서 칩(12)의 이면 및 칩(14)의 이면에 접착 고정되고, 리드(22B)는 선단 부분이 칩(12)의 다른쪽의 긴 변(12A2)의 외측에서 칩(11)의 이면 및 칩(13)의 이면에 접착 고정되어 있다.
이러한 구성에 있어서도, 전술한 실시 형태 1과 마찬가지의 효과가 얻어진다.
또한, 리드(22A, 22B) 각각의 내측부에서의 오프셋량을 적게할 수 있어 반도체 장치의 생산성의 향상을 도모할 수 있다.
(실시 형태 8)
도 21은 본 발명의 실시 형태 8인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태를 나타내는 모식적 평면도이다.
도 21에 도시한 바와 같이, 본 실시 형태의 반도체 장치(3)는 전술한 실시 형태 1과 비교하여 칩의 적층 형태가 다르다.
칩(11, 12)은 칩(11)의 한쪽의 긴 변(11A1)이 리드(22A) 측에 위치하고, 칩(12)의 한쪽의 긴 변(12A1)이 리드(22B) 측에 위치하도록 칩(11)의 이면과 칩(12)의 회로 형성면(12A)을 마주 접하고 또한 칩(11)의 한쪽의 긴 변(11A1)이 칩(12)의 다른쪽의 긴 변(12A2)보다도 외측에 위치하고, 칩(12)의 전극(15)이 칩(11)의 다른쪽의 긴 변(11A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
칩(12, 13)은 칩(13)의 한쪽의 긴 변(13A1)이 리드(22A)측에 위치하도록 칩(12)의 이면과 칩(12)의 이면을 마주 접한 상태에서 접착 고정되어 있다.
칩(13, 14)은 칩(14)의 한쪽의 긴 변(14A1)이 리드(22B) 측에 위치하도록 칩(13)의 회로 형성면(13A)과 칩(14)의 이면을 마주 접하고 또한 칩(13)의 전극(15)이 칩(14)의 다른쪽의 긴 변(14A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
2개의 지지 리드(24)는 칩(11)의 회로 형성면(11A)에 접착 고정되어 있다. 칩(11, 13)의 전극(15)은 본딩 와이어(17)를 통해 리드(22A)와 전기적으로 접속되며, 칩(12, 14)의 전극(15)은 본딩 와이어(17)를 통해 리드(22B)와 전기적으로 접속되어 있다.
다음에, 반도체 장치(3)의 제조에 대해 도 22 내지 도 25(모식적 단면도)를 이용하여 설명한다.
우선, 리드 프레임 LF2에 칩(11)을 접착 고정한다. 리드 프레임 LF2와 반도체 칩(11)과의 접착 고정은 도 22에 도시한 바와 같이, 칩(11)의 회로 형성면(11A)에 접착층(23)을 개재하여 지지 리드(24)를 접착함으로써 행한다. 이 때, 칩(11)의 한쪽의 긴 변(11A1)이 리드(22A)측(서로 대향하는 2개의 리드군 중 한쪽의 리드군측)에 위치하도록 칩(11)의 방향을 맞춘 상태에서 행한다.
다음에, 칩(11)에 칩(12)을 접착 고정한다. 칩(11, 12)과의 접착 고정은 도 22에 도시한 바와 같이, 칩(11)의 이면에 접착층(16)을 개재하여 칩(12)의 회로 형성면(12A)을 접착함으로써 행한다. 이 때, 칩(12)의 한쪽의 긴 변(12A1)이 리드(22B) 측에 위치하도록 칩(12)의 방향을 맞춘 상태에서 행한다. 또한, 칩(12)의 전극(15)이 칩(11)의 다른쪽의 긴 변(11A2)보다도 외측에 위치하고, 칩(11)의 한쪽의 긴 변(11A1)이 칩(12)의 다른쪽의 긴 변(12A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 행한다.
다음에, 칩(11)의 전극과 리드(22A)의 내측부를 본딩 와이어(17)로 전기적으로 접속하고, 칩(12)의 전극과 리드(22B)를 본딩 와이어(17)로 전기적으로 접속한다. 이들의 접속은 도 23에 도시한 바와 같이, 칩(11)의 회로 형성면(11A)을 상향으로 한 상태에서 히트 스테이지(34)에 리드 프레임 LF2를 장착하여 행한다. 이 공정에서, 칩(11)의 한쪽의 긴 변(11A1)은 칩(12)의 다른쪽의 긴변(12A2)보다도 외측에 위치하고 있기 때문에, 칩(11)의 한쪽의 긴 변(11A1)측에서의 이면 영역에 접하도록 돌출부(34A)를 히트 스테이지(34)에 설치해둠으로써, 칩(11)의 한쪽의 긴 변(11A1)측에서의 이면 영역에 히트 스테이지(34)를 직접적으로 혹은 간접적으로 접촉시킬 수 있다.
다음에, 칩(12)에 칩(13)을 접착 고정한다. 칩(12, 13)과의 접착 고정은, 도 24에 도시한 바와 같이, 칩(12)의 이면에 접착층(16)을 개재하여 칩(13)의 이면을 접착함으로써 행한다. 이 때, 칩(13)의 한쪽의 긴 변(13A1)이 리드(22A) 측에 위치하도록 칩(13)의 방향을 맞춘 상태에서 행한다. 또한, 칩(13)의 한쪽의 긴 변(13A1)이 칩(12)의 다른쪽의 긴 변보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 행한다.
다음에, 칩(13)에 칩(14)을 접착 고정한다. 칩(13, 14)과의 접착 고정은 도 24에 도시한 바와 같이, 칩(13)의 회로 형성면(13A)에 접착층(16)을 개재하여 칩(14)의 이면을 접착함으로써 행한다. 이 때, 칩(14)의 한쪽의 긴 변(14A1)이 리드(22B) 측에 위치하도록 칩(14)의 방향을 맞춘 상태에서 행한다. 또한, 칩(13)의 전극(15)이 칩(14)의 다른쪽의 긴 변(14A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 행한다.
다음에, 칩(13)의 전극과 리드(22A)의 내측부를 본딩 와이어(17)로 전기적으로 접속하고, 칩(14)의 전극과 리드(22B)를 본딩 와이어(17)로 전기적으로 접속한다. 이들의 접속은, 도 25에 도시한 바와 같이, 칩(14)의 회로 형성면(14A)을 상향으로 한 상태에서 히트 스테이지(35)에 리드 프레임 LF2를 장착하여 행한다.
이 후, 전술한 실시 형태 1과 마찬가지의 제조 공정을 실시함으로써, 도 21에 도시하는 반도체 장치(3)가 거의 완성된다.
이와 같이 본 실시 형태에서도 전술한 실시 형태 1과 마찬가지의 효과가 얻어진다.
(실시 형태 9)
도 26은 본 발명의 실시 형태 9인 반도체 장치의 모식적 단면도이다.
도 26에 도시한 바와 같이, 본 실시 형태의 반도체 장치(4)는 전술한 실시 형태 1과 비교하여 칩의 적층 형태가 다르다.
칩(11, 12)은 칩(11)의 한쪽의 긴 변(11A1) 및 칩(12)의 한쪽의 긴 변(12A1)이 리드(22A) 측에 위치하도록 칩(11)의 이면과 칩(12)의 회로 형성면(12A)을 마주 접하고 또한 칩(12)의 전극(15)이 칩(11)의 한쪽의 긴 변(11A)보다도 외측에 위치 하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
칩(12, 13)은 칩(13)의 한쪽의 긴 변(13A1)이 리드(22B) 측에 위치하도록 칩(12)의 이면과 칩(13)의 회로 형성면을 마주 접하고 또한 칩(13)의 전극이 칩(11)의 다른쪽의 긴 변(11A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
칩(13, 14)은 칩(14)이 리드(22B) 측에 위치하도록 칩(13)의 이면과 칩(14)의 회로 형성면(14A)을 마주 접하고 또한 칩(14)의 전극(15)이 칩(13)의 한쪽의 긴 변(13A1)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
2개의 지지 리드(24)는 칩(11)의 회로 형성면(11A)에 접착 고정되어 있다. 칩(11, 12)의 전극(15)은 본딩 와이어(17)를 통해 리드(22A)와 전기적으로 접속되고, 칩(13, 14)의 전극(15)은 본딩 와이어(17)를 통해 리드(22B)와 전기적으로 접속되어 있다.
다음에, 반도체 장치(4)의 제조에 대해서 도 27 및 도 28(모식적 단면도)을 이용하여 설명한다.
우선, 리드 프레임 LF2에 칩(11)을 접착 고정한다. 리드 프레임 LF2와 반도체 칩(11)과의 접착 고정은 도 27에 도시한 바와 같이, 칩(11)의 회로 형성면(11A)에 접착층(23)을 개재하여 지지 리드(24)를 접착함으로써 행한다. 이 때, 칩(11)의 한쪽의 긴 변(11A1)이 리드(22A)측(서로 대향하는 2개의 리드군 중 한쪽의 리드군측)에 위치하도록 칩(11)의 방향을 맞춘 상태에서 행한다.
다음에, 칩(11)에 칩(12)을 접착 고정한다. 칩(11, 12)과의 접착 고정은 도 27에 도시한 바와 같이, 칩(11)의 이면에 접착층(16)을 개재하여 칩(12)의 회로 형성면(12A)을 접착함으로써 행한다. 이 때, 칩(12)의 한쪽의 긴 변(12A1)이 리드(22B) 측에 위치하도록 칩(12)의 방향을 맞춘 상태에서 행한다. 또한, 칩(12)의 전극(15)이 칩(11)의 한쪽의 긴 변(11A1)보다도 외측에 위치하고, 칩(11)의 다른쪽의 긴 변(11A2)이 칩(12)의 다른쪽의 긴 변(12A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 행한다.
다음에, 칩(12)에 칩(13)을 접착 고정한다. 칩(12, 13)과의 접착 고정은 도 27에 도시한 바와 같이, 칩(12)의 이면에 접착층(16)을 개재하여 칩(13)의 회로 형성면(13A)을 접착함으로써 행한다. 이 때, 칩(13)의 한쪽의 긴 변(13A1)이 리드(22B)측에 위치하도록 칩(13)의 방향을 맞춘 상태에서 행한다. 또한, 칩(13)의 전극(15)이 칩(11)의 다른쪽의 긴 변(11A2)보다도 외측에 위치하고, 칩(12)의 한쪽의 긴 변(12A1)이 칩(13)의 다른쪽의 긴 변(13A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 행한다.
다음에, 칩(13)에 칩(14)을 접착 고정한다. 칩(13, 14)과의 접착 고정은 도 27에 도시한 바와 같이, 칩(13)의 이면에 접착층(16)을 개재하여 칩(14)의 회로 형성면(14A)을 접착함으로써 행한다. 이 때, 칩(14)의 한쪽의 긴 변(14A1)이 리드(22B) 측에 위치하도록 칩(14)의 방향을 맞춘 상태에서 행한다. 또한, 칩(14)의 전극(15)이 칩(13)의 한쪽의 긴 변(13A1)보다도 외측에 위치하고, 칩(13)의 다른쪽의 긴 변(13A2)이 칩(14)의 다른쪽의 긴 변(14A2)보다도 외측에 위치하도록 각 각의 위치를 어긋나게 한 상태에서 행한다.
칩(11, 12)의 전극(15)과 리드(22A)의 내측부를 본딩 와이어(17)로 전기적으로 접속하고, 칩(13, 14)의 전극(15)과 리드(22B)의 내측부를 본딩 와이어(17)로 전기적으로 접속한다. 이들의 접속은 도 28에 도시한 바와 같이, 칩(11)의 회로 형성면(11A)을 상향으로 한 상태에서 히트 스테이지(36)에 리드 프레임(1f2)을 장착하여 행한다. 이 공정에서, 칩(12)의 한쪽의 긴 변(12A1)은 칩(13)의 다른쪽의 긴 변(13A2) 및 칩(14)의 다른쪽의 긴 변(14A2)보다도 외측에 위치하고 있기 때문에, 칩(12)의 한쪽의 긴 변(12A1)측에서의 이면 영역에 접하도록 돌출부(36A)를 히트 스테이지(36)에 설치해둠으로써, 칩(12)의 한쪽의 긴 변(11A1)측에서의 이면 영역에 히트 스테이지(34)를 직접적으로 혹은 간접적으로 접촉시킬 수 있다.
이 후, 전술한 실시 형태 1과 마찬가지의 제조 공정을 실시함으로써, 도 26에 도시하는 반도체 장치(4)가 거의 완성된다.
이와 같이 본 실시 형태에서도 전술한 실시 형태 1과 마찬가지의 효과가 얻어진다.
또한, 칩(11, 12)의 두께로 칩(13)의 전극(15)과 접속되는 본딩 와이어(17)의 루프 높이 및 칩(14)의 전극(15)과 접속되는 본딩 와이어(17)의 루프 높이를 흡수할 수 있어 반도체 장치의 박형화를 도모할 수 있다.
(실시 형태 10)
도 29는 본 발명의 실시 형태 10인 반도체 장치의 모식적 단면도이다.
도 29에 도시한 바와 같이, 본 실시 형태의 반도체 장치(5)는 전술한 실시 형태 1과 비교하여 칩의 적층 형태가 다르다.
칩(11, 12)은 칩(11)의 한쪽의 긴 변(11A1) 및 칩(12)의 한쪽의 긴 변(12A1)이 리드(22A) 측에 위치하도록 칩(11)의 회로 형성면(11A)과 칩(12)의 이면을 마주 접하고 또한 칩(11)의 전극(15)이 칩(12)의 한쪽의 긴 변(12A1)보다도 외측에 위치하고, 칩(12)의 다른쪽의 긴 변(12A2)이 칩(11)의 다른쪽의 긴 변(11A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
칩(12, 13)은 칩(13)의 한쪽의 긴 변(13A1)이 리드(22B) 측에 위치하도록 칩(12)의 회로 형성면(12A)과 칩(13)의 회로 형성면(13A)을 마주 접하고 또한 칩(12)의 전극(15)이 칩(13)의 다른쪽의 긴 변(13A2)보다도 외측에 위치하고, 칩(13)의 전극(15)이 칩(12)의 다른쪽의 긴 변(12A2)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
칩(13, 14)은 칩(14)의 한쪽의 긴 변(14A1)이 리드(22B) 측에 위치하도록 칩(13)의 이면과 칩(14)의 회로 형성면(14A)을 마주 접하고 또한 칩(14)의 전극(15)이 칩(13)의 한쪽의 긴 변(14A1)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태에서 접착 고정되어 있다.
지지 리드(24)는 칩(11)의 다른쪽의 긴 변(11A2)의 외측에서 칩(12)의 이면에 접착층(16, 23)을 개재하여 접착 고정되어 있다. 칩(11, 12)의 전극(15)은 본딩 와이어(17)를 통해 리드(22A)와 전기적으로 접속되어 있다. 칩(13, 14)의 전극(15)은 본딩 와이어(17)를 통해 리드(22B)와 전기적으로 접속되어 있다.
이와 같은 구성으로 함으로써, 본딩 와이어(17)의 루프 높이가 칩 적층화의 두께에 따라 흡수되므로 반도체 장치(29)의 박형을 도모할 수 있다.
이상, 본 발명자에게 따라서 이루어진 발명을 상기 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되지는 않고 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
본원에서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면, 복수의 반도체 칩을 적층하고, 이 복수의 반도체 칩을 하나의 수지 밀봉체로 밀봉하는 반도체 장치의 저비용화를 도모할 수 있다. 또한 반도체 장치의 생산성의 향상과 수율의 향상을 도모할 수 있다.

Claims (18)

  1. 삭제
  2. 삭제
  3. 반도체 장치로서,
    평면이 사각형인 수지 밀봉체,
    상기 수지 밀봉체의 내부에 위치하고, 평면이 사각형으로 형성되는 제1 및 제2 반도체 칩들 - 각각 서로 대향하는 회로 형성면 및 후면을 갖고, 상기 회로 형성면에 배치된 전극들을 가지며, 상기 회로 형성면은 하나의 변 및 그와 대향하는 다른 변을 갖고, 상기 전극들은 상기 회로 형성면의 상기 하나의 변을 따라 배열됨 -,
    상기 수지 밀봉체의 내부에 위치하는 내측부들, 및 상기 수지 밀봉체의 서로 대향하는 제1 변 및 제2 변 중 제1 변으로부터 돌출하여 상기 수지 밀봉체의 외부에 위치하는 외측부들을 갖는 제1 리드들 - 상기 내측부들은 본딩 와이어들을 통하여 상기 제1 반도체 칩의 상기 전극들에 전기적으로 접속됨 -, 및
    상기 수지 밀봉체의 내부에 위치하는 내측부들, 및 상기 수지 밀봉체의 상기 제2 변으로부터 돌출하여 상기 수지 밀봉체의 외부에 위치하는 외측부들을 갖는 제2 리드들 - 상기 내측부들은 본딩 와이어들을 통하여 상기 제2 반도체 칩의 상기 전극들에 전기적으로 접속됨 -
    을 포함하며,
    상기 제1 반도체 칩의 상기 후면 및 상기 제2 반도체 칩의 상기 회로 형성면은, 각각의 하나의 변들이 상기 제2 리드측에 위치하도록 서로 대향하여 정렬되고, 상기 제1 및 제2 반도체 칩들은, 상기 제2 반도체 칩의 상기 전극들이 상기 제1 반도체 칩의 상기 하나의 변보다 더 외측에 위치하고, 상기 제1 반도체 칩의 상기 다른 변이 상기 제2 반도체 칩의 상기 다른 변보다 더 외측에 위치하도록, 각각의 위치를 어긋나게 한 상태에서 접착 고정되고,
    상기 제1 리드들의 상기 내측부들은 상기 제1 반도체 칩의 상기 회로 형성면에 접착 고정되어 있는 반도체 장치.
  4. 반도체 장치로서,
    평면이 사각형인 수지 밀봉체,
    상기 수지 밀봉체의 내부에 위치하고, 평면이 사각형으로 형성되는 제1 내지 제4 반도체 칩들 - 서로 대향하는 회로 형성면 및 후면을 갖고, 상기 회로 형성면에 배치된 전극들을 가지며, 상기 회로 형성면은 하나의 변 및 그와 대향하는 다른 변을 가지며, 상기 전극들은 상기 회로 형성면의 상기 하나의 변을 따라 배열됨 -,
    상기 수지 밀봉체의 내부에 위치하는 내측부들, 및 상기 수지 밀봉체의 서로 대향하는 제1 변 및 제2 변 중 상기 제1 변으로부터 돌출하여 상기 수지 밀봉체의 외부에 위치하는 외측부들을 갖는 제1 리드들 - 상기 내측부들은 본딩 와이어들을 통하여 상기 제1 반도체 칩의 상기 전극들에 전기적으로 접속됨 -, 및
    상기 수지 밀봉체의 내부에 위치하는 내측부들, 및 상기 수지 밀봉체의 상기 제2 변으로부터 돌출하여 상기 수지 밀봉체의 외부에 위치하는 외측부들을 갖는 제2 리드들 - 상기 내측부들은 본딩 와이어들을 통하여 상기 제2 반도체 칩의 상기 전극들에 전기적으로 접속됨 -,
    을 포함하며,
    상기 제1 반도체 칩의 상기 후면 및 상기 제2 반도체 칩의 상기 회로 형성면은, 각각의 하나의 변들이 상기 제2 리드측에 위치하도록 서로 대향하여 정렬되고, 상기 제1 및 제2 반도체 칩들은, 상기 제2 반도체 칩의 상기 전극들이 상기 제1 반도체 칩의 상기 하나의 변보다 더 외측에 위치하고, 상기 제1 반도체 칩의 상기 다른 변이 상기 제2 반도체 칩의 상기 다른 변보다 더 외측에 위치하도록, 각각의 위치를 어긋나게 한 상태에서 접착 고정되고,
    상기 제2 반도체 칩의 상기 후면 및 상기 제3 반도체 칩의 상기 회로 형성면은, 각각의 하나의 변들이 상기 제2 리드측에 위치하도록 서로 대향하여 정렬되고, 상기 제2 및 제3 반도체 칩들은, 상기 제3 반도체 칩의 상기 전극들이 상기 제2 반도체 칩의 상기 하나의 변보다 더 외측에 위치하고, 상기 제2 반도체 칩의 상기 다른 변이 상기 제3 반도체 칩의 상기 다른 변보다 더 외측에 위치하도록, 각각의 위치를 어긋나게 한 상태에서 접착 고정되고,
    상기 제3 반도체 칩의 상기 후면 및 상기 제4 반도체 칩의 상기 회로 형성면은, 각각의 하나의 변들이 상기 제2 리드 측에 위치하도록 서로 대향하여 정렬되고, 상기 제3 및 제4 반도체 칩들은, 상기 제4 반도체 칩의 상기 전극들이 상기 제3 반도체 칩의 상기 하나의 변보다 더 외측에 위치하고, 상기 제3 반도체 칩의 상기 다른 변이 상기 제4 반도체 칩의 상기 다른 변보다 더 외측에 위치하도록, 각각의 위치를 어긋나게 한 상태에서 접착 고정되고,
    상기 제1 리드들의 상기 내측부들은 상기 제1 반도체 칩의 상기 회로 형성면에 접착 고정되어 있는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 리드들의 상기 내측부들의 단부들은 상기 제1 반도체 칩의 상기 전극들의 근방에 배치되어 있는 반도체 장치.
  6. 삭제
  7. 삭제
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  18. 삭제
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