CN1222994C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1222994C
CN1222994C CNB991024303A CN99102430A CN1222994C CN 1222994 C CN1222994 C CN 1222994C CN B991024303 A CNB991024303 A CN B991024303A CN 99102430 A CN99102430 A CN 99102430A CN 1222994 C CN1222994 C CN 1222994C
Authority
CN
China
Prior art keywords
semiconductor chip
lead
power line
type surface
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB991024303A
Other languages
English (en)
Other versions
CN1227412A (zh
Inventor
坪崎邦宏
增田正亲
岩谷昭彦
中村笃
井村智香子
月敏弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of CN1227412A publication Critical patent/CN1227412A/zh
Application granted granted Critical
Publication of CN1222994C publication Critical patent/CN1222994C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

本发明提供了一种薄的、不昂贵的、高性能的配备有汇流条引线、功率线和信号线的半导体器件。连接于汇流条引线的功率线的一部分向半导体芯片主表面凹下以形成凹下部分，并用粘合层将凹下部分键合到半导体芯片的主表面。信号线以及汇流条引线与半导体芯片主表面隔开。

Description

半导体器件及其制造方法
本发明涉及到半导体器件及其制造方法。更确切地说是涉及到能有效应用于芯片上引线(LOC)半导体器件的技术。
LOC封装件是表面安装LSI封装件中的一种。在LOC封装件中，引线的内引线部分安排在制作于半导体芯片主表面上的绝缘膜上，并用金丝将内引线部分电连接于半导体芯片的键合焊点。绝缘膜由聚酰亚胺树脂之类的耐热树脂制成。反面涂以粘合剂。
在日本专利公开No.Hei 2-246125中公开了这种LOC封装件。
前述的LOC封装件具有插入在半导体芯片和内引线部分之间的厚度约为50μm的绝缘膜。此绝缘膜对于制造厚度约为1mm的极薄封装件来说是一个障碍。而且，此绝缘膜成本高并且需要将其涂覆于引线框，这就增加了封装件的制造成本。
而且，绝缘膜具有比制作封装件的树脂更高的吸湿性。因此，有可能在温度循环测试过程中，或在将封装件焊接到印刷电路板时，加于封装件的热引起绝缘膜吸附的潮气突然蒸发和膨胀而产生蒸汽，使封装件破裂。
因此，本发明的第一目的是提供能够制造薄的LOC封装件的技术。
本发明的第二目的是提供能够以低的制造成本来制造薄的LOC封装件的技术。
本发明的第三目的是提供能够改善LOC封装件可靠性并能够改善LOC封装件生产线成品率的技术。
在本申请所公开的各个发明中，有代表性的发明的概述如下。
(1)根据本发明的第一种情况，半导体封装件包含：配备有多个制造在其主表面上的键合焊点的半导体芯片；沿键合焊点排列方向延伸并具有向半导体芯片主表面凹下的凹下部分的功率线；以及具有位于对应于半导体芯片主表面的区域中的端部的信号线；其中功率线和信号线用键合金属丝电连接到键合焊点，功率线的凹下部分用粘合层固定于半导体芯片的主表面，而信号线与半导体芯片主表面隔开。
(2)在(1)中所指出的半导体器件中，功率线包括用来将电源电压加于半导体芯片的第一功率线，以及用来将参考电压加于半导体芯片的第二功率线，且第一和第二功率线分别排列在安置键合焊点的相对两侧。
(3)在(1)中所指出的半导体器件中，信号线与半导体芯片主表面之间的距离大于功率线与半导体芯片主表面之间的距离。
(4)在(1)中所指出的半导体器件中，功率线的凹下部分位于半导体芯片端部之内。
(5)在(1)中所指出的半导体器件中，对应于半导体芯片端部的功率线和信号线部分离半导体芯片主表面的距离不小于10μm。
(6)在(1)中所指出的半导体器件中，粘合层由热塑粘合剂制成。
(7)在(1)中所指出的半导体器件中，信号线比功率线离键合焊点更远，且将信号线电连接于键合焊点的键合金属丝延伸于功率线上方。
(8)在(1)中所指出的半导体器件中，功率线在平行于半导体芯片主表面的平面内分别具有弯曲的弯头。
(9)在(1)中所指出的半导体器件中，半导体芯片的主表面涂以保护膜，而电连接于功率线的电源线位于保护膜下方。
(10)在(1)中所指出的半导体器件中，在不包括制作有键合焊点的区域的半导体芯片主表面上，制作绝缘膜，用来吸收在金属丝键合操作过程中可能作用于半导体芯片上的冲击。
(11)在(1)中所指出的半导体器件中，半导体芯片、功率线的内引线部分以及信号线的内引线部分被密封于树脂封装件中，功率线的外引线部分和信号线的外引线部分从树脂封装件伸出到外面。
(12)根据本发明的第二种情况，半导体器件包含：配备有多个制造在其主表面上的键合焊点的半导体芯片；沿键合焊点排列方向延伸并具有向半导体芯片主表面凹下的凹下部分的功率线；以及具有位于对应于半导体芯片主表面的区域中的端部的信号线；其中功率线和信号线用键合金属丝分别电连接到键合焊点，功率线的凹下部分用粘合层固定于半导体芯片的主表面，而信号线与半导体芯片主表面隔开。
(13)在(12)中所指出的半导体器件中，功率线包括用来将电源电压加于半导体芯片的第一功率线，以及用来将参考电压加于半导体芯片的第二功率线，且第一和第二功率线分别被排列在安置键合焊点的相对两侧。
(14)在(12)中所指出的半导体器件中，突出部分从沿键合焊点排列的方向延伸的引线部分，被安置成沿离开键合焊点的方向伸出，将功率线电连接于键合焊点的各个键合金属丝的一端，被键合于突出部分。
(15)在(12)中所指出的半导体器件中，分支引线从功率线部分延伸靠近半导体芯片，将功率线电连接于键合焊点的各个键合金属丝的一端，被键合于分支引线。
(16)根据本发明的第三种情况，半导体器件包含：配备有多个制造在其主表面上的键合焊点的半导体芯片；沿键合焊点排列方向延伸并具有用粘合层固定于半导体芯片主表面的部分的功率线；以及一部分位于对应于半导体芯片主表面的区域中的信号线；其中功率线和信号线用键合金属丝电连接到键合焊点，而信号线与半导体芯片主表面隔开。
(17)在(16)中所指出的半导体器件中，粘合层延伸于功率线下方的基本上所有区域中。
(18)在(16)中所指出的半导体器件中，粘合层延伸于功率线下方的部分区域中。
(19)在(16)中所指出的半导体器件中，粘合层延伸于功率线键合部分下方的各个区域中。
(20)根据本发明的第四种情况，半导体器件制造方法包含下列步骤：
(a)制作引线框，此引线框具有沿待要支持在其一个表面上的半导体芯片的键合焊点的排列方向延伸且具有向半导体芯片主表面凹下的凹下部分的功率线，以及带有与半导体芯片主表面隔开的端部的信号线；
(b)将半导体芯片置于引线框上，在功率线的凹下部分和半导体芯片主表面之间插入有粘合层，以便将半导体芯片牢固地支持于引线框的表面上；
(c)将引线框的功率线和信号线用键合金属丝电连接于制作在半导体芯片主表面上的键合焊点；以及
(d)将半导体芯片密封于封装体中。
根据本发明的半导体器件是借助于在印刷电路板上垂直堆叠多个上述LOC结构的封装件而制作的多芯片模块结构。
结合附图，从下列描述中，本发明的上述和其它目的、特点和优点将变得更为明显。其中：
图1是根据本发明第一实施例的半导体器件的透视图；
图2是图1所示半导体器件内部的透视图；
图3是图1所示半导体器件内部的平面图；
图4是包括在图1所示半导体器件中的半导体IC芯片的放大平面图；
图5(a)和5(b)是沿图3中D-D’线的典型剖面图；
图6是沿图3中E-E’线的典型剖面图；
图7是沿图3中F-F’线的典型剖面图；
图8是沿图3中F-F’线的典型剖面图；
图9示意平面图示出了键合于半导体芯片的功率线的一部分；
图10是用来制造根据本发明的第一实施例中的半导体器件的引线框的示意平面图；
图11是在制造根据本发明的第一实施例中的半导体器件的工艺中的引线框的示意平面图；
图12是在制造根据本发明的第一实施例中的半导体器件的工艺中的引线框的示意平面图；
图13(a)和13(b)是典型的剖面图，有助于解释用来将根据本发明第一实施例中的半导体器件电连接于引线的金属丝键合工序；
图14是用来制造根据本发明的第一实施例中的半导体器件的引线框的示意平面图；
图15是根据本发明的第二实施例中的半导体器件的示意平面图；
图16是沿图15中A-A′线的典型剖面图；
图17是沿图15中B-B′线的典型剖面图；
图18示意平面图示出了功率线被粘合固定于半导体芯片的区域；
图19示意平面图示出了功率线被粘合固定于半导体芯片的区域；
图20是根据本发明的第三实施例中的半导体器件的示意平面图；以及
图21是汇流条引线图形的示意平面图。
以下参照附图来描述本发明的最佳实施例，其中用相同的参考号来表示相似的或相应的部分，并略去其重复的描述以避免重复。
第一实施例
根据本发明第一实施例的半导体器件是一种薄的小外形封装件(TSOP)，亦即表面安装LSI封装件。图1是TSOP半导体器件的透视图，图2是图1所示TSOP的内部结构的示意透视图，而图3是TSOP的内部结构的平面图。
包含在TSOP内的封装体1用转移注模工序注塑环氧树脂的方法来制作，且宽度为400密耳，厚度为1mm。其上制造有64兆位动态随机存取存储器(DRAM)的矩形半导体芯片2即单晶硅芯片，被密封于封装体1中。
如图4中放大图所示，此DRAM包含制作在半导体芯片2主表面上的8个存储器团簇(memory mat)MM以及外围电路。多个键合焊点BP在半导体芯片2主表面的中部平行于半导体芯片2的长边排列成行。图4中虽然未示出，各个存储器团簇MM被分成排列成行和列的各包含多个存储器单元的多个存储器阵列。
TSOP是配备有排列在半导体芯片2的主表面上的用作外部端子并具有内部引线部分3A的多个引线3的LOC构造。引线3由诸如42合金之类的Fe-Ni合金制成。引线3的内引线部分3A用金丝4电连接于半导体芯片2的键合焊点BP。引线3的外引线部分3B从封装体1的长边表面伸出到外面以形成鸥翅引线封装件。
引线3的外引线部分3B即管脚，从封装体1上的左上位置处的外引线3B直到封装体1上的右上位置处的外引线3B，根据标准顺序编号为No.1-No.54。预定的电源电压、参考电压和信号分别被加于引线3的外引线部分3B。例如，5V的电源电压Vdd被加于管脚No.1、9、14、27、43和49(即功率管脚或Vdd管脚)，而0V的固定参考电压(Vss)被加于管脚No.6、12、28、41、46和49(即参考管脚或Vss管脚)。其余是信号管脚，包括数据I/O管脚DQ、地址管脚A、写入启动管脚WE、列地址选通管脚CAS、行地址选通管脚RAS、时钟管脚CLK等。
构成功率管脚(Vdd)部分的管脚No.1、14和27的内引线部分3A与平行于半导体芯片2主表面长边而纵向延伸的汇流条引线3C集成制作。同样，构成参考管脚部分的管脚No.28、41和54的内引线部分3A与相对于前述汇流条引线3C位于键合焊点BP行另一侧的另一个汇流条引线3C集成制作。
用作功率管脚的内引线部分3A以及用作参考管脚的内引线部分3A，被连接于二个细长的汇流条引线3C。因此，电源电压Vdd和参考电压Vss能够从半导体芯片2主表面上所希望的位置施加于DRAM，因而能够抑制开关噪声造成的电源电压的起伏，并能够提高DRAM的运行速度。
用作功率管脚和不连接于汇流条引线3C的参考管脚(即管脚No.6、9、12、43、46和49)的内引线部分3A，以及用作信号管脚的所有引线3的内引线部分3A，彼此平行延伸于半导体芯片2的主表面上，而内引线部分3A的内端在键合焊点BP行的相对二侧排列成二行。
用作管脚No.1和27即功率管脚的引线3的各个内引线部分3A的一部分，被分成梳状图形，以便延伸于环绕半导体芯片2的封装体1的角落区域。同样，用作管脚No.28和54即参考管脚的各个内引线部分3A的一部分，被分成梳状图形，以便延伸于环绕半导体芯片2的封装体1的角落区域。
当用注模工序注塑树脂的方法来制作封装体1时，由于制作成梳状图形的内引线部分3A分布在封装体1的纵向端部区域，故树脂能够均匀地分布于位于模具空腔中的半导体芯片2的前表面侧上的空间和背表面侧上的空间中。因此，在封装体1中将不会形成由空腔中树脂的不规则流动造成的空洞，从而能够改善注模工序的成品率。当梳状图形部分延伸到靠近半导体芯片2的区域，且金丝4的一端被键合于延伸部分时，功率管脚，即多个金丝4能够被键合于管脚No.1和27，以及参考管脚，即管脚No.28和54，这进一步抑制了电源电压的起伏。
图5(a)是沿图3中D-D’线(通过管脚No.13(DQ7)和管脚No.41(Vss)的线)的封装体1的典型剖面图，图6是沿图3中E-E’线(通过管脚No.1(Vdd)、汇流条引线3C和管脚No.27(Vdd)的线)的封装体1的典型剖面图，而图7是沿图3中F-F’线(通过管脚No.8(DQ4)和管脚No.47(DQ11)的线)的封装体1的典型剖面图。在下列描述中，具有用作功率管脚(Vdd管脚)的外引线部分3B的引线3以及具有用作参考管脚(Vss管脚)的外引线部分3B的引线3，将被统称为电源线3V，而具有用作信号管脚的外引线部分3B的引线3被称为信号线3S。
参照图5(a)和6，与汇流条引线3C集成制作的电源线3V的内引线部分3A，具有向半导体芯片2凹下的凹下部分，并用粘合层5粘合固定于半导体芯片2的主表面。汇流条引线3C的下表面不被键合于半导体芯片2，而是与半导体芯片2隔开。插入在电源线3V下表面和半导体芯片2主表面之间的粘合层5是容易处置并能够以高成品率将电源线3V键合于半导体芯片2的耐热热塑粘合剂，例如热塑聚酰亚胺粘合剂、热塑聚(醚酰亚胺)粘合剂之类。
不连接于汇流条引线3C的功率线3V和所有的信号线3S，与汇流条引线3C一样，不键合于半导体芯片2，而是与半导体芯片2隔开。引线3的内引线部分3A和与半导体芯片2的主表面隔开的汇流条引线3C的各个下表面到半导体芯片2的主表面之间的空间，用形成封装体1的树脂填充。半导体芯片2主表面除制作有键合焊点BP之外的区域，用聚酰亚胺树脂之类的绝缘层6涂覆，以便吸收金属丝键合工序过程中可能由引线3的内引线部分3A作用在半导体芯片2上的冲击。
如图7所示，汇流条引线3C配备有向半导体芯片2侧突出的短的突出部分7。汇流条引线3C的突出部分7被连接于金丝。虽然这些突出部分7不一定很重要，但在半导体芯片2很小，汇流条引线3C非常靠近键合焊点BP，因而难以将金丝键合于汇流条引线3C的时候，突出部分7使得金丝到汇流条引线3C的键合变得容易。突出部分7的各个端部向半导体芯片2凹下，并用粘合层5键合于半导体芯片2的主表面。如图8所示，汇流条引线3C和突出部分7二者都可以键合粘接于半导体芯片2的主表面。
在第一实施例的TSOP中，连接于汇流条引线3C的电源线3V的部分向芯片方向凹下(偏移)，并用粘合层5键合于半导体芯片2的主表面，而汇流条引线3C和信号线3S被放置成与半导体芯片2的主表面隔开。
在图9中，阴影区代表电源线3V部分键合于半导体芯片2的键合区。键合区位于靠近半导体芯片2的相对的纵向端的端部区、中部区、以及对应于突出部分7的区域，且这10个键合区中的5个键合区被排列在键合焊点BP行的右侧，而其余的被排列在键合焊点BP这一行的左侧。
图5(b)示出了引线3相对于半导体芯片2主表面的布局的例子。如图5(b)所示，信号线3S下表面(不连接于汇流条引线3C的电源线3V)与半导体芯片2主表面之间的距离a大于汇流条引线3C下表面与半导体芯片2主表面之间的距离b；亦即，信号线3S的内引线部分3A到半导体芯片2主表面的距离大于与电源线3V集成制作在一起的汇流条引线3C到半导体芯片2主表面的距离(a＞b)。例如，距离a约为100μm，而距离b在40-50μm范围内。粘合层5的厚度c约为10μm。引线3(电源线3V、信号线3S和汇流条引线3C)的厚度约为125μm，而半导体芯片2的厚度约为280μm。如上所述，TSOP的厚度约为1mm。
在制作向半导体芯片2偏移的电源线3V的偏移部分时，在电源线3V中形成弯曲，以便形成位于半导体芯片2边沿内的凹下部分，这是可取的。若电源线3V中的弯曲在半导体芯片2的边沿处与半导体芯片2的主表面相接触，则当完成DRAM制造工序之后对半导体晶片进行切割时，形成在图形(TEG图形)中并暴露在露于半导体芯片2边沿上的切割区(划痕线)中的导电线的碎片，有可能与电源线3V相接触，从而引起短路。由于同样的原因，为了防止短路，使信号线3S离半导体芯片2主表面至少10μm是可取的。当使电源线3V偏移以形成凹下部分时，使凹下部分垂直于电源线3V的表面偏移是可取的，因为当引线3的部分垂直于引线3的表面偏移时，能够以高的尺寸精确度来弯曲精细的容易歪曲的引线3。
制作在半导体芯片2主表面上的DRAM(未示出)包含形成存储器单元和外围电路的晶体管以及制作在晶体管上并具有连接于晶体管的信号线和用来向晶体管馈送电源电压和参考电压的功率线的多个布线层。信号线和功率线被电连接于连接到制作在顶部布线层中的引线的键合焊点BP。
汇流条引线3C、电源线3V的内端部分3A以及信号线3S排列在半导体芯片2的主表面上，并用金丝4电连接于相应的键合焊点BP。电源线3V和信号线3S排列在覆盖半导体芯片2的顶部布线层的保护膜(钝化膜)或制作在保护膜上的绝缘层6中的半导体芯片2的多层布线层上。因此，电源线3V和信号线3S引起寄生电容。为了防止电源电压起伏，电源线3V引起的寄生电容大一些，而为了提高信号传输速度，信号线3S引起的寄生电容小一些，这是可取的。
在本实施例的TSOP中，其中信号线3S的内引线部分3A比与电源线3V集成制作在一起的汇流条引线3C离半导体芯片2的主表面更远，信号线3S引起的寄生电容小。在本实施例的TSOP中，其中与电源线3V集成制作在一起的汇流条引线3C比信号线3S更靠近半导体芯片2的主表面，电源线3V引起的寄生电容大。于是，本实施例的TSOP能够降低开关噪声造成的电源电压的起伏和信号高速传输时传输信号的起伏。
由于信号线3S的内引线部分3A比汇流条引线3C离半导体芯片2的主表面更远，故能够肯定地防止由跨越信号线3S与键合焊点BP之间的汇流条引线3C的金丝和汇流条引线3C之间的不希望有的接触所造成的短路。
图10是用于第一实施例的TSOP中的引线框LF的示意平面图。实际上，在一个带子中制作有多个引线框，以便同时制作多个(例如6个)TSOP。在图10中仅仅示出了引线框带子的多个区域中的一个TSOP的区域，即一个引线框。
引线框LF具有制作在框8所包围的矩形区域中的引线图形中的电源线3V、汇流条引线3C和信号线3S。电源线3V和信号线3S具有待要密封于封装体1中的内引线部分3A以及待要从封装体1伸出到外面的外引线部分3B。电源线3V和信号线3S用连杆9连接。
借助于对由42合金即Fe-Ni合金制成的薄片(薄带)进行冲压或腐蚀而制作引线图形，借助于冲压制作待要用电源线3V的凹下部分连接于半导体芯片2的连接部分OF，以及对引线3的金丝键合部分进行镀金，从而制作引线框LF。
在装配采用此引线框LF的TSOP时，如图11所示，借助于用分散器之类将粘合剂涂覆到电源线3V的凹下部分的下表面，并将半导体芯片2键合到引线框LF的主表面，使引线框LF的内引线部分3A正确定位，从而将半导体芯片2固定在引线框LF上。借助于在内引线3A中制作定位图形10并将半导体芯片2放置成使其边沿重叠在定位图形10上，使半导体芯片2以与内引线部分3A位置关系正确的方式定位于引线框LF。大小基本上等于凹下部分的粘合片可以置于凹下部分下面，以代替用分散器将粘合剂涂覆于凹下部分的下表面。
然后如图12所示，用金丝4将内引线部分3A电连接到半导体芯片2的键合焊点BP。在将金丝4键合到与半导体芯片2的主表面隔开的信号线3S的时候，如图13(a)所示，用夹具12将信号线3S的内引线部分3A压向半导体芯片2的主表面。如图13(b)所示，在键合之后撤去夹具12时，内引线部分3A靠其自身的回弹而回到其原来的位置。
当用冲压加工将引线框LF的引线制作在所希望的引线图形中时，在内引线部分3A的表面边沿上形成沿压力方向延伸的针状芒刺。因此，为了防止芒刺损伤半导体芯片2的主表面，将引线框LF和半导体芯片2组合成使当内引线部分3A被压向半导体芯片2的主表面时，芒刺从半导体芯片2的主表面离开，这是可取的。
随后，如图14所示，借助于注塑成模块而制作封装体1。然后切去延伸到封装体1外面的不需要的引线框LF部分，外引线部分3B被弯成鸥翅形，从而完成图1和2所示的TSOP。
在将TSOP安装到印刷电路板上时，TSOP被置于印刷电路板上，使镀覆有焊料的外引线部分3B与印刷电路板的相应电极对准。用印刷方法在电极表面涂以焊料胶。用焊料胶的粘合力将外引线部分3B暂时固定在电极上。借助于预热，部分熔化涂覆外引线部分3B的焊料，可以将外引线部分3B暂时固定在电极上。然后借助于回流涂覆外引线部分3B的焊料而将外引线部分3B键合于电极。
第二实施例
图15是根据本发明的第二实施例中的TSOP的示意平面图，图16是沿图15中A-A′线的典型剖面图，而图17是沿图15中B-B′线的典型剖面图。
第二实施例中的TSOP具有与汇流条引线3C集成制作的电源线3V。制作在靠近半导体芯片2的相对纵向端部和中部的电源线3V的部分OF，被向半导体芯片2凹下(偏移)，且汇流条引线3C被粘合层5键合到半导体芯片2的主表面。与第一实施例中的TSOP的信号线一样，TSOP的信号线3S与半导体芯片2的主表面隔开。
将汇流条引线3C键合到半导体芯片2的粘合层5，制作在汇流条引线3C的整个下表面上，如图15中阴影区域所示。借助于用分散器将粘合剂涂覆到汇流条引线3C的整个下表面，可以制作粘合层5，或者可以借助于丝网印刷工艺在半导体芯片2的主表面上制作粘合层5。
若汇流条引线3C与半导体芯片2的主表面隔开，且汇流条引线3C与半导体芯片2之间的间隙过分窄，则在用注模方法将半导体芯片2密封于树脂中时，树脂无法满意地流入间隙以完全填充间隙，于是在汇流条引线3C和半导体芯片2之间形成空洞。汇流条引线3C下方的粘合层5肯定防止了这种失败的注模。
将汇流条引线3C键合到半导体芯片2的粘合层5，可以制作成图18中阴影区域所示的由以预定间距排列的点组成的图形中。借助于用配备有多个喷嘴的分散器将粘合剂涂覆到多个区域，能够同时制作粘合层5的各个点。这样在点图形中制作粘合层5的工序，比在汇流条引线3C的整个下表面上制作的工序更简单。
将汇流条引线3C键合到半导体芯片2的粘合层5，可以只制作在电源线3V和键合焊点BP被金丝连接的区域中，以便吸收金属丝键合过程中粘合层5可能作用在半导体芯片2上的冲击。
第三实施例
图20是根据本发明的第三实施例中的TSOP的示意平面图。此TSOP配备有由热导率高于诸如42合金的Fe-Ni合金的铜制成的引线3，以降低其热阻。例如，256兆位DRAM制作在密封于封装体1中的半导体芯片2的主表面上，半导体芯片2的尺寸稍大于包含在第一和第二实施例的TSOP中的半导体芯片2的尺寸。
与第一实施例相同，借助于将由电源线3V向半导体芯片2凹下部分形成的凹下部分键合到半导体芯片2，可以将引线3键合到半导体芯片2，与第二实施例相同，汇流条引线3C可以整个键合到半导体芯片2的主表面，且粘合层5可以仅仅制作在对应于待要键合金丝的汇流条引线3C部分的区域。信号线3S与半导体芯片2的主表面隔开。虽然铜引线3降低了TSOP的热阻，但当密封在封装体中的半导体芯片2具有大的尺寸或由半导体芯片2与密封半导体芯片2的封装体1之间的热膨胀系数的差别造成更大的功耗时，由于铜的线性膨胀系数大于Fe-Ni合金的线性膨胀系数，在粘合层5中就出现了更大的应力，这对粘合层5的可靠性有不利的影响。
为了解决这一问题，各个汇流条引线3C配备有借助于将汇流条引线3C在平行于半导体芯片2的主表面的平面内弯曲而形成的大体上V形的部分，以致汇流条引线3C能够变形以吸收在粘合层5中出现的应力。因此能够降低粘合层5中出现的应力，从而提高粘合层5的可靠性。
二个汇流条引线3C不一定要在键合焊点BP这一行的每侧上排列一个。例如，汇流条引线3C可以只连接于具有用作功率管脚(Vdd管脚)的外端部分3B的引线3，或具有用作参考管脚(Vss管脚)的外端部分3B的引线3。汇流条引线3C可以制作在图21所示的分立区的图形中，而不是像第一和第二实施例那样的直线图形或具有像第三实施例那样的矩形弯曲的图形中。引线3的所有的内引线部分3A不一定都要排列在半导体芯片2的主表面上，引线3的有些内引线部分3A可以排列在靠近半导体芯片2处。
本发明不局限于其对TSOP的应用，而是可应用于LOC构造的半导体IC封装件以及配备有诸如LSI存储器件、微计算机和逻辑LSI电路之类的LSI电路而不是DRAM的半导体IC封装件。
根据本发明，只借助于粘合层而无须在引线的内引线部分和半导体芯片主表面之间插入任何绝缘层，就可将引线的内引线部分键合到半导体芯片的主表面，因而能够减小半导体器件的厚度，此减小的厚度相当于绝缘层的厚度。
根据本发明，可减少元件的数目，且由于半导体器件不需要任何绝缘层而能够相应地降低制造成本。
根据本发明，由于略去了比较具有吸湿性的绝缘层，故半导体器件具有改进的抗破裂性。
根据本发明，为了增大电源线引起的寄生电容并减小信号线引起的寄生电容，电源线靠近半导体芯片主表面而延伸或与之接触，而信号线与半导体芯片主表面隔开。因此，能够降低电源电压的起伏，并以高的信号传输速度来传输信号。
根据本发明，借助于在平行于半导体芯片主表面的平面内弯曲汇流条引线部分而在汇流条引线中形成弯曲，以便借助于汇流条引线的变形而吸收由引线和半导体芯片之间热膨胀系数的差别在粘合层中引起的应力。因此，在将大面积和高功率半导体芯片密封于封装件中时，粘合层能够以改进了的可靠性将引线键合于半导体芯片。
虽然以一定程度的特殊性，在其最佳实施例中已描述了本发明，但显然可以作出许多改变和变化。因此应该理解，除此处具体描述的以外，本发明还可以在其它的场所实施而不超越其范围和构思。

Claims (46)

1.一种半导体器件，它包含：
制作在其主表面上的带有集成电路和多个键合焊点的半导体芯片；
具有内引线部分和与内引线部分集成制作的外引线部分的、具有凹下部分的功率线，此内引线部分具有位于对应于半导体芯片主表面的区域中的第一区和位于对应于半导体芯片主表面的区域外面的第二区；
各具有外引线部分以及第一区位于对应于半导体芯片主表面的区域中而第二区位于对应于半导体芯片主表面的区域外面的内引线部分的多条信号线；
将功率线的第一区分别电连接到键合焊点的多个第一键合金属丝；
将信号线的第一区分别电连接到键合焊点的多个第二键合金属丝；以及
将半导体芯片、多条信号线的内引线部分、功率线的内引线部分以及第一和第二键合金属丝密封于其中的树脂密封体；
其中功率线的内引线部分的第一区被键合到半导体芯片主表面的多个分立区域，
信号线的内引线部分的第一区沿其厚度方向与半导体芯片的主表面隔开，以及
其中从平面视角来看，所述功率线的所述第一区和所述多条信号线的所述第一区位于所述半导体芯片所述主表面上的不同区域中。
2.根据权利要求1的半导体器件，其中半导体芯片的主表面是一个矩形，具有一对沿第一方向延伸的长边和一对沿垂直于第一方向的第二方向延伸的短边；功率线的内引线部分的第一区具有沿第一方向延伸的第一部分和与第一方向成一角度而延伸的另一部分，且多个第一键合金属丝被键合到功率线的内引线部分的第一部分。
3.根据权利要求2的半导体器件，其中多个键合焊点沿功率线的内引线的第一方向延伸的部分排列。
4.根据权利要求3的半导体器件，其中的功率线是电源线。
5.根据权利要求3的半导体器件，其中的功率线是参考电压线。
6.根据权利要求1的半导体器件，其中的功率线用粘合层键合于半导体芯片的主表面，其中的粘合层含有热塑粘合剂。
7.根据权利要求2的半导体器件，其中多个分立的区域分别对应于沿功率线的第一方向延伸的部分。
8.根据权利要求2的半导体器件，其中多个分立的区域分别对应于沿功率线的第一方向延伸的部分和与功率线的第一方向成一角度而延伸的另一部分。
9.根据权利要求1的半导体器件，其中功率线的第一区具有沿半导体芯片厚度方向与半导体芯片主表面隔开得比多个键合于半导体芯片主表面的独立部分更远的部分，从而在功率线的第一区的分立部分和多个独立部分之间形成偏移。
10.根据权利要求9的半导体器件，其中功率线的第一区的分立部分和信号线的第一区，沿半导体芯片厚度方向与半导体芯片主表面隔开的距离基本上相同。
11.根据权利要求1的半导体器件，其中功率线的凹下部分是向半导体芯片的主表面凹下，所述凹下部分用粘合层固定于半导体芯片的主表面上。
12.根据权利要求11的半导体器件，其中功率线包括用来将电源电压加于半导体芯片的第一功率线以及用来将参考电压加于半导体芯片的第二功率线，且第一和第二功率线分别排列在安置键合焊点的相对两侧上。
13.根据权利要求11的半导体器件，其中信号线与半导体芯片主表面之间的距离大于功率线与半导体芯片主表面之间的距离。
14.根据权利要求11的半导体器件，其中功率线的凹下部分位于半导体芯片的端部之中。
15.根据权利要求11的半导体器件，其中对应于半导体芯片端部的功率线和信号线部分到半导体芯片主表面的距离不小于10μm。
16.根据权利要求11的半导体器件，其中粘合层由热塑粘合剂制成。
17.根据权利要求11的半导体器件，其中信号线比功率线离键合焊点更远，且将信号线电连接于键合焊点的键合金属丝延伸于功率线上。
18.根据权利要求11的半导体器件，其中功率线在平行于半导体芯片主表面的平面内分别具有弯曲。
19.根据权利要求11的半导体器件，其中半导体芯片主表面涂以保护膜，且电连接于功率线的电源线位于保护膜之下。
20.根据权利要求11的半导体器件，其中用来吸收金属丝键合操作过程中可能作用于半导体芯片上的冲击的绝缘膜，制作在除制作有键合焊点的区域之外的半导体芯片主表面上。
21.根据权利要求11的半导体器件，其中的半导体芯片、功率线的内引线部分以及信号线的内引线部分被密封在树脂封装件中，功率线的外引线部分和信号线的外引线部分从树脂封装件伸出到外面。
22.根据权利要求1的半导体器件，其中功率线包括沿键合焊点排列方向延伸且具有向半导体芯片的主表面凹下的凹下部分的多条功率线。
23.根据权利要求22的半导体器件，其中沿多个键合焊点延伸的引线包括连接于用来将电源电压加于半导体芯片的第一功率线的第一引线以及连接于用来将参考电压加于半导体芯片的第二功率线的第二引线，且第一和第二引线分别排列在安置键合焊点的相对两侧上。
24.根据权利要求22的半导体器件，其中突出部分从沿键合焊点排列的方向延伸的引线部分，沿离开键合焊点的方向伸出，将功率线电连接于键合焊点的各个键合金属丝的一端被键合到突出部分。
25.根据权利要求22的半导体器件，其中分支引线在半导体芯片附近从功率线部分延伸出来，将功率线电连接于键合焊点的各个键合金属丝的一端，被键合到分支引线。
26.根据权利要求1的半导体器件，其中功率线沿键合焊点排列的方向分布且具有用粘合层固定于半导体芯片主表面的部分。
27.根据权利要求26的半导体器件，其中的粘合层延伸于功率线下方的整个区域中。
28.根据权利要求26的半导体器件，其中的粘合层延伸于功率线下方的部分区域中。
29.根据权利要求26的半导体器件，其中的粘合层延伸于功率线的键合部分下方的区域中。
30.根据权利要求1的半导体器件，其中部分所述树脂密封体位于所述半导体芯片的所述主表面和所述多条信号线的部分所述内引线之间的空间中，所述功率线的部分所述内引线用粘合层粘合到所述半导体芯片的所述主表面上。
31.根据权利要求30的半导体器件，其中所述粘合层由树脂材料制成，不使用基体绝缘带。
32.根据权利要求31的半导体器件，其中所述功率线的所述部分所述内引线具有第一部分、第二部分和所述第一部分和第二部分之间的弯曲部分，
其中从所述主表面算起沿所述半导体芯片的所述厚度方向，所述第一部分位于比所述第二部分更低的层上，以及
其中一条所述键合金属丝连接于所述第一部分，所述第一部分键合于所述半导体芯片的所述主表面。
33.根据权利要求32的半导体器件，其中多个所述信号线的所述部分所述内引线的端部分别连接于所述第二键合金属丝，以及
其中从所述主表面算起沿所述半导体芯片的所述厚度方向，所述多条信号线的所述端部基本位于与所述电源线的所述第二部分相同的层中。
34.半导体器件的制作方法，包括以下步骤：
(a)提供主表面中制作有集成电路和键合焊点的半导体芯片；
(b)提供具有多个电源线和多个信号线的引线框，各所述电源线具有内引线和与所述内引线连续制作的外引线，各所述信号线具有内引线和与所述信号线的所述内引线连续制作的外引线，多个所述电源线的各所述内引线被弯曲成具有位于比多个所述信号线的所述内引线更低的层上的部分；
(c)将所述引线框按以下方式固定于所述半导体芯片，使得所述电源线的所述内引线的所述部分固定于所述半导体芯片的所述主表面，而所述信号线的所述内引线部分在所述半导体芯片的厚度方向上仍处于位于所述半导体芯片的所述主表面上方并与之隔开的最初位置；
(d)在用夹具将所述信号线的所述内引线的所述部分下压在所述半导体芯片的所述主表面的状态下，用键合金属丝将所述半导体芯片的所述键合焊点连接于所述信号线的所述内引线的所述部分；
(e)在步骤(d)后，将所述信号线的所述内引线的所述部分从所述夹具释放，使所述信号线的所述内引线返回其最初位置，从而使所述信号线的所述内引线的所述部分与所述半导体芯片的所述主表面分隔开；以及
(f)在步骤(e)后，用树脂密封所述半导体芯片，所述电源线的所述内引线、所述信号线的所述内引线和所述键合金属丝，一部分树脂位于所述半导体芯片的所述主表面和所述信号线的部分所述内引线之间的空间中。
35.根据权利要求34的半导体器件，其中用粘合层将所述较低层上的多个所述电源线的所述内引线的所述部分分别键合于所述半导体芯片的所述主表面。
36.根据权利要求35的半导体器件，其中所述粘合层由树脂材料制成，不使用基体绝缘带。
37.根据权利要求34的半导体器件，其中所述信号线的所述外引线和所述电源线的所述外引线相对于所述半导体芯片厚度方向中所述半导体芯片的所述主表面基本上在同一层上从所述密封树脂向外突出。
38.根据权利要求34的半导体器件，其中通过步骤(e)中所述引线框的回弹使所述信号线的所述内引线返回到其最初位置。
39.根据权利要求35的半导体器件，其中步骤(d)包括用键合金属丝在较低的层上将所述半导体芯片的所述键合焊点连接于所述电源线的所述部分内引线的步骤。
40.根据权利要求34的半导体器件，其中在步骤(f)后还包括除去所述引线框未使用部分和成形所述电源线和所述信号线的所述外引线的步骤。
41.半导体器件的制作方法，包括以下步骤：
(a)提供半导体芯片和引线框；所述半导体芯片的主表面中制作有集成电路和键合焊点，所述引线框具有多个电源线和信号线，各所述电源线具有内引线和与所述内引线连续制作的外引线，各所述信号线具有内引线和与所述信号线的所述内引线连续制作的外引线，多个所述电源线的各所述内引线被弯曲成具有位于比多个所述信号线的所述内引线更低的层上的部分，所述电源线的所述内引线的所述部分固定于所述半导体芯片的所述主表面，而所述信号线的所述内引线的所述部分在所述半导体芯片的厚度方向上位于所述半导体芯片的所述主表面上方并与之隔开；
(b)用键合金属丝将所述半导体芯片的所述键合焊点连接于所述信号线的所述内引线的所述部分；以及
(c)在步骤(b)后，在所述信号线的所述内引线的所述部分与所述半导体芯片的所述主表面分隔开的条件下，用树脂密封所述半导体芯片、所述电源线的所述内引线、所述信号线的所述内引线和所述键合金属丝，一部分树脂位于所述半导体芯片的所述主表面和所述信号线的部分所述内引线之间的空间中。
42.根据权利要求41的半导体器件的制作方法，其中用转移模塑方法执行步骤(c)。
43.根据权利要求41的半导体器件的制作方法，其中用粘合层将所述较低层上的多个所述电源线的所述内引线的所述部分分别键合于所述半导体芯片的所述主表面。
44.根据权利要求43的半导体器件的制作方法，其中所述粘合层由树脂材料制成，不使用基体绝缘带。
45.根据权利要求41的半导体器件的制作方法，其中所述信号线的所述外引线和所述电源线的所述外引线相对于所述半导体芯片厚度方向中所述半导体芯片的所述主表面基本上在同一层上从所述密封树脂向外突出。
46.根据权利要求41的半导体器件的制作方法，其中在步骤(f)后还包括除去所述引线框未使用部分和成形所述电源线和所述信号线的所述外引线的步骤。
CNB991024303A 1998-02-27 1999-02-26 半导体器件及其制造方法 Expired - Fee Related CN1222994C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP10048218A JPH11251506A (ja) 1998-02-27 1998-02-27 半導体装置およびその製造方法
JP48218/98 1998-02-27
JP48218/1998 1998-02-27

Publications (2)

Publication Number Publication Date
CN1227412A CN1227412A (zh) 1999-09-01
CN1222994C true CN1222994C (zh) 2005-10-12

Family

ID=12797284

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB991024303A Expired - Fee Related CN1222994C (zh) 1998-02-27 1999-02-26 半导体器件及其制造方法

Country Status (7)

Country Link
US (2) US6137159A (zh)
JP (1) JPH11251506A (zh)
KR (1) KR100381979B1 (zh)
CN (1) CN1222994C (zh)
MY (1) MY122332A (zh)
SG (1) SG94715A1 (zh)
TW (1) TW468260B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2891692B1 (ja) * 1997-08-25 1999-05-17 株式会社日立製作所 半導体装置
US6794743B1 (en) * 1999-08-06 2004-09-21 Texas Instruments Incorporated Structure and method of high performance two layer ball grid array substrate
JP3768744B2 (ja) * 1999-09-22 2006-04-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
KR100566781B1 (ko) * 1999-11-10 2006-04-03 삼성전자주식회사 리드 온 칩 타입 반도체 패키지
KR100381892B1 (ko) * 1999-11-24 2003-04-26 삼성전자주식회사 듀얼-리드 타입 정방형 반도체 패키지 및 그를 사용한양면 실장형 메모리 모듈
US8164168B2 (en) * 2006-06-30 2012-04-24 Oki Semiconductor Co., Ltd. Semiconductor package
CN101364593B (zh) * 2007-08-09 2011-03-23 南茂科技股份有限公司 导线架中具有多段式汇流条的交错偏移堆叠封装结构
TWI416637B (zh) * 2010-10-15 2013-11-21 Chipmos Technologies Inc 晶片封裝結構及晶片封裝方法
DE102011115887A1 (de) * 2011-10-15 2013-04-18 Danfoss Silicon Power Gmbh Leistungshalbleiterchip mit oberseitigen Potentialflächen
DE102011115886B4 (de) 2011-10-15 2020-06-18 Danfoss Silicon Power Gmbh Verfahren zur Schaffung einer Verbindung eines Leistungshalbleiterchips mit oberseitigen Potentialflächen zu Dickdrähten
DE102015113421B4 (de) 2015-08-14 2019-02-21 Danfoss Silicon Power Gmbh Verfahren zum Herstellen von Halbleiterchips
US10569542B2 (en) 2016-08-16 2020-02-25 Zebra Technologies Corporation Printhead pin configurations
US10249557B2 (en) 2017-05-23 2019-04-02 Nxp Usa, Inc. Packaged integrated circuit device and methods
JP7241763B2 (ja) * 2018-09-06 2023-03-17 三菱電機株式会社 パワー半導体装置およびその製造方法、ならびに電力変換装置
CN112435979B (zh) * 2020-09-30 2022-07-12 日月光半导体制造股份有限公司 引线单元及引线框架

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2702219B2 (ja) * 1989-03-20 1998-01-21 株式会社日立製作所 半導体装置及びその製造方法
US5068712A (en) * 1988-09-20 1991-11-26 Hitachi, Ltd. Semiconductor device
US5229329A (en) * 1991-02-28 1993-07-20 Texas Instruments, Incorporated Method of manufacturing insulated lead frame for integrated circuits
US5563443A (en) * 1993-03-13 1996-10-08 Texas Instruments Incorporated Packaged semiconductor device utilizing leadframe attached on a semiconductor chip
US5633047A (en) * 1994-02-22 1997-05-27 International Business Machines Corporation Electronic devices having metallurgies containing copper-semiconductor compounds
KR0144164B1 (ko) * 1995-05-12 1998-07-01 문정환 엘오씨 반도체 패키지 및 반도체 장치를 패키징하는 방법
US5907769A (en) * 1996-12-30 1999-05-25 Micron Technology, Inc. Leads under chip in conventional IC package
US6462404B1 (en) * 1997-02-28 2002-10-08 Micron Technology, Inc. Multilevel leadframe for a packaged integrated circuit
US5780923A (en) * 1997-06-10 1998-07-14 Micron Technology, Inc. Modified bus bar with Kapton™ tape or insulative material on LOC packaged part
US5914529A (en) * 1998-02-20 1999-06-22 Micron Technology, Inc. Bus bar structure on lead frame of semiconductor device package

Also Published As

Publication number Publication date
CN1227412A (zh) 1999-09-01
TW468260B (en) 2001-12-11
KR19990072819A (ko) 1999-09-27
SG94715A1 (en) 2003-03-18
MY122332A (en) 2006-04-29
JPH11251506A (ja) 1999-09-17
KR100381979B1 (ko) 2003-05-01
US6137159A (en) 2000-10-24
US6335227B1 (en) 2002-01-01

Similar Documents

Publication Publication Date Title
CN1222994C (zh) 半导体器件及其制造方法
US6420779B1 (en) Leadframe based chip scale package and method of producing the same
US6649448B2 (en) Method of manufacturing a semiconductor device having flexible wiring substrate
US5266834A (en) Semiconductor device and an electronic device with the semiconductor devices mounted thereon
JPH07288309A (ja) 半導体装置及びその製造方法並びに半導体モジュール
US6441400B1 (en) Semiconductor device and method of fabricating the same
US20090020859A1 (en) Quad flat package with exposed common electrode bars
US6893898B2 (en) Semiconductor device and a method of manufacturing the same
US8283757B2 (en) Quad flat package with exposed common electrode bars
JP2800967B2 (ja) 積層形半導体装置の製造方法及びそれによる半導体パッケージ
CN1225510A (zh) 装有芯片上引线封装结构的塑封半导体器件
JP2006279088A (ja) 半導体装置の製造方法
JPH03194954A (ja) 半導体装置及びそれを実装した電子装置
US6610561B2 (en) Method of fabricating a semiconductor device
US20240186288A1 (en) Semiconductor package and manufacturing method thereof
JPH0254957A (ja) 半導体装置およびその製造方法
KR0145696B1 (ko) 반도체장치 및 그들을 적층한 모듈과 그것을 실장한 전자장치
JP3920753B2 (ja) 半導体装置及びそれを組み込んだ電子装置
KR100256304B1 (ko) 적층형 패키지
KR950005457B1 (ko) 플로트 커패시터를 갖는 반도체 장치
KR100537893B1 (ko) 리드 프레임과 이를 이용한 적층 칩 패키지
KR100321149B1 (ko) 칩사이즈 패키지
KR950006434B1 (ko) 리이드 프레임
KR200235610Y1 (ko) 적층형반도체패키지
JPH04287356A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER OWNER: HITACHI LTD.

Effective date: 20121030

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20121030

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan

Patentee before: Hitachi Ltd.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20051012

Termination date: 20140226