JP3161182B2 - 電力用半導体素子の製造方法 - Google Patents
電力用半導体素子の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、主電流制御用のゲー
ト電極をもち、ゲート電圧によりオン・オフ動作をする
絶縁ゲートバイポーラトランジスタあるいはＭＯＳ型電
界効果トランジスタなどの電力用半導体素子の製造方法
に関する。
ト電極をもち、ゲート電圧によりオン・オフ動作をする
絶縁ゲートバイポーラトランジスタあるいはＭＯＳ型電
界効果トランジスタなどの電力用半導体素子の製造方法
に関する。
【０００２】
【従来の技術】上記のような電力用の半導体素子は、半
導体チップを金属などの基板上に固定し、主電流を流す
ソース電極は、その電極面にボンディングされるソース
電流引出し導線によりチップ外の主端子へと接続され
る。また、ソース電極と絶縁されたゲート電極とゲート
端子とは、その電極面に設けられたゲートパッド部にボ
ンディングされるゲート引出し導線により接続される。
このような半導体素子チップの大面積化は、１チップ当
たりの電流容量の増大、オン電圧の低減を実現するとと
もに、耐圧向上のためのガードリング部やゲートパッド
電極部の半導体チップ全体に占める面積比率を低くでき
ることによる半導体ウエーハの利用率の向上、モジュー
ル組立時のワイヤボンディング工数の低減などの利点が
ある。
導体チップを金属などの基板上に固定し、主電流を流す
ソース電極は、その電極面にボンディングされるソース
電流引出し導線によりチップ外の主端子へと接続され
る。また、ソース電極と絶縁されたゲート電極とゲート
端子とは、その電極面に設けられたゲートパッド部にボ
ンディングされるゲート引出し導線により接続される。
このような半導体素子チップの大面積化は、１チップ当
たりの電流容量の増大、オン電圧の低減を実現するとと
もに、耐圧向上のためのガードリング部やゲートパッド
電極部の半導体チップ全体に占める面積比率を低くでき
ることによる半導体ウエーハの利用率の向上、モジュー
ル組立時のワイヤボンディング工数の低減などの利点が
ある。
【０００３】図６は、従来の絶縁ゲートバイポーラトラ
ンジスタ（以下ＩＧＢＴと称す）の一例の断面図であ
り、このような構造は半導体チップ１０の一方の主面に
独立したｐウエル２を高抵抗ｎ- 層１の表面に拡散によ
り作る。また、電子をｎ- 層１に注入するためのｎソー
ス層３をｐウエル２の表面層内に形成する。さらに、ｐ
ウエル２の端部にソース層３からｎ- 層１に電子を注入
するＭＯＳチャネル４を構成するために、ｐウエル２の
端部の表面に薄いゲート酸化膜５を介して、例えば多結
晶シリコンからなるゲート電極６を設ける。ゲート電極
６の上をゲート電極絶縁膜７ですべて覆い、そのゲート
電極絶縁膜７に開けられた窓部でｐウエル２およびソー
ス層３の表面に接触するソース電極８を、例えばＡｌ蒸
着により形成する。ゲート電極６の延長部上には、フィ
ールド酸化膜５１の上でソース電極８と同時に蒸着後分
離したゲートパッド電極９を接触させる。ゲート電極６
とソース電極８はゲート電極絶縁膜７で分離されている
ので、ゲート・ソース間に電圧を印加することができ
る。ｎ- 層１の下面側にはｎバッファ層１１を介してｐ
ドレイン層１２を設け、そのドレイン層１２の表面に接
触するドレイン電極１３を、例えばＡｌ蒸着により形成
する。
ンジスタ（以下ＩＧＢＴと称す）の一例の断面図であ
り、このような構造は半導体チップ１０の一方の主面に
独立したｐウエル２を高抵抗ｎ- 層１の表面に拡散によ
り作る。また、電子をｎ- 層１に注入するためのｎソー
ス層３をｐウエル２の表面層内に形成する。さらに、ｐ
ウエル２の端部にソース層３からｎ- 層１に電子を注入
するＭＯＳチャネル４を構成するために、ｐウエル２の
端部の表面に薄いゲート酸化膜５を介して、例えば多結
晶シリコンからなるゲート電極６を設ける。ゲート電極
６の上をゲート電極絶縁膜７ですべて覆い、そのゲート
電極絶縁膜７に開けられた窓部でｐウエル２およびソー
ス層３の表面に接触するソース電極８を、例えばＡｌ蒸
着により形成する。ゲート電極６の延長部上には、フィ
ールド酸化膜５１の上でソース電極８と同時に蒸着後分
離したゲートパッド電極９を接触させる。ゲート電極６
とソース電極８はゲート電極絶縁膜７で分離されている
ので、ゲート・ソース間に電圧を印加することができ
る。ｎ- 層１の下面側にはｎバッファ層１１を介してｐ
ドレイン層１２を設け、そのドレイン層１２の表面に接
触するドレイン電極１３を、例えばＡｌ蒸着により形成
する。
【０００４】図７は従来のＩＧＢＴのチップ１０をソー
ス電極８側から見た平面図で、点線１６で示された輪郭
内に形成されているゲート電極６を覆うソース電極８に
図６にも示したようにソース電流引出し導線１４をボン
ディングし、ソース電極８の窓部に露出するゲートパッ
ド電極９に図６にも示すようにゲート引出し導線１５を
ボンディングする。ゲート引出し導線１５は図示しない
ゲート端子に接続する。なお、半導体チップ１０の周辺
部にはソース・ドレイン間の耐圧を出すためのガードリ
ング１７を形成する。
ス電極８側から見た平面図で、点線１６で示された輪郭
内に形成されているゲート電極６を覆うソース電極８に
図６にも示したようにソース電流引出し導線１４をボン
ディングし、ソース電極８の窓部に露出するゲートパッ
ド電極９に図６にも示すようにゲート引出し導線１５を
ボンディングする。ゲート引出し導線１５は図示しない
ゲート端子に接続する。なお、半導体チップ１０の周辺
部にはソース・ドレイン間の耐圧を出すためのガードリ
ング１７を形成する。
【０００５】
【発明が解決しようとする課題】しかし、チップの大面
積化をする上での問題の一つとして、ゲート・ソース間
耐圧不良の問題がある。ＩＧＢＴやＭＯＳ型電界効果ト
ランジスタの場合、ゲート電極の電圧によりチャネルの
開閉を行い、ドレイン電流のオン・オフを行う。ゲート
電極・ソース電極間が短絡されていたり不充分な耐圧し
かなかった場合、ドレイン電流の正常な制御ができな
い。
積化をする上での問題の一つとして、ゲート・ソース間
耐圧不良の問題がある。ＩＧＢＴやＭＯＳ型電界効果ト
ランジスタの場合、ゲート電極の電圧によりチャネルの
開閉を行い、ドレイン電流のオン・オフを行う。ゲート
電極・ソース電極間が短絡されていたり不充分な耐圧し
かなかった場合、ドレイン電流の正常な制御ができな
い。
【０００６】また前述のような構造において、例えばフ
オトプロセス時にゲート電極絶縁膜等にマスク設計以外
の穴や欠陥が発生した場合、その個所で絶縁分離が破れ
てゲート電極となる多結晶シリコン層にソース電極が接
触して短絡する。また、ソース電極と同時に蒸着される
ゲートパッド電極とソース電極との間のエッチングによ
る分離が悪い場合、ゲート電極・ソース電極間短絡とな
る。そのほか、ゲート電極の下のゲート酸化膜に欠陥が
ある場合もゲート電極・ソース電極間耐圧不良となる。
オトプロセス時にゲート電極絶縁膜等にマスク設計以外
の穴や欠陥が発生した場合、その個所で絶縁分離が破れ
てゲート電極となる多結晶シリコン層にソース電極が接
触して短絡する。また、ソース電極と同時に蒸着される
ゲートパッド電極とソース電極との間のエッチングによ
る分離が悪い場合、ゲート電極・ソース電極間短絡とな
る。そのほか、ゲート電極の下のゲート酸化膜に欠陥が
ある場合もゲート電極・ソース電極間耐圧不良となる。
【０００７】このような欠陥がチップ内で１個でもある
場合、ゲート電極・ソース電極間耐圧不良となり、その
チップは使えない。フオトプロセスの改良などを重ねて
も、ウエーハ内で少なからず欠陥が発生することが避け
られず、チップが大面積になるほどチップの歩留まりが
落ちてくる。この発明の目的は、このような観点からゲ
ート電極・ソース電極間短絡が起きてもチップ全体とし
て使用不能になることのない電力用半導体素子の製造方
法を提供することにある。
場合、ゲート電極・ソース電極間耐圧不良となり、その
チップは使えない。フオトプロセスの改良などを重ねて
も、ウエーハ内で少なからず欠陥が発生することが避け
られず、チップが大面積になるほどチップの歩留まりが
落ちてくる。この発明の目的は、このような観点からゲ
ート電極・ソース電極間短絡が起きてもチップ全体とし
て使用不能になることのない電力用半導体素子の製造方
法を提供することにある。
【０００８】
【課題を解決するための手段】この発明によれば、第１
の製造方法として、半導体基体の一主面上に主電流を流
すソース電極およびそのソース電極と複数個のゲート電
極絶縁膜を被覆した主電流を制御するゲート電極とを備
え、そのゲート電極の延長上に形成されたゲート電極接
続部上面にゲートパッド電極を設け、ソース電極および
ゲートパッド電極上に絶縁膜および個別のソース電極と
ゲート配線を順次積層してなる多層形半導体チップの製
造方法において、半導体チップを複数個のユニットセル
に分割し、それぞれのユニットセルに前記ソース電極、
ゲート電極接続部およびゲートパッド電極を設けた後に
ユニットセルの各ゲート電極とソース電極との間の耐圧
値をそれぞれ測定する工程と、半導体チップを前記絶縁
膜で覆う工程と、前記絶縁膜に前記ソース電極、ゲート
電極接続部およびゲートパッド電極それぞれの表面に達
する接続孔、貫通孔及び接触孔を設ける第１レジスト膜
を塗布し各孔部に相当する個所にエッチング孔を形成す
る工程と、耐圧値が規定値を満足しない場合は接触孔に
相当する前記エッチング孔を第１レジスト液で閉塞する
工程と、耐圧値が規定値を満足する場合は貫通孔に相当
する前記エッチング孔を第１レジスト液で閉塞する工程
とを含むこと。
の製造方法として、半導体基体の一主面上に主電流を流
すソース電極およびそのソース電極と複数個のゲート電
極絶縁膜を被覆した主電流を制御するゲート電極とを備
え、そのゲート電極の延長上に形成されたゲート電極接
続部上面にゲートパッド電極を設け、ソース電極および
ゲートパッド電極上に絶縁膜および個別のソース電極と
ゲート配線を順次積層してなる多層形半導体チップの製
造方法において、半導体チップを複数個のユニットセル
に分割し、それぞれのユニットセルに前記ソース電極、
ゲート電極接続部およびゲートパッド電極を設けた後に
ユニットセルの各ゲート電極とソース電極との間の耐圧
値をそれぞれ測定する工程と、半導体チップを前記絶縁
膜で覆う工程と、前記絶縁膜に前記ソース電極、ゲート
電極接続部およびゲートパッド電極それぞれの表面に達
する接続孔、貫通孔及び接触孔を設ける第１レジスト膜
を塗布し各孔部に相当する個所にエッチング孔を形成す
る工程と、耐圧値が規定値を満足しない場合は接触孔に
相当する前記エッチング孔を第１レジスト液で閉塞する
工程と、耐圧値が規定値を満足する場合は貫通孔に相当
する前記エッチング孔を第１レジスト液で閉塞する工程
とを含むこと。
【０００９】第２の製造方法として、前述の耐圧値が規
定値を満足しない場合は接触孔に相当する前記エッチン
グ孔を第１レジスト液で閉塞する工程を終了後、前記絶
縁膜上面に前記ソース電極とゲート配線を形成し、その
後第２レジスト膜を形成する工程と、貫通孔に相当する
個所にエッチング孔を形成する工程と、耐圧値が規定値
を満足しない場合は貫通孔に相当する前記エッチング孔
を第２レジスト液で閉塞する工程とを含むことにより達
成される。
定値を満足しない場合は接触孔に相当する前記エッチン
グ孔を第１レジスト液で閉塞する工程を終了後、前記絶
縁膜上面に前記ソース電極とゲート配線を形成し、その
後第２レジスト膜を形成する工程と、貫通孔に相当する
個所にエッチング孔を形成する工程と、耐圧値が規定値
を満足しない場合は貫通孔に相当する前記エッチング孔
を第２レジスト液で閉塞する工程とを含むことにより達
成される。
【００１０】更に前記第１および２のレジスト液の滴下
を、各ゲート電極と同一半導体基体主面上のソース電極
との耐圧値測定データに連動したＸＹステージの移動お
よび分注器の作動によって行うことが有効である。
を、各ゲート電極と同一半導体基体主面上のソース電極
との耐圧値測定データに連動したＸＹステージの移動お
よび分注器の作動によって行うことが有効である。
【００１１】
【作用】この発明の構成によれば、半導体チップを複数
個のユニットセルに分割し、それぞれのユニットセルに
前記ソース電極、ゲート電極接続部およびゲートパッド
電極を設けた後にユニットセルの各ゲート電極とソース
電極との間の耐圧値をそれぞれ測定した後で、ゲートパ
ッド電極を絶縁膜で覆って接触孔を開け、不良品部分の
ゲート電極に接続されたゲートパッド電極上の接触孔は
絶縁材料で閉塞し、良品部分のゲート電極に接続された
ゲートパッド電極は接触孔でゲート端子との接続を行う
ことにより、ソース電極との間の耐圧の正常な良品部分
のみのゲート電極をゲートパッド電極を介してゲート端
子と接続することができ、接続されたものだけがユニッ
トセルの動作に関与させることができる。これにより、
ゲート電極に接続されなかった不良品部分のゲート電極
には制御用の信号電圧が入力されないため、正常な動作
を妨げることがない。さらに、このようなゲート電極に
接続されないゲート電極が電位的に浮いていることによ
る誤動作を防ぐためには、同一半導体基体主面上のソー
ス電極と短絡するのがよいが、ゲート電極延長部上のソ
ース電極およびその間の絶縁膜に予め貫通孔を開けてお
き、耐圧測定結果に基づいてこの貫通孔を導電材料で閉
塞すれば、容易にソース電極との接続ができる。この作
用は第１の製造方法あるいは第２の製造方法でも同様で
あるが、第１の製造方法では第１レジスト膜の塗布は１
回ですみ工程が短くてすむ。第２の製造方法ではレジス
ト膜の塗布回数が２回となるが、リペア作業に伴う塗布
ミスなどの危険性が減少し、レジスト膜塗布の成功率が
向上しチップ全体としてのリペア部分の信頼性が高くな
る。そして第１および２レジスト液の滴下を、耐圧値測
定データに基づくＸＹレコーダの移動および分注器の作
動によって滴下すれば極めて効率よくできる。
個のユニットセルに分割し、それぞれのユニットセルに
前記ソース電極、ゲート電極接続部およびゲートパッド
電極を設けた後にユニットセルの各ゲート電極とソース
電極との間の耐圧値をそれぞれ測定した後で、ゲートパ
ッド電極を絶縁膜で覆って接触孔を開け、不良品部分の
ゲート電極に接続されたゲートパッド電極上の接触孔は
絶縁材料で閉塞し、良品部分のゲート電極に接続された
ゲートパッド電極は接触孔でゲート端子との接続を行う
ことにより、ソース電極との間の耐圧の正常な良品部分
のみのゲート電極をゲートパッド電極を介してゲート端
子と接続することができ、接続されたものだけがユニッ
トセルの動作に関与させることができる。これにより、
ゲート電極に接続されなかった不良品部分のゲート電極
には制御用の信号電圧が入力されないため、正常な動作
を妨げることがない。さらに、このようなゲート電極に
接続されないゲート電極が電位的に浮いていることによ
る誤動作を防ぐためには、同一半導体基体主面上のソー
ス電極と短絡するのがよいが、ゲート電極延長部上のソ
ース電極およびその間の絶縁膜に予め貫通孔を開けてお
き、耐圧測定結果に基づいてこの貫通孔を導電材料で閉
塞すれば、容易にソース電極との接続ができる。この作
用は第１の製造方法あるいは第２の製造方法でも同様で
あるが、第１の製造方法では第１レジスト膜の塗布は１
回ですみ工程が短くてすむ。第２の製造方法ではレジス
ト膜の塗布回数が２回となるが、リペア作業に伴う塗布
ミスなどの危険性が減少し、レジスト膜塗布の成功率が
向上しチップ全体としてのリペア部分の信頼性が高くな
る。そして第１および２レジスト液の滴下を、耐圧値測
定データに基づくＸＹレコーダの移動および分注器の作
動によって滴下すれば極めて効率よくできる。
【００１２】
【実施例】図１はこの発明の実施例を示す半導体チップ
（ＩＧＢＴ）の平面構成図、図２はこの発明の実施例を
示すＩＧＢＴの断面図であり、（ａ）は良品部分のユニ
ットセルで図１ａ−ａ線断面図、（ｂ）は不良品部分の
ユニットセルで図１ｂ−ｂ線断面図を示すもので、従来
例の図６と同一要素のものには同一の符号が付されてい
る。ｎバッファ層１１、ｐドレイン層１２およびドレイ
ン電極１３は、省略されている。ＩＧＢＴチップは２０
ｍｍ角の大きさで、ゲート電極６を形成する多結晶シリ
コン層は図１に示すようにユニットセル１０ａに４分割
され、１つのゲート電極は９ｍｍ角で、その一部分上に
設けられるゲートパッド電極の寸法は０．３ｍｍ角であ
る。従来と同様の方法で各ユニットセルの構造を形成し
たのち、各分割ゲート電極６ごとにソース電極８との間
の耐圧を測定する。次いで、ＩＧＢＴチップ上を、例え
ば４μｍ厚さのポリイミド樹脂からなる絶縁膜２０によ
って覆いエッチングを行う。その後９０℃で３０分焼き
さらに３５０℃約１時間焼いて、絶縁膜２０を固める。
この絶縁膜２０には少なくても３個の孔が開けられてい
る。一つはゲートパッド電極９への接触孔２１であり、
他の一つはソース電極８とゲート電極６との間のゲート
電極絶縁膜７を通ってゲート電極６の延長部に達する貫
通孔２２で、いずれも０．２ｍｍ角の大きさである。３
個めの孔はソース電極８への接続孔２３であり、大きさ
は流れる電流に耐えられる寸法としてある。この接続孔
２３は一般的にはゲート電極６上にあるソース電極８と
全箇所接続されている。図２ではゲート電極６を１箇所
しか示していないが、実際は図６に示すように複数個あ
る。これらのパターニングは、通常のポジレジストを用
いるフォトリソグラフィで行われている。
（ＩＧＢＴ）の平面構成図、図２はこの発明の実施例を
示すＩＧＢＴの断面図であり、（ａ）は良品部分のユニ
ットセルで図１ａ−ａ線断面図、（ｂ）は不良品部分の
ユニットセルで図１ｂ−ｂ線断面図を示すもので、従来
例の図６と同一要素のものには同一の符号が付されてい
る。ｎバッファ層１１、ｐドレイン層１２およびドレイ
ン電極１３は、省略されている。ＩＧＢＴチップは２０
ｍｍ角の大きさで、ゲート電極６を形成する多結晶シリ
コン層は図１に示すようにユニットセル１０ａに４分割
され、１つのゲート電極は９ｍｍ角で、その一部分上に
設けられるゲートパッド電極の寸法は０．３ｍｍ角であ
る。従来と同様の方法で各ユニットセルの構造を形成し
たのち、各分割ゲート電極６ごとにソース電極８との間
の耐圧を測定する。次いで、ＩＧＢＴチップ上を、例え
ば４μｍ厚さのポリイミド樹脂からなる絶縁膜２０によ
って覆いエッチングを行う。その後９０℃で３０分焼き
さらに３５０℃約１時間焼いて、絶縁膜２０を固める。
この絶縁膜２０には少なくても３個の孔が開けられてい
る。一つはゲートパッド電極９への接触孔２１であり、
他の一つはソース電極８とゲート電極６との間のゲート
電極絶縁膜７を通ってゲート電極６の延長部に達する貫
通孔２２で、いずれも０．２ｍｍ角の大きさである。３
個めの孔はソース電極８への接続孔２３であり、大きさ
は流れる電流に耐えられる寸法としてある。この接続孔
２３は一般的にはゲート電極６上にあるソース電極８と
全箇所接続されている。図２ではゲート電極６を１箇所
しか示していないが、実際は図６に示すように複数個あ
る。これらのパターニングは、通常のポジレジストを用
いるフォトリソグラフィで行われている。
【００１３】一方、前に行ったゲート電極６とソース電
極８との間の耐圧測定に基づき、各ユニットセルごとに
良否を判定する。通常、ゲート電極６とソース電極８間
の耐圧が35Ｖ以上であるユニットセルを良品部とする。 〔実施例１〕図３に基づいてゲート電極６とソース電極
８との間の耐圧測定後の接触孔２１と貫通孔２２の形成
および後工程の説明をする。図３はこの発明のソース電
極８あるいはゲートパッド電極９上に逐次層を形成する
第１の製造方法を示す工程説明図であり、（ａ）は絶縁
膜２０塗布・第１レジスト膜３０塗布・フォトエッチ後
の工程説明図、（ｂ）は第１レジスト液３１滴下後の工
程説明図、（ｃ）は絶縁膜２０エッチング・第１レジス
ト膜３０、第１レジスト液３１除去後の工程説明図、
（ｄ）は２層目のゲート配線２５ａ、２層目のソース電
極２５ｂスパッタあるいは蒸着後の工程説明図である。
極８との間の耐圧測定に基づき、各ユニットセルごとに
良否を判定する。通常、ゲート電極６とソース電極８間
の耐圧が35Ｖ以上であるユニットセルを良品部とする。 〔実施例１〕図３に基づいてゲート電極６とソース電極
８との間の耐圧測定後の接触孔２１と貫通孔２２の形成
および後工程の説明をする。図３はこの発明のソース電
極８あるいはゲートパッド電極９上に逐次層を形成する
第１の製造方法を示す工程説明図であり、（ａ）は絶縁
膜２０塗布・第１レジスト膜３０塗布・フォトエッチ後
の工程説明図、（ｂ）は第１レジスト液３１滴下後の工
程説明図、（ｃ）は絶縁膜２０エッチング・第１レジス
ト膜３０、第１レジスト液３１除去後の工程説明図、
（ｄ）は２層目のゲート配線２５ａ、２層目のソース電
極２５ｂスパッタあるいは蒸着後の工程説明図である。
【００１４】（ａ）では各ゲート電極６とソース電極８
との間の耐圧測定後の良否に関係なく、接触孔２１と貫
通孔２２を形成するための第１レジスト膜３０を塗布
し、接触孔２１と貫通孔２２部に相当する個所にエッチ
ング孔２４を形成しておく。（ｂ）では接触孔２１の不
良品部と貫通孔２２良品部（以下この不良品部と良品部
は各ゲート電極６とソース電極８との間の耐圧測定後の
良否をいう）がソース電極８あるいはゲートパッド電極
９との間で短絡しないように、第１レジスト液３１を滴
下する。（ｃ）では絶縁膜２０エッチング後第１レジス
ト膜３０、第１レジスト液３１を除去し、接触孔２１の
良品部と貫通孔２２の不良品部がそれぞれソース電極８
とゲートパッド電極９が短絡できる状態になる。（ｄ）
では２層目のゲート配線２５ａ・２層目のソース電極２
５ｂをスパッタあるいは蒸着後の状態を示しており、ゲ
ート配線２５ａ・ソース電極２５ｂの外部引出し電極と
する。接触孔２１の良品部はゲートパッド電極９と短絡
され、接触孔２１の不良品部は絶縁膜２０によりゲート
パッド電極９と分離されている。貫通孔２２の不良品部
はソース電極８と短絡され、貫通孔２２の良品部は絶縁
膜２０によりソース電極８と分離されている。 前述の
製造方法を経ることにより、図２に示す良品部分のユニ
ットセルと不良品部分のユニットセルを分離することが
できる。
との間の耐圧測定後の良否に関係なく、接触孔２１と貫
通孔２２を形成するための第１レジスト膜３０を塗布
し、接触孔２１と貫通孔２２部に相当する個所にエッチ
ング孔２４を形成しておく。（ｂ）では接触孔２１の不
良品部と貫通孔２２良品部（以下この不良品部と良品部
は各ゲート電極６とソース電極８との間の耐圧測定後の
良否をいう）がソース電極８あるいはゲートパッド電極
９との間で短絡しないように、第１レジスト液３１を滴
下する。（ｃ）では絶縁膜２０エッチング後第１レジス
ト膜３０、第１レジスト液３１を除去し、接触孔２１の
良品部と貫通孔２２の不良品部がそれぞれソース電極８
とゲートパッド電極９が短絡できる状態になる。（ｄ）
では２層目のゲート配線２５ａ・２層目のソース電極２
５ｂをスパッタあるいは蒸着後の状態を示しており、ゲ
ート配線２５ａ・ソース電極２５ｂの外部引出し電極と
する。接触孔２１の良品部はゲートパッド電極９と短絡
され、接触孔２１の不良品部は絶縁膜２０によりゲート
パッド電極９と分離されている。貫通孔２２の不良品部
はソース電極８と短絡され、貫通孔２２の良品部は絶縁
膜２０によりソース電極８と分離されている。 前述の
製造方法を経ることにより、図２に示す良品部分のユニ
ットセルと不良品部分のユニットセルを分離することが
できる。
【００１５】この方法によれば第１レジスト膜の塗布は
１回ですみ、工程が短くてすむ。 〔実施例２〕図４に基づいてゲート電極６とソース電極
８との間の耐圧測定後の接触孔２１と貫通孔２２の形成
およびその後工程の説明をする。図４はこの発明のソー
ス電極８あるいはゲートパッド電極９上に逐次層を形成
する第２の製造方法を示す工程説明図であり、（ａ）は
絶縁膜２０塗布・第１レジスト膜３０塗布・フォトエッ
チ後の工程説明図、（ｂ）は第１レジスト液３１滴下後
の工程説明図、（ｃ）は絶縁膜２０エッチング・第１レ
ジスト膜３０、第１レジスト液３１除去後の工程説明
図、（ｄ）および（ｅ）はこの発明の第２の製造方法の
ために追加された工程であり、（ｄ）は２層目のゲート
配線２５ａ、２層目のソース電極２５ｂスパッタ・第２
レジスト膜３２塗布・フォトエッチ後の工程説明図、
（ｅ）は貫通孔２２の不良品部のみ第２レジスト膜３２
のエッチング孔２４に第２レジスト液３３を滴下した工
程説明図、（ｆ）は第２レジスト膜３２あるいは第２レ
ジスト液３３を除去後の工程説明図である。
１回ですみ、工程が短くてすむ。 〔実施例２〕図４に基づいてゲート電極６とソース電極
８との間の耐圧測定後の接触孔２１と貫通孔２２の形成
およびその後工程の説明をする。図４はこの発明のソー
ス電極８あるいはゲートパッド電極９上に逐次層を形成
する第２の製造方法を示す工程説明図であり、（ａ）は
絶縁膜２０塗布・第１レジスト膜３０塗布・フォトエッ
チ後の工程説明図、（ｂ）は第１レジスト液３１滴下後
の工程説明図、（ｃ）は絶縁膜２０エッチング・第１レ
ジスト膜３０、第１レジスト液３１除去後の工程説明
図、（ｄ）および（ｅ）はこの発明の第２の製造方法の
ために追加された工程であり、（ｄ）は２層目のゲート
配線２５ａ、２層目のソース電極２５ｂスパッタ・第２
レジスト膜３２塗布・フォトエッチ後の工程説明図、
（ｅ）は貫通孔２２の不良品部のみ第２レジスト膜３２
のエッチング孔２４に第２レジスト液３３を滴下した工
程説明図、（ｆ）は第２レジスト膜３２あるいは第２レ
ジスト液３３を除去後の工程説明図である。
【００１６】実施例１と同一な工程については説明を省
略する。（ｂ）では接触孔２１の不良品部のみ第１レジ
スト膜３１を滴下しゲートパッド電極９との短絡を防止
する。（ｄ）ではゲート配線２５ａ、ソース電極２５ｂ
をスパッタあるいは蒸着で形成し、その上に第２レジス
ト膜３２を塗布する。この場合貫通孔２２部上にはエッ
チング孔２４を形成しておく。（ｅ）では貫通孔２２の
不良品部のみソース電極２５ｂをこの状態で残すために
第２レジスト液３３を滴下する。（ｆ）では第２レジス
ト膜３２、第２レジスト液３３を除去しゲート配線２５
ａ、ソース電極２５ｂを露出し、外部引出しの電極とす
る。接触孔２１の良品部はゲートパッド電極９と短絡さ
れ、接触孔２１の不良品部は絶縁膜２０によりゲートパ
ッド電極９と分離されている。貫通孔２２の不良品部は
ソース電極８と短絡され、貫通孔２２の良品部は絶縁膜
２０によりソース電極８と分離されている。
略する。（ｂ）では接触孔２１の不良品部のみ第１レジ
スト膜３１を滴下しゲートパッド電極９との短絡を防止
する。（ｄ）ではゲート配線２５ａ、ソース電極２５ｂ
をスパッタあるいは蒸着で形成し、その上に第２レジス
ト膜３２を塗布する。この場合貫通孔２２部上にはエッ
チング孔２４を形成しておく。（ｅ）では貫通孔２２の
不良品部のみソース電極２５ｂをこの状態で残すために
第２レジスト液３３を滴下する。（ｆ）では第２レジス
ト膜３２、第２レジスト液３３を除去しゲート配線２５
ａ、ソース電極２５ｂを露出し、外部引出しの電極とす
る。接触孔２１の良品部はゲートパッド電極９と短絡さ
れ、接触孔２１の不良品部は絶縁膜２０によりゲートパ
ッド電極９と分離されている。貫通孔２２の不良品部は
ソース電極８と短絡され、貫通孔２２の良品部は絶縁膜
２０によりソース電極８と分離されている。
【００１７】前述の製造方法を経ることにより、図２に
示す良品部分のユニットセルと不良品部分のユニットセ
ルを分離することができる。この方法によればレジスト
膜の塗布回数が少なくてすみ、リペア作業に伴う塗布ミ
スなどの危険性が減少し、レジスト膜塗布の成功率が向
上しチップ全体としてのリペア部分の信頼性も高くな
る。また半導体チップ分割数を多くしていくとゲート電
極とソース電極間の耐圧は良品が多くなり、リペアに要
する作業時間が第１の製造方法より少なくなる。
示す良品部分のユニットセルと不良品部分のユニットセ
ルを分離することができる。この方法によればレジスト
膜の塗布回数が少なくてすみ、リペア作業に伴う塗布ミ
スなどの危険性が減少し、レジスト膜塗布の成功率が向
上しチップ全体としてのリペア部分の信頼性も高くな
る。また半導体チップ分割数を多くしていくとゲート電
極とソース電極間の耐圧は良品が多くなり、リペアに要
する作業時間が第１の製造方法より少なくなる。
【００１８】以下実施例１および２の共通部分について
補足説明する。第１レジスト液３１あるいは第２レジス
ト液３３の滴下は図５に示すレジスト液滴下装置を用い
るのが有効である。半導体チップに分割する前のシリコ
ンウェーハ４０を真空吸着したＸＹステージ４１を、耐
圧値測定データと連動し、レジスト膜滴下位置が、レジ
スト液を収容した容器４２に連結されたマイクロシリン
ジあるいはディスペンサーのような分注器４３の真下に
くるように移動し、分注器４３から粘度１００ｃｐ程度
のポリイミド樹脂などを１滴ずつ滴下することにより行
う。この滴下されたレジスト膜は９０℃で３０分焼きさ
らに３５０℃約１時間焼いて硬化させることが必要であ
る。
補足説明する。第１レジスト液３１あるいは第２レジス
ト液３３の滴下は図５に示すレジスト液滴下装置を用い
るのが有効である。半導体チップに分割する前のシリコ
ンウェーハ４０を真空吸着したＸＹステージ４１を、耐
圧値測定データと連動し、レジスト膜滴下位置が、レジ
スト液を収容した容器４２に連結されたマイクロシリン
ジあるいはディスペンサーのような分注器４３の真下に
くるように移動し、分注器４３から粘度１００ｃｐ程度
のポリイミド樹脂などを１滴ずつ滴下することにより行
う。この滴下されたレジスト膜は９０℃で３０分焼きさ
らに３５０℃約１時間焼いて硬化させることが必要であ
る。
【００１９】この実施例では４個のユニットセルに分割
しているが、分割数が多いほど欠陥部がユニットセルに
与える影響が少なくなり良品率が向上する。この種の電
力用半導体素子は８分割のユニットセルを設けるのが良
い。
しているが、分割数が多いほど欠陥部がユニットセルに
与える影響が少なくなり良品率が向上する。この種の電
力用半導体素子は８分割のユニットセルを設けるのが良
い。
【００２０】
【発明の効果】この発明によれば、半導体チップを複数
個のユニットセルに分割し、それぞれのユニットセルに
前記ソース電極、ゲート電極接続部およびゲートパッド
電極を設けた後に、ゲートパッド電極を絶縁膜で覆って
接触孔を開け、不良品部分のゲート電極に接続されたゲ
ートパッド電極上の接触孔は絶縁材料で閉塞し、良品部
分のゲート電極に接続されたゲートパッド電極は接触孔
でゲート端子との接続を行うことにより、ソース電極と
の間の耐圧の正常な良品部分のみのゲート電極をゲート
パッド電極を介してゲート端子と接続することができ、
接続されたものだけがユニットセルの動作に関与させる
ことができる用にしたため、ゲート電極・ソース電極間
に耐圧不良となる欠陥が生じても、その欠陥の存在する
領域のゲート電極がユニットセルの動作に関与しないよ
うにすることができ、半導体チップ全体として使用可能
になるため、特にＩＧＢＴのような絶縁ゲート型の電力
用半導体素子のチップの大面積化による電流容量の増大
あるいはオン電圧の低減にきわめて有効となる。
個のユニットセルに分割し、それぞれのユニットセルに
前記ソース電極、ゲート電極接続部およびゲートパッド
電極を設けた後に、ゲートパッド電極を絶縁膜で覆って
接触孔を開け、不良品部分のゲート電極に接続されたゲ
ートパッド電極上の接触孔は絶縁材料で閉塞し、良品部
分のゲート電極に接続されたゲートパッド電極は接触孔
でゲート端子との接続を行うことにより、ソース電極と
の間の耐圧の正常な良品部分のみのゲート電極をゲート
パッド電極を介してゲート端子と接続することができ、
接続されたものだけがユニットセルの動作に関与させる
ことができる用にしたため、ゲート電極・ソース電極間
に耐圧不良となる欠陥が生じても、その欠陥の存在する
領域のゲート電極がユニットセルの動作に関与しないよ
うにすることができ、半導体チップ全体として使用可能
になるため、特にＩＧＢＴのような絶縁ゲート型の電力
用半導体素子のチップの大面積化による電流容量の増大
あるいはオン電圧の低減にきわめて有効となる。
【００２１】また分割したゲートを２層配線技術により
形成することにより、ワイヤーボンディング法を用いる
よりも効率よくかつ信頼性も向上する。更にこの２層配
線工程での不良品部分のリペアをレジスト液の滴下によ
りおこなうことにより、信頼性が高く平坦度のよい２層
配線工程が実現できる。この発明による第１の製造方法
によれば、レジスト膜の塗布は１回ですみ、工程が短く
てすむ。また第２の製造方法によれば、レジスト膜の塗
布回数が少なくてすみ、リペア作業に伴う塗布ミスなど
の危険性が減少し、レジスト膜塗布の成功率が向上しチ
ップ全体としてのリペア部分の信頼性も高くなる。また
チップ分割数を多くしていくとゲート電極とソース電極
間の耐圧は良品が多くなり、リペアに要する作業時間が
第１の製造方法より少なくなる。
形成することにより、ワイヤーボンディング法を用いる
よりも効率よくかつ信頼性も向上する。更にこの２層配
線工程での不良品部分のリペアをレジスト液の滴下によ
りおこなうことにより、信頼性が高く平坦度のよい２層
配線工程が実現できる。この発明による第１の製造方法
によれば、レジスト膜の塗布は１回ですみ、工程が短く
てすむ。また第２の製造方法によれば、レジスト膜の塗
布回数が少なくてすみ、リペア作業に伴う塗布ミスなど
の危険性が減少し、レジスト膜塗布の成功率が向上しチ
ップ全体としてのリペア部分の信頼性も高くなる。また
チップ分割数を多くしていくとゲート電極とソース電極
間の耐圧は良品が多くなり、リペアに要する作業時間が
第１の製造方法より少なくなる。
【００２２】さらにシリコンウェーハを真空吸着したＸ
Ｙステージを、耐圧値測定データと連動し、レジスト膜
滴下位置が、レジスト液を収容した容器に連結された分
注器の真下にくるように移動し、分注器から第１あるい
は２レジスト液を１滴ずつ滴下することにより、作業効
率がきわめて高くなる。
Ｙステージを、耐圧値測定データと連動し、レジスト膜
滴下位置が、レジスト液を収容した容器に連結された分
注器の真下にくるように移動し、分注器から第１あるい
は２レジスト液を１滴ずつ滴下することにより、作業効
率がきわめて高くなる。
【図１】この発明の実施例を示す半導体チップ（ＩＧＢ
Ｔ）の平面構成図
Ｔ）の平面構成図
【図２】この発明の実施例を示すＩＧＢＴの断面図であ
り、（ａ）は良品部分のユニットセルで図１ａ−ａ線断
面図、（ｂ）は不良品部分のユニットセルで図１ｂ−ｂ
線断面図
り、（ａ）は良品部分のユニットセルで図１ａ−ａ線断
面図、（ｂ）は不良品部分のユニットセルで図１ｂ−ｂ
線断面図
【図３】この発明の実施例を示す第１の製造方法を示す
工程説明図
工程説明図
【図４】この発明の実施例を示す第２の製造方法を示す
工程説明図
工程説明図
【図５】この発明の実施例を示すレジスト膜滴下装置の
構成図
構成図
【図６】従来例の半導体チップ（ＩＧＢＴ）の断面図
【図７】従来例のＩＧＢＴチップの平面図
１ ｎ- 層 ２ Ｐウェル ３ ｎソース層 ４ ＭＯＳチャネル ５ ゲート酸化膜 ６ ゲート電極 ６ａ ゲート電極接続部 ７ ゲート電極絶縁膜（ポリシリコン） ８ ソース電極 ９ ゲートパッド電極 １０ 半導体チップ １０ａ ユニットセル １４ ソース引出し導線 １５ ゲート引出し導線 １７ ガードリング ２０ 絶縁膜（ポリイミド） ２１ 接触孔 ２２ 貫通孔 ２３ 接続孔 ２４ エッチング孔 ２５ａ ゲート配線 ２５ｂ ソース電極 ３０ 第１レジスト膜 ３１ 第１レジスト液 ３２ 第２レジスト膜 ３３ 第２レジスト液 ４０ シリコンウェーハ ４１ ＸＹステージ ４２ 容器 ４３ 分注器 ５１ フィールド酸化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 21/66 H01L 29/78
Claims (3)
- 【請求項１】半導体基体の一主面上に主電流を流すソー
ス電極およびそのソース電極と複数個のゲート電極絶縁
膜を被覆した主電流を制御するゲート電極とを備え、そ
のゲート電極の延長上に形成されたゲート電極接続部上
面にゲートパッド電極を設け、ソース電極およびゲート
パッド電極上に絶縁膜および個別のソース電極とゲート
配線を順次積層してなる多層形半導体チップの製造方法
において、半導体チップを複数個のユニットセルに分割
し、それぞれのユニットセルに前記ソース電極、ゲート
電極接続部およびゲートパッド電極を設けた後にユニッ
トセルの各ゲート電極とソース電極との間の耐圧値をそ
れぞれ測定する工程と、半導体チップを前記絶縁膜で覆
う工程と、前記絶縁膜に前記ソース電極、ゲート電極接
続部およびゲートパッド電極それぞれの表面に達する接
続孔、貫通孔及び接触孔を設ける第１レジスト膜を塗布
し各孔部に相当する個所にエッチング孔を形成する工程
と、耐圧値が規定値を満足しない場合は接触孔に相当す
る前記エッチング孔を第１レジスト液で閉塞する工程
と、耐圧値が規定値を満足する場合は貫通孔に相当する
前記エッチング孔を第１レジスト液で閉塞する工程とを
含むことを特徴とする電力用半導体素子の製造方法。 - 【請求項２】請求項１記載のものにおいて、前述の耐圧
値が規定値を満足しない場合は接触孔に相当する前記エ
ッチング孔を第１レジスト液で閉塞する工程を終了後、
前記絶縁膜上面に前記ソース電極とゲート配線を形成
し、その後第２レジスト膜を形成する工程と、貫通孔に
相当する個所にエッチング孔を形成する工程と、耐圧値
が規定値を満足しない場合は貫通孔に相当する前記エッ
チング孔を第２レジスト液で閉塞する工程とを含むこと
を特徴とする電力用半導体素子の製造方法。 - 【請求項３】前記第１および２レジスト液の滴下を、各
ゲート電極と同一半導体基体主面上のソース電極との耐
圧値測定データに連動したＸＹステージの移動および分
注器の作動によって行うことを特徴とする請求項１また
は２記載の電力用半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25736893A JP3161182B2 (ja) | 1993-02-05 | 1993-10-15 | 電力用半導体素子の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1775293 | 1993-02-05 | ||
| JP5-17752 | 1993-02-05 | ||
| JP25736893A JP3161182B2 (ja) | 1993-02-05 | 1993-10-15 | 電力用半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291324A JPH06291324A (ja) | 1994-10-18 |
| JP3161182B2 true JP3161182B2 (ja) | 2001-04-25 |
Family
ID=26354310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25736893A Expired - Fee Related JP3161182B2 (ja) | 1993-02-05 | 1993-10-15 | 電力用半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3161182B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809348B1 (en) | 1999-10-08 | 2004-10-26 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| JP2002170784A (ja) * | 2000-12-01 | 2002-06-14 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| JP5036441B2 (ja) * | 2007-07-26 | 2012-09-26 | 三菱電機株式会社 | 縦型炭化珪素半導体装置の製造方法 |
-
1993
- 1993-10-15 JP JP25736893A patent/JP3161182B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06291324A (ja) | 1994-10-18 |
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