JPH039555A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH039555A JPH039555A JP14634289A JP14634289A JPH039555A JP H039555 A JPH039555 A JP H039555A JP 14634289 A JP14634289 A JP 14634289A JP 14634289 A JP14634289 A JP 14634289A JP H039555 A JPH039555 A JP H039555A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路゛に関し、特にＭＯＳ型電界効
果トランジスタを有する半導体集積回路に関する。
果トランジスタを有する半導体集積回路に関する。
ＭＯＳ型電界効果トランジスタを有する半導体集積回路
は年々微細加工技術の進展と共に大規模集積化されてき
ている。それにつれてＭＯＳ型電界効果トランジスタの
デバイス寸法もいわゆるスケーリング則にのっとり縮小
化されてきている。
は年々微細加工技術の進展と共に大規模集積化されてき
ている。それにつれてＭＯＳ型電界効果トランジスタの
デバイス寸法もいわゆるスケーリング則にのっとり縮小
化されてきている。
現在の最も進んだ製造技術ではゲート長が１μｍ未満の
ＭＯＳ型電解効果１〜ランジスタが実現できる。
ＭＯＳ型電解効果１〜ランジスタが実現できる。
しかしながら、これまで半導体集積回路を駆動する電源
電圧は一定のままでトランジスタの縮小化が行なわれて
おり、そのため１〜ランジスタ内部の電解強度が増大し
ホットキャリヤ効果やゲート酸化膜のブレイクダウンと
いった信頼性上の問題が表面化してきている。従って、
今後さらにトランジスタの微細化を行うためには、電源
電圧を現在の５Ｖから下げざるを得ない。
電圧は一定のままでトランジスタの縮小化が行なわれて
おり、そのため１〜ランジスタ内部の電解強度が増大し
ホットキャリヤ効果やゲート酸化膜のブレイクダウンと
いった信頼性上の問題が表面化してきている。従って、
今後さらにトランジスタの微細化を行うためには、電源
電圧を現在の５Ｖから下げざるを得ない。
しかし、電源電圧を変えると外部との入出力レベルもそ
れに応じて変すってしまい、現在膜も一般的なＴＴＬイ
ンターフェースとのコンパチビリティが失なわれてしま
う。そのため、論理振巾の変換回路を設け、外部とは５
ＶのＴＴＩ−インターフェースで入出力し、内部は電源
電圧を５Ｖ以下に下げて使用することが提案されてきた
。
れに応じて変すってしまい、現在膜も一般的なＴＴＬイ
ンターフェースとのコンパチビリティが失なわれてしま
う。そのため、論理振巾の変換回路を設け、外部とは５
ＶのＴＴＩ−インターフェースで入出力し、内部は電源
電圧を５Ｖ以下に下げて使用することが提案されてきた
。
従来技術の半導体集荷回路装置ではＴＴＬインターフェ
ースの入出力回路も電源電圧５ｖ未満の内部回路は同一
半導体基板上に設けられている。
ースの入出力回路も電源電圧５ｖ未満の内部回路は同一
半導体基板上に設けられている。
しかしながら、上述した従来の半導体集積回路は、入出
力回路及び内部回路を１つの半導体基板上に精成してい
るために、外部と直接電気的に接続される回路はＴＴＬ
インターフェースを行うために５Ｖ電源で動作させるの
で、用いられるトランジスタも５Ｖ電源に対して信頼性
上問題のないものである必要がある。すると、ゲート酸
化膜の耐圧からゲート酸化膜の膜厚の下限は１３．５ｎ
ｍに制限されてしまう。一方、内部回路ではトランジス
タを微細化すればする程、より薄いゲート酸化膜のトラ
ンジスタが要求され、従って、外部と直接電気的に接続
される回路と直接には接続されていない内部回路とを同
一基板上に設けるなめは、少なくともゲート酸化膜の形
成工程と、しきい値電圧制御のイオン注入工程がそれぞ
れ２回ずつ必要となる。これは工程数増加となるので製
造工期の増大・歩留低下・製造原価上昇等の原因となる
。
力回路及び内部回路を１つの半導体基板上に精成してい
るために、外部と直接電気的に接続される回路はＴＴＬ
インターフェースを行うために５Ｖ電源で動作させるの
で、用いられるトランジスタも５Ｖ電源に対して信頼性
上問題のないものである必要がある。すると、ゲート酸
化膜の耐圧からゲート酸化膜の膜厚の下限は１３．５ｎ
ｍに制限されてしまう。一方、内部回路ではトランジス
タを微細化すればする程、より薄いゲート酸化膜のトラ
ンジスタが要求され、従って、外部と直接電気的に接続
される回路と直接には接続されていない内部回路とを同
一基板上に設けるなめは、少なくともゲート酸化膜の形
成工程と、しきい値電圧制御のイオン注入工程がそれぞ
れ２回ずつ必要となる。これは工程数増加となるので製
造工期の増大・歩留低下・製造原価上昇等の原因となる
。
本発明の半導体集積回路は、外部回路接続に要する高い
電圧駆動の入出力回路を有する第１の半導体チップと、
前記第１の半導体チップ上に搭載し且つ電気的に接続し
た前記第１の半導体チップよりも低い電圧で駆動する第
２の半導体チップを有する。
電圧駆動の入出力回路を有する第１の半導体チップと、
前記第１の半導体チップ上に搭載し且つ電気的に接続し
た前記第１の半導体チップよりも低い電圧で駆動する第
２の半導体チップを有する。
次に、本発明について図面を参照して説明する。
第１図（ａ＞、（ｂ）は本発明の一実施例の平面図及び
ｘ−ｘ’線断面図である。
ｘ−ｘ’線断面図である。
第１図（ａ）、（ｂ）に示すように、アイランド７の上
に搭載された高電圧駆動の入出力回路が設けられた第１
の半導体チップ１の上に入出力回路よりも低い電圧で駆
動される第２の半導体チップ２が第１の半導体チップと
電気的に接続され、第１の半導体チップ１の端部に設け
られたポンディングパッド３とリード４との間をボンデ
ィング線６で電気的に接続されており、アイランド７及
びリード４を含んでパッケージ５に封入されている。
に搭載された高電圧駆動の入出力回路が設けられた第１
の半導体チップ１の上に入出力回路よりも低い電圧で駆
動される第２の半導体チップ２が第１の半導体チップと
電気的に接続され、第１の半導体チップ１の端部に設け
られたポンディングパッド３とリード４との間をボンデ
ィング線６で電気的に接続されており、アイランド７及
びリード４を含んでパッケージ５に封入されている。
ここで、第１の半導体チップ１にはゲート酸化膜の厚さ
が１７ｎｍのＭＯ３型電界効果トランジスタが集積され
ており、第２の半導体チップ２にはゲート酸化膜の厚さ
がｌｌｎｍのＭＯ３型電界効果トランジスタが集積され
ており、リード４と接続する入出力回路はすべて第１の
半導体チップ１に設けられている。
が１７ｎｍのＭＯ３型電界効果トランジスタが集積され
ており、第２の半導体チップ２にはゲート酸化膜の厚さ
がｌｌｎｍのＭＯ３型電界効果トランジスタが集積され
ており、リード４と接続する入出力回路はすべて第１の
半導体チップ１に設けられている。
第２図は第１図（ｂ）の部分拡大図である。
図に示すように、第１のシリコン基板１２及び第２のシ
リコン基板１３のそれぞれにＭＯ３型電界効果トランジ
スタ１１を設けな後ＭＯＳ型電界効果トランジスタ１１
に接続するアルミニウム配線１０を設ける０次に、アル
ミニウム配線１ｏを含む表面に眉間絶縁膜１４を堆積し
、アルミニウム配線上の眉間絶縁膜１４を選択的にエツ
チングして開口部を設ける。次に、開口部のアルミニウ
ム配線１０の表面に金をめっきして金電極８を設け、ポ
リイミド系樹脂ＪＩｉ９を全体に塗布した後これをエッ
チバックして金電極８のみを露出させ、それぞれ第１の
半導体チップと第２の半導体２を形成し、第１及び第２
の半導体チップの金電極８を整合させて圧着する。これ
によって第１の半導体チップと第２の半導体チップが電
気的に接続され且つ第２の半導体チップが第１の半導体
チップ上に固定される。
リコン基板１３のそれぞれにＭＯ３型電界効果トランジ
スタ１１を設けな後ＭＯＳ型電界効果トランジスタ１１
に接続するアルミニウム配線１０を設ける０次に、アル
ミニウム配線１ｏを含む表面に眉間絶縁膜１４を堆積し
、アルミニウム配線上の眉間絶縁膜１４を選択的にエツ
チングして開口部を設ける。次に、開口部のアルミニウ
ム配線１０の表面に金をめっきして金電極８を設け、ポ
リイミド系樹脂ＪＩｉ９を全体に塗布した後これをエッ
チバックして金電極８のみを露出させ、それぞれ第１の
半導体チップと第２の半導体２を形成し、第１及び第２
の半導体チップの金電極８を整合させて圧着する。これ
によって第１の半導体チップと第２の半導体チップが電
気的に接続され且つ第２の半導体チップが第１の半導体
チップ上に固定される。
以上説明したように本発明は、入出力回路に対応した高
電圧電源で動作する第１の半導体チップの上に低電圧電
源で動作する高集積化された内部回路を有する半導体チ
ップを搭載して電気的に接続することにより、従来技術
に比べ製造工期を短縮し、歩留を上昇させ、製造原価を
低下させることができるという効果を有する。
電圧電源で動作する第１の半導体チップの上に低電圧電
源で動作する高集積化された内部回路を有する半導体チ
ップを搭載して電気的に接続することにより、従来技術
に比べ製造工期を短縮し、歩留を上昇させ、製造原価を
低下させることができるという効果を有する。
【図面の簡単な説明】
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
ｘ−ｘ’線断面図、第２図は第１図（ｂ）の部分拡大図
である。 １・・・第１の半導体チップ、２・・・第２の半導体チ
ップ、３・・・ポンディングパッド、４・・・リード、
５・・・パッケージ、６・・・ボンディング線、７・・
・アイランド、８・・・金電極、９・・・ポリイミド系
樹脂膜、１０・・・アルミニウム配線、１１・・・ＭＯ
８型電界効果トランジスタ、１２．１３・・・シリコン
基板。
ｘ−ｘ’線断面図、第２図は第１図（ｂ）の部分拡大図
である。 １・・・第１の半導体チップ、２・・・第２の半導体チ
ップ、３・・・ポンディングパッド、４・・・リード、
５・・・パッケージ、６・・・ボンディング線、７・・
・アイランド、８・・・金電極、９・・・ポリイミド系
樹脂膜、１０・・・アルミニウム配線、１１・・・ＭＯ
８型電界効果トランジスタ、１２．１３・・・シリコン
基板。
Claims (1)
- 外部回路接続に要する高い電圧駆動の入出力回路を有す
る第１の半導体チップと、前記第１の半導体チップ上に
搭載し且つ電気的に接続した前記第１の半導体チップよ
りも低い電圧で駆動する第２の半導体チップを有するこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14634289A JPH039555A (ja) | 1989-06-07 | 1989-06-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14634289A JPH039555A (ja) | 1989-06-07 | 1989-06-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH039555A true JPH039555A (ja) | 1991-01-17 |
Family
ID=15405533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14634289A Pending JPH039555A (ja) | 1989-06-07 | 1989-06-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH039555A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6635969B1 (en) | 1999-02-23 | 2003-10-21 | Rohm Co., Ltd. | Semiconductor device having chip-on-chip structure, and semiconductor chip used therefor |
| JP2006080145A (ja) * | 2004-09-07 | 2006-03-23 | Nec Electronics Corp | チップオンチップ型半導体集積回路装置 |
| JP2011159889A (ja) * | 2010-02-03 | 2011-08-18 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| US8713635B2 (en) | 2004-06-10 | 2014-04-29 | Nec Corporation | Information terminal, setting information distribution server, right information distribution server, network connection setting program and method |
| WO2017038403A1 (ja) * | 2015-09-01 | 2017-03-09 | ソニー株式会社 | 積層体 |
| JP2017527976A (ja) * | 2014-06-16 | 2017-09-21 | インテル・コーポレーション | 高電圧デバイスを集積させたシリコンダイ |
| JP2020145284A (ja) * | 2019-03-05 | 2020-09-10 | キヤノン株式会社 | 半導体装置および機器 |
-
1989
- 1989-06-07 JP JP14634289A patent/JPH039555A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US10700039B2 (en) | 2014-06-16 | 2020-06-30 | Intel Corporation | Silicon die with integrated high voltage devices |
| WO2017038403A1 (ja) * | 2015-09-01 | 2017-03-09 | ソニー株式会社 | 積層体 |
| JPWO2017038403A1 (ja) * | 2015-09-01 | 2018-08-16 | ソニー株式会社 | 積層体 |
| JP2020145284A (ja) * | 2019-03-05 | 2020-09-10 | キヤノン株式会社 | 半導体装置および機器 |
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