JPH039555A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH039555A JPH039555A JP14634289A JP14634289A JPH039555A JP H039555 A JPH039555 A JP H039555A JP 14634289 A JP14634289 A JP 14634289A JP 14634289 A JP14634289 A JP 14634289A JP H039555 A JPH039555 A JP H039555A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- chip
- power supply
- semiconductor
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 230000005669 field effect Effects 0.000 abstract description 11
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 abstract description 8
- 239000010931 gold Substances 0.000 abstract description 8
- 229910052737 gold Inorganic materials 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052782 aluminium Inorganic materials 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 229920001721 polyimide Polymers 0.000 abstract description 3
- 239000009719 polyimide resin Substances 0.000 abstract description 3
- 239000011229 interlayer Substances 0.000 abstract 2
- 238000000034 method Methods 0.000 abstract 2
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路゛に関し、特にMOS型電界効
果トランジスタを有する半導体集積回路に関する。
果トランジスタを有する半導体集積回路に関する。
MOS型電界効果トランジスタを有する半導体集積回路
は年々微細加工技術の進展と共に大規模集積化されてき
ている。それにつれてMOS型電界効果トランジスタの
デバイス寸法もいわゆるスケーリング則にのっとり縮小
化されてきている。
は年々微細加工技術の進展と共に大規模集積化されてき
ている。それにつれてMOS型電界効果トランジスタの
デバイス寸法もいわゆるスケーリング則にのっとり縮小
化されてきている。
現在の最も進んだ製造技術ではゲート長が1μm未満の
MOS型電解効果1〜ランジスタが実現できる。
MOS型電解効果1〜ランジスタが実現できる。
しかしながら、これまで半導体集積回路を駆動する電源
電圧は一定のままでトランジスタの縮小化が行なわれて
おり、そのため1〜ランジスタ内部の電解強度が増大し
ホットキャリヤ効果やゲート酸化膜のブレイクダウンと
いった信頼性上の問題が表面化してきている。従って、
今後さらにトランジスタの微細化を行うためには、電源
電圧を現在の5Vから下げざるを得ない。
電圧は一定のままでトランジスタの縮小化が行なわれて
おり、そのため1〜ランジスタ内部の電解強度が増大し
ホットキャリヤ効果やゲート酸化膜のブレイクダウンと
いった信頼性上の問題が表面化してきている。従って、
今後さらにトランジスタの微細化を行うためには、電源
電圧を現在の5Vから下げざるを得ない。
しかし、電源電圧を変えると外部との入出力レベルもそ
れに応じて変すってしまい、現在膜も一般的なTTLイ
ンターフェースとのコンパチビリティが失なわれてしま
う。そのため、論理振巾の変換回路を設け、外部とは5
VのTTI−インターフェースで入出力し、内部は電源
電圧を5V以下に下げて使用することが提案されてきた
。
れに応じて変すってしまい、現在膜も一般的なTTLイ
ンターフェースとのコンパチビリティが失なわれてしま
う。そのため、論理振巾の変換回路を設け、外部とは5
VのTTI−インターフェースで入出力し、内部は電源
電圧を5V以下に下げて使用することが提案されてきた
。
従来技術の半導体集荷回路装置ではTTLインターフェ
ースの入出力回路も電源電圧5v未満の内部回路は同一
半導体基板上に設けられている。
ースの入出力回路も電源電圧5v未満の内部回路は同一
半導体基板上に設けられている。
しかしながら、上述した従来の半導体集積回路は、入出
力回路及び内部回路を1つの半導体基板上に精成してい
るために、外部と直接電気的に接続される回路はTTL
インターフェースを行うために5V電源で動作させるの
で、用いられるトランジスタも5V電源に対して信頼性
上問題のないものである必要がある。すると、ゲート酸
化膜の耐圧からゲート酸化膜の膜厚の下限は13.5n
mに制限されてしまう。一方、内部回路ではトランジス
タを微細化すればする程、より薄いゲート酸化膜のトラ
ンジスタが要求され、従って、外部と直接電気的に接続
される回路と直接には接続されていない内部回路とを同
一基板上に設けるなめは、少なくともゲート酸化膜の形
成工程と、しきい値電圧制御のイオン注入工程がそれぞ
れ2回ずつ必要となる。これは工程数増加となるので製
造工期の増大・歩留低下・製造原価上昇等の原因となる
。
力回路及び内部回路を1つの半導体基板上に精成してい
るために、外部と直接電気的に接続される回路はTTL
インターフェースを行うために5V電源で動作させるの
で、用いられるトランジスタも5V電源に対して信頼性
上問題のないものである必要がある。すると、ゲート酸
化膜の耐圧からゲート酸化膜の膜厚の下限は13.5n
mに制限されてしまう。一方、内部回路ではトランジス
タを微細化すればする程、より薄いゲート酸化膜のトラ
ンジスタが要求され、従って、外部と直接電気的に接続
される回路と直接には接続されていない内部回路とを同
一基板上に設けるなめは、少なくともゲート酸化膜の形
成工程と、しきい値電圧制御のイオン注入工程がそれぞ
れ2回ずつ必要となる。これは工程数増加となるので製
造工期の増大・歩留低下・製造原価上昇等の原因となる
。
本発明の半導体集積回路は、外部回路接続に要する高い
電圧駆動の入出力回路を有する第1の半導体チップと、
前記第1の半導体チップ上に搭載し且つ電気的に接続し
た前記第1の半導体チップよりも低い電圧で駆動する第
2の半導体チップを有する。
電圧駆動の入出力回路を有する第1の半導体チップと、
前記第1の半導体チップ上に搭載し且つ電気的に接続し
た前記第1の半導体チップよりも低い電圧で駆動する第
2の半導体チップを有する。
次に、本発明について図面を参照して説明する。
第1図(a>、(b)は本発明の一実施例の平面図及び
x−x’線断面図である。
x−x’線断面図である。
第1図(a)、(b)に示すように、アイランド7の上
に搭載された高電圧駆動の入出力回路が設けられた第1
の半導体チップ1の上に入出力回路よりも低い電圧で駆
動される第2の半導体チップ2が第1の半導体チップと
電気的に接続され、第1の半導体チップ1の端部に設け
られたポンディングパッド3とリード4との間をボンデ
ィング線6で電気的に接続されており、アイランド7及
びリード4を含んでパッケージ5に封入されている。
に搭載された高電圧駆動の入出力回路が設けられた第1
の半導体チップ1の上に入出力回路よりも低い電圧で駆
動される第2の半導体チップ2が第1の半導体チップと
電気的に接続され、第1の半導体チップ1の端部に設け
られたポンディングパッド3とリード4との間をボンデ
ィング線6で電気的に接続されており、アイランド7及
びリード4を含んでパッケージ5に封入されている。
ここで、第1の半導体チップ1にはゲート酸化膜の厚さ
が17nmのMO3型電界効果トランジスタが集積され
ており、第2の半導体チップ2にはゲート酸化膜の厚さ
がllnmのMO3型電界効果トランジスタが集積され
ており、リード4と接続する入出力回路はすべて第1の
半導体チップ1に設けられている。
が17nmのMO3型電界効果トランジスタが集積され
ており、第2の半導体チップ2にはゲート酸化膜の厚さ
がllnmのMO3型電界効果トランジスタが集積され
ており、リード4と接続する入出力回路はすべて第1の
半導体チップ1に設けられている。
第2図は第1図(b)の部分拡大図である。
図に示すように、第1のシリコン基板12及び第2のシ
リコン基板13のそれぞれにMO3型電界効果トランジ
スタ11を設けな後MOS型電界効果トランジスタ11
に接続するアルミニウム配線10を設ける0次に、アル
ミニウム配線1oを含む表面に眉間絶縁膜14を堆積し
、アルミニウム配線上の眉間絶縁膜14を選択的にエツ
チングして開口部を設ける。次に、開口部のアルミニウ
ム配線10の表面に金をめっきして金電極8を設け、ポ
リイミド系樹脂JIi9を全体に塗布した後これをエッ
チバックして金電極8のみを露出させ、それぞれ第1の
半導体チップと第2の半導体2を形成し、第1及び第2
の半導体チップの金電極8を整合させて圧着する。これ
によって第1の半導体チップと第2の半導体チップが電
気的に接続され且つ第2の半導体チップが第1の半導体
チップ上に固定される。
リコン基板13のそれぞれにMO3型電界効果トランジ
スタ11を設けな後MOS型電界効果トランジスタ11
に接続するアルミニウム配線10を設ける0次に、アル
ミニウム配線1oを含む表面に眉間絶縁膜14を堆積し
、アルミニウム配線上の眉間絶縁膜14を選択的にエツ
チングして開口部を設ける。次に、開口部のアルミニウ
ム配線10の表面に金をめっきして金電極8を設け、ポ
リイミド系樹脂JIi9を全体に塗布した後これをエッ
チバックして金電極8のみを露出させ、それぞれ第1の
半導体チップと第2の半導体2を形成し、第1及び第2
の半導体チップの金電極8を整合させて圧着する。これ
によって第1の半導体チップと第2の半導体チップが電
気的に接続され且つ第2の半導体チップが第1の半導体
チップ上に固定される。
以上説明したように本発明は、入出力回路に対応した高
電圧電源で動作する第1の半導体チップの上に低電圧電
源で動作する高集積化された内部回路を有する半導体チ
ップを搭載して電気的に接続することにより、従来技術
に比べ製造工期を短縮し、歩留を上昇させ、製造原価を
低下させることができるという効果を有する。
電圧電源で動作する第1の半導体チップの上に低電圧電
源で動作する高集積化された内部回路を有する半導体チ
ップを搭載して電気的に接続することにより、従来技術
に比べ製造工期を短縮し、歩留を上昇させ、製造原価を
低下させることができるという効果を有する。
【図面の簡単な説明】
第1図(a)、(b)は本発明の一実施例の平面図及び
x−x’線断面図、第2図は第1図(b)の部分拡大図
である。 1・・・第1の半導体チップ、2・・・第2の半導体チ
ップ、3・・・ポンディングパッド、4・・・リード、
5・・・パッケージ、6・・・ボンディング線、7・・
・アイランド、8・・・金電極、9・・・ポリイミド系
樹脂膜、10・・・アルミニウム配線、11・・・MO
8型電界効果トランジスタ、12.13・・・シリコン
基板。
x−x’線断面図、第2図は第1図(b)の部分拡大図
である。 1・・・第1の半導体チップ、2・・・第2の半導体チ
ップ、3・・・ポンディングパッド、4・・・リード、
5・・・パッケージ、6・・・ボンディング線、7・・
・アイランド、8・・・金電極、9・・・ポリイミド系
樹脂膜、10・・・アルミニウム配線、11・・・MO
8型電界効果トランジスタ、12.13・・・シリコン
基板。
Claims (1)
- 外部回路接続に要する高い電圧駆動の入出力回路を有す
る第1の半導体チップと、前記第1の半導体チップ上に
搭載し且つ電気的に接続した前記第1の半導体チップよ
りも低い電圧で駆動する第2の半導体チップを有するこ
とを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14634289A JPH039555A (ja) | 1989-06-07 | 1989-06-07 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14634289A JPH039555A (ja) | 1989-06-07 | 1989-06-07 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH039555A true JPH039555A (ja) | 1991-01-17 |
Family
ID=15405533
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14634289A Pending JPH039555A (ja) | 1989-06-07 | 1989-06-07 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH039555A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6635969B1 (en) | 1999-02-23 | 2003-10-21 | Rohm Co., Ltd. | Semiconductor device having chip-on-chip structure, and semiconductor chip used therefor |
JP2006080145A (ja) * | 2004-09-07 | 2006-03-23 | Nec Electronics Corp | チップオンチップ型半導体集積回路装置 |
JP2011159889A (ja) * | 2010-02-03 | 2011-08-18 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
US8713635B2 (en) | 2004-06-10 | 2014-04-29 | Nec Corporation | Information terminal, setting information distribution server, right information distribution server, network connection setting program and method |
WO2017038403A1 (ja) * | 2015-09-01 | 2017-03-09 | ソニー株式会社 | 積層体 |
JP2017527976A (ja) * | 2014-06-16 | 2017-09-21 | インテル・コーポレーション | 高電圧デバイスを集積させたシリコンダイ |
JP2020145284A (ja) * | 2019-03-05 | 2020-09-10 | キヤノン株式会社 | 半導体装置および機器 |
-
1989
- 1989-06-07 JP JP14634289A patent/JPH039555A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6635969B1 (en) | 1999-02-23 | 2003-10-21 | Rohm Co., Ltd. | Semiconductor device having chip-on-chip structure, and semiconductor chip used therefor |
US8713635B2 (en) | 2004-06-10 | 2014-04-29 | Nec Corporation | Information terminal, setting information distribution server, right information distribution server, network connection setting program and method |
JP2006080145A (ja) * | 2004-09-07 | 2006-03-23 | Nec Electronics Corp | チップオンチップ型半導体集積回路装置 |
JP2011159889A (ja) * | 2010-02-03 | 2011-08-18 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
JP2017527976A (ja) * | 2014-06-16 | 2017-09-21 | インテル・コーポレーション | 高電圧デバイスを集積させたシリコンダイ |
US10700039B2 (en) | 2014-06-16 | 2020-06-30 | Intel Corporation | Silicon die with integrated high voltage devices |
WO2017038403A1 (ja) * | 2015-09-01 | 2017-03-09 | ソニー株式会社 | 積層体 |
JPWO2017038403A1 (ja) * | 2015-09-01 | 2018-08-16 | ソニー株式会社 | 積層体 |
JP2020145284A (ja) * | 2019-03-05 | 2020-09-10 | キヤノン株式会社 | 半導体装置および機器 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10192755B2 (en) | Semiconductor device and its manufacturing method | |
US5226232A (en) | Method for forming a conductive pattern on an integrated circuit | |
TW201312635A (zh) | 半導體裝置 | |
JP2012004210A (ja) | 半導体集積回路装置およびその製造方法 | |
JP2779133B2 (ja) | バンプを持つ半導体構造 | |
US6392305B1 (en) | Chip scale package of semiconductor | |
JPH10335372A (ja) | 改良されたパッケージングのための集積回路チップ構造 | |
JPH039555A (ja) | 半導体集積回路 | |
US10586777B2 (en) | Semiconductor device and method of manufacturing the same | |
JPH09120974A (ja) | 半導体装置 | |
JP2904123B2 (ja) | 多層フィルムキャリアの製造方法 | |
JPH09283525A (ja) | 半導体装置 | |
JP3599813B2 (ja) | 半導体装置 | |
JP2002252351A (ja) | 半導体装置 | |
JP3395747B2 (ja) | 半導体集積回路の製造方法 | |
JP2966183B2 (ja) | 半導体装置 | |
TWI479634B (zh) | 積體電路與用於此積體電路之互連結構 | |
JP3161182B2 (ja) | 電力用半導体素子の製造方法 | |
JPS62183134A (ja) | 半導体装置 | |
JP2003218231A (ja) | 半導体装置 | |
JPH04107964A (ja) | 半導体集積回路装置 | |
JPS6298633A (ja) | 半導体装置 | |
JPH0430471A (ja) | 半導体装置及びその製造方法 | |
JPS6221072Y2 (ja) | ||
GB2244176A (en) | Method and apparatus for forming a conductive pattern on an integrated circuit |