JP2779133B2 - バンプを持つ半導体構造 - Google Patents

バンプを持つ半導体構造

Info

Publication number
JP2779133B2
JP2779133B2 JP6147887A JP14788794A JP2779133B2 JP 2779133 B2 JP2779133 B2 JP 2779133B2 JP 6147887 A JP6147887 A JP 6147887A JP 14788794 A JP14788794 A JP 14788794A JP 2779133 B2 JP2779133 B2 JP 2779133B2
Authority
JP
Japan
Prior art keywords
bump
bumps
axis direction
electrode pad
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP6147887A
Other languages
English (en)
Other versions
JPH0729934A (ja
Inventor
振 鉉 尹
承 憲 蔡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sansei Denshi Co Ltd
Original Assignee
Sansei Denshi Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sansei Denshi Co Ltd filed Critical Sansei Denshi Co Ltd
Publication of JPH0729934A publication Critical patent/JPH0729934A/ja
Application granted granted Critical
Publication of JP2779133B2 publication Critical patent/JP2779133B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171Chromium [Cr] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664Palladium [Pd] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01039Yttrium [Y]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1433Application-specific integrated circuit [ASIC]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体基板の電極パ
ッド上に少なくとも一つ以上形成されたバンプを有する
半導体構造に関する。
【0002】
【従来の技術】一般に集積回路、大規模集積回路などの
半導体チップは、封止樹脂からなるパッケージ状態に密
封されて印刷回路基板(printed circuit board :以下
PCBという)上に実装される。このような半導体パッ
ケージの基本形は、四角形状のダイパッド上に半導体チ
ップがダイアタッチ工程により実装され、前記ダイパッ
ドの周りに入出力端子であるリードが一定の間隔に形成
されており、これらリードの一方の側が前記半導体チッ
プの電極パッドとワイヤボンディング工程によりワイヤ
で接続されたものとなっている。
【0003】そして、上記のように構成される半導体チ
ップ及びワイヤを被覆し保護するように、モールディン
グ工程によりパッケージ体が形成される。このようなパ
ッケージ体の側からは前記リードの末端側が突出され、
折曲工程により実装に適合な形態に折曲されている。
【0004】上記のような一般的な半導体パッケージに
対しては、半導体製品の軽薄小型化の趨勢にしたがっ
て、高密度実装に適合するように多ピン化、薄形化が継
続的に進行されているが、基本形の半導体パッケージで
あると実装密度の向上に限界がある。
【0005】このような背景から、ウェーハから分けら
れたベアチップをPCB上に直接実装するチップ−オン
−ボード形が採用されたり、前記半導体パッケージにお
いて大きい面積を占有するダイパッド及びワイヤが除去
されたり、ベアチップを直接リードと接合させるTAB
(tape automated bonding)形が採用されたりなどの新
しい方法が開発され使用されている。
【0006】前記TAB形は、半導体チップの電極パッ
ド上に一定な高さのバンプを形成した後、薄膜リードを
前記バンプ上に熱圧着させて接合してなされるものであ
る。前記TABパッケージは表面実装形技術の一種であ
って、前記半導体チップの電極パッド上に形成されたバ
ンプは、絶縁フィルム上に銅薄膜が写真食刻されて形成
されるリードの一方の側と接合される。
【0007】前記TABパッケージは、開発初期には、
時計、計算器などに適用されるローピン−小型チップな
どに専ら適用されていたが、近年においては、液晶表示
装置用ドライバー、アシックス(ASIC)、マイコム(MICO
M) などのような多数のピンを有し大型であるメモリ素
子などに至るまで応用範囲が拡大されている。
【0008】このようにいろいろの種類の半導体パッケ
ージに適用されている半導体チップバンプは、生産性が
優秀な電気鍍金法、工程が簡単な転写法、不良チップを
区別して選択的にバンプを形成する樹脂形導電層のドッ
ティング法などにより形成される。
【0009】図5〜図8は、従来の技術に係る半導体チ
ップのバンプ16を説明するための図面であって、これ
らの図において、同一部分は同一参照番号を付与した。
【0010】まず、図5は、従来のバンプ16を有する
半導体構造の一部を示す図面であり、図5(a)は半導
体基板状に形成された電極パッドの概略平面図、図5
(b)は図5(a)に示したY軸方向に沿って切断した
縦断面、図5(c)は同図5(a)に示したX軸方向に
切断した横断面図である。
【0011】図5(a)を参照すれば、半導体基板10
の一方の面側に信号配線11と連結される四角形状の電
極パッド12が、アルミニウムAlまたはアルミニウム
合金により形成されている。また、半導体基板10の特
定の表面には酸化硅素膜13及び窒化硅素膜15が順
次、二重膜の構造に積層され、これらの層によりパシベ
ーション層14を形成している。
【0012】前記電極パッド12の中心部分は、前記パ
シベーション層14により、所定の形状、例えば正四角
形の角が除去された八角形状又は四角形状そのままで露
出されており、前記窒化硅素膜15は前記酸化硅素膜1
3のエッジ部分を約5μm程度に覆うように形成されて
いる。
【0013】前記パシベーション層14により露出され
ている電極パッド12及び前記パシベーション層14の
エッジ部分の上部に、図示していないが、アルミニウム
よりなる電極パッド12との密着力の向上、バンプ16
との密着力の向上、及び電極パッド12への拡散を防止
するために、加工性及び接合性が良好な金属によりバリ
アメタル層が形成されている。
【0014】ここで、上記構造をされに詳細に説明する
ために図5(b)及び図5(c)を参照すれば、電気鍍
金法により形成されるバンプ16の図5(a)に示した
面における面積は、同面における前記電極パッド12の
全体の面積より小さく、前記パシベーション層14(の
接触窓)によりバンプ16と接している電極パッド12
の面積よりは大きく形成されている。
【0015】前記電気鍍金法は、感光膜パターン(図示
せず)によりバリアメタル層が露出された半導体基板1
0を金Au鍍金溶液につけた後、前記バリアメタル層に
所定の電圧を印加してバンプ16を形成する。
【0016】前記バンプ16は、上側より見ると四角形
状であり(図5(a))、その上部は中心部分が陥没さ
れてふち部分に対して段差Aを有し、全体的に噴火口状
を呈している。
【0017】図6は、図5に示した電極パッド12の上
に形成されたバンプ16上にリード18が接合されてい
る状態を模式的に示した平面図である。図6を参照すれ
ば、上記のように形成されたバンプ16上に銅薄膜から
なるリード18が熱圧搾方法により接合されており、こ
のリード18には前記バンプ16との接合性を向上させ
るために錫Snが塗布され、前記バンプ16との接合部
分には金Au−錫Snの合金によるフィレット19が形
成されている。
【0018】前述したように、従来のバンプ16におい
ては、そのふち部分,中心部分間に段差Aがあるため、
図7及び図8に示すように、リード18は、バンプ16
上でバンプ16と点接触するようになる。このため、リ
ード18,バンプ16間の接合抵抗が約20〜35g程
度と減少され、非常に弱い結合状態となり、この弱い結
合状態が雑音発生の原因となり、半導体パッケージの信
頼性が低下するという問題点がある。また、リード1
8,バンプ16間の接合強度が非常に弱いことによりリ
ード18が短絡される不良が通常30%程度発生されて
半導体パッケージの収率を低下させるという問題点があ
る。
【0019】すなわち、上記方法においては、均一なバ
ンプ形状を得ることが難しく、製造工程の追加が必要と
されるとか、その工程追加による製造単価の増加や納期
延長など、種々の問題点が派生し易い。したがって、前
記通常の電気鍍金法を用いながらもバンプの段差が発生
されないような理想的な工程条件、電極パッドの設計条
件などを研究することが活発に行われている。
【0020】例えば、“Optimization of a gold bump
process for TAB BY Statisticallydesigned experimen
tation ”(David Tovar, ITAB91 proceeding. p 1-1
5)には、電極パッドを露出させる接触口の大きさ、バ
ンプ形成後の熱処理条件などにより、バンプの硬度,バ
リアメタル層表面の平坦度などがどのように変化され、
半導体チップの信頼性が影響されるかが調査されたこと
が開示されている。
【0021】しかし、工程及び設計の最適条件を捜して
バンプを製作する場合、最適の条件が設定されれば特別
な工程の追加なく良好な信頼性を有するバンプを得るこ
とができるが、そのよう最適の条件を捜すことは難し
く、半導体チップの種類や装備の交替などの外部条件が
変化されれば最適の条件も変化されるので、その適用範
囲が限定されるという問題点がある。
【0022】
【発明が解決しようとする課題】従って、この発明の目
的は、製造工程が簡単でありながら、バンプとリードと
の接合面積を拡大させて接合の信頼性を向上させること
ができるバンプを有する半導体構造を提供することにあ
る。
【0023】
【課題を解決するための手段】前記目的を達成するため
に、この発明は、半導体基板の中央部又は端部の上面に
形成された電極パッドとその周りを保護するためのパシ
ベーション層の一部とが除去されて接触窓が露出され、
この接触窓内部の電極パッド上に所定の形状のバンプが
形成されている少なくとも一つ以上のバンプを持つ半導
体構造において、前記接触窓の内部に形成されたバンプ
は、バンプが配列される方向であるY軸方向のバンプの
大きさが前記Y軸方向の接触窓の大きさを越えないよう
に形成され、前記Y軸方向と垂直な方向であってバンプ
が配列されるX軸方向のバンプの大きさが少くとも電極
パッドの上面に形成された前記X軸方向の接触窓の大き
さより大きく形成され、前記Y軸方向において、バンプ
上側の周辺部分と中心部分との段差形成が防止されるよ
うにしてリードとの接合強度を向上させたことを特徴と
する。
【0024】前記バンプは、電気鍍金法で形成されるこ
とができるし、また、前記電極パッドとバンプとの間に
は、接合力を向上させるためにバリアメタル層を介在さ
せるようにすることができる。また、このバリアメタル
層は、クロムCr−銅Cu層、タングステンW−チタニ
ウムTi層、チタニウムTi層及びチタニウムTi−パ
ラジウムPd層から成る群より任意に選択される一つの
層により形成されることができる。
【0025】
【実施例】以下、図5〜図8を参照してこの発明による
バンプを有する半導体構造の、望ましい実施例を詳細に
説明する。これらの図において、同一部分は同一参照番
号を付した。
【0026】図1は、この発明によるバンプを有する半
導体構造を示す図面であり、図1(a)は半導体基板上
に形成された電極パッドの概略平面図、図1(b)は図
1(a)に示したY軸方向に切断した縦断面図、図1
(C)は図1(a)に示したX軸方向に切断した横断面
図である。
【0027】図1(a)を参照すれば、所定の回路が形
成されている半導体基板20の一方の面側に、信号配線
21と連結されている電極パット22が四角形状に形成
されている。この電極パッド22は、前記信号配線21
と同一な材質、例えばアルミニウムAlまたはアルミニ
ウムAl合金により形成されている。前記半導体基板2
0の特定の表面には、所定の材質、例えば酸化硅素及び
窒化硅素より各々なる酸化硅素膜23および窒化硅素2
5が順次、二重膜の構造に積層され、これらの層により
パシベーション層24を形成している。
【0028】また、前記パシベーション層24が一部除
去されて前記電極パッド22の中心上部分を露出させる
接触窓27が電極パッド22に形成されており、物理的
強度が良好な窒化硅素膜25が前記酸化硅素膜23のエ
ッジ部分をある程度、例えば約5μm程度に覆うように
前記接触窓27の内側へ延長されている。しかし、窒化
硅素膜25は、酸化硅素膜23のエッジ部分と同一に一
直線状に覆うように形成されることもできる。また、図
1(b)に示す断面において長方形状のバンプ26が、
前記接触窓27により露出される電極パッド22上に金
Auにより形成されている。
【0029】前記バンプ26の長さは、バンプ26が配
列される方向、すなわち図1(a)に示すようなX軸方
向においては、前記接触窓27より例えば10〜20μ
m程度長く、かつ前記電極パッド22よりある程度、例
えば10〜20μm程度小さく形成され、また、前記X
軸に垂直な方向であって半導体チップの内側から外側へ
向かう方向、すなわちバンプ26と接合されるリード2
8の配設長さ方向であるY軸方向においては、バンプ2
6とリード28(図2〜図4)との接合の時の押さえを
考慮して約5μm程度小さく形成される。なお、Y軸方
向におけるバンプ26の長さを前記接触窓27のY軸方
向における長さと同じ長さに形成することもできる。
【0030】前記パシベーション層24により露出され
ている電極パッド22及び前記パシベーション層24の
エッジ部分の上部には、バリアメタル層(図示せず)が
形成されている。このバリアメタル層は、バンプ26と
の密着性を高め、電極パッド22への拡散を防止するた
めのもので、加工性及び接合性が優秀な金属、例えばク
ロムCr−銅Cu層やタングステンW−チタニウムTi
層の二重膜で形成されるか、チタニウムTi−パラジウ
ムPd、タングステンW−チタニウムTiの単一膜で2
000Å以上の厚さで形成する。
【0031】前記バンプ26は、電気鍍金法や転写法に
より形成することができるが、この実施例では電気鍍金
法を用いた場合について以下に説明する。
【0032】まず、マスクである感光膜パターン(図示
せず)を、開口部を設けて形成する。この開口部は、そ
の下部面で、X軸方向における長さが前記接触窓27よ
り10〜20μm程度長く、Y軸方向における長さが接
触窓27より約5μm程度短くなるように形成される。
このようにして接触窓27を長方形状に形成してバリア
メタル層を露出させた後、半導体基板20を金Au鍍金
液につけ、バリアメタル層に所定の電圧を印加してバン
プ26を形成する。そして、前記感光膜パターン及びバ
ンプ26の周りに露出されているバリアメタル層を除去
する。
【0033】上述のように電気鍍金法により形成さたバ
ンプ26においては、X軸方向の断面においては、図4
にも示されているように、電気鍍金法の特性上、エッジ
部分が厚く形成されて、上側の周辺部,中心部間に段差
Bがあり、Y軸方向の断面においては段差はなく長方形
状に形成されている。
【0034】図2〜図4は、図1で示した電極パッド2
2の上面に形成されたバンプ26上にリード28が接合
されている状態を模式的に示した平面図及び断面図であ
る。
【0035】これら図2〜図4に示すように、バンプ2
6上には薄膜のリード28が所定の方法、例えば熱圧着
の方法で接合されており、前記リード28はTABパッ
ケージに設けられ、絶縁テープ(図示せず)上に接着さ
れている銅薄膜を写真食刻して形成される。前記リード
28の一方の側には、バンプ26との接合性を向上させ
るために錫Snまたはろう(Sn/Pb:Sn90%以
上)薄膜が電解または無電解で鍍金されており、前記バ
ンプ26との接合部分には金Au−錫Snの合金または
金Au−ろうSn/Pbからなるフィレット29が形成
されている。このフィレット29は、バンプ26,リー
ド28の各接合面間に全体的に均等するように分布され
ている。
【0036】図2のIII −III 線断面図及び IV− IV
線断面図である図3及び図4に示すように、段差Bがあ
るX軸方向においては前記フィレット29が段差Bを埋
めて線接合を成さしめ、Y軸方向においては前記リード
28は前記バンプ26と線接合をなす。
【0037】以上の説明のように、この実施例において
は、電極パッド22を備える半導体基板20の一方の面
側の特定の部分に接触窓27が形成されたパシベーショ
ン層24を有し、前記接触窓27により露出されている
電極パッド22上に形成されるバンプ26の大きさを各
X,Y軸方向において異なるように形成した。すなわ
ち、バンプ26の大きさは、バンプ26が配列されるX
軸方向(チップのふち方向)においては、接触窓27に
よりバンプ26と接する電極パッド22より大きく形成
し、半導体チップの内・外側の方向、すなわちリード2
8の長さ方向においては、前記接触窓27によりバンプ
26と接する電極パッド22より小さいか同じ大きさに
形成した。
【0038】これにより、前記フィレット29を使用
し、バンプ26とリード28とが全体的に面接合される
ため、接合抵抗値が小さくなり、雑音発生が抑制されて
半導体パッケージの信頼性を向上させることができ、接
合力が強められるのでリード28の短絡が防止されて半
導体パッケージの収率を向上させることができる。具体
的には、接合強度が35〜50gと従来に比べて2倍程
度に高められる。ここで、段差をY軸方向だけでなく
X,Y軸両方向に設けないようにバンプ26を形成しな
かったのは、そのように形成するとバンプの大きさが小
さくて十分な接合面積を得ることが難しくなるためであ
り、上記のように一方向へだけ段差になるようにバンプ
を形成することにより、信頼性が確保されるに十分な程
度の接合面積を得ることができるものである。
【0039】また、バンプ26の大きさが小さいので、
その面積だけ、バンプ材料を節約して製造単価を節減す
ることができる効果がある。
【0040】また、バンプ形成のための工程及び設計条
件などの外部条件に関係無く同一な接合信頼性を持つバ
ンプを形成することができるので、互換性が高いという
長所がある。
【0041】なお、この発明によるバンプを持つ半導体
構造は、適用される半導体の構造、用途及び諸般仕様に
より変化させられるし、また、適用されるバンプの大き
さによっても変化させられるものであり、この発明の技
術的思想より外れない範囲内において、この実施例に限
定されず多様な変化,変更が可能とされることは言うま
でもない。
【0042】
【発明の効果】以上、説明したように、この発明による
バンプを持つ半導体構造においては、半導体基板の電極
パッド上に形成されるバンプを、そのX軸方向及びY軸
方向の大きさを異なるように形成し、このバンプの上部
の高さをバンプと接合されるリードの長さ方向において
のみ段差がないように形成し(段差をリード配設直交方
向においてのみ形成し)て、バンプの高さの段差による
バンプとリードとの接合不良を防止するようにしている
ため、製造工程が簡単でありながら、リードとバンプと
が面接合されて互いの接合面積が確実に拡大され、これ
により接合抵抗値が減少され、雑音発生が抑制されて半
導体パッケージの信頼性を向上させることができる。ま
た、接合力が強められるのでリードの短絡が防止されて
半導体パッケージの収率を向上させる効果がある。
【図面の簡単な説明】
【図1】半導体基板上に形成された電極パッド等を示す
もので、(a)は概略平面図、(b)は(a)に示した
Y軸方向に切断した断面図、(c)は(a)に示したX
軸方向に切断した断面図である。
【図2】図1に示した電極パッドの上面に形成されたバ
ンプ上にリードが接合されている状態を模式的に示した
平面図である。
【図3】図2におけるIII −III 線断面図である。
【図4】図2における IV− IV線断面図である。
【図5】従来の技術に係る半導体基板上に形成された電
極パッド等を示すもので、(a)は概略平面図、(b)
は(a)に示したY軸方向に切断した断面図、(c)は
(a)に示したX軸方向に切断した断面図である。
【図6】図5に示した電極パッドの上面に形成されたバ
ンプ上にリードが接合されている状態を模式的に示した
平面図である。
【図7】図6におけるVII−VII線断面図である。
【図8】図6におけるVIII −VIII 線断面図である。
【符号の説明】
20 半導体基板 22 電極パッド 24 パシベーション層 26 バンプ 27 接触窓 28 リード
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/321 H01L 21/60 311

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板の中央部又は端部の上面に形
    成された電極パッドとその周りを保護するためのパシベ
    ーション層の一部とが除去されて接触窓が露出され、こ
    の接触窓内部の電極パッド上に所定の形状のバンプが形
    成されている少なくとも一つ以上のバンプを持つ半導体
    構造において、 前記接触窓の内部に形成されたバンプは、バンプが配列
    される方向であるY軸方向のバンプの大きさが前記Y軸
    方向の接触窓の大きさを越えないように形成され、前記
    Y軸方向と垂直な方向であってバンプが配列されるX軸
    方向のバンプの大きさが少くとも電極パッドの上面に形
    成された前記X軸方向の接触窓の大きさより大きく形成
    され、前記Y軸方向において、バンプ上側の周辺部分と
    中心部分との段差形成が防止されるようにしてリードと
    の接合強度を向上させたことを特徴とするバンプを持つ
    半導体構造。
  2. 【請求項2】 前記バンプが電気鍍金法で形成されるこ
    とを特徴とする請求項1記載のバンプを持つ半導体構
    造。
  3. 【請求項3】 前記電極パッドとバンプとの間に接合力
    を向上させるためにバリアメタル層が介在されているこ
    とを特徴とする請求項1記載のバンプなどを持つ半導体
    構造。
  4. 【請求項4】 前記バリアメタル層が、クロムCr−銅
    Cu層、タングステンW−チタニウムTi層、チタニウ
    ムTi層及びチタニウムTi−パラジウムPd層から成
    る群より任意に選択される一つの層により形成されてい
    ることを特徴とする請求項3記載のバンプを持つ半導体
    構造。
JP6147887A 1993-06-30 1994-06-29 バンプを持つ半導体構造 Expired - Fee Related JP2779133B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019930012410A KR950001962A (ko) 1993-06-30 1993-06-30 반도체 칩 범프
KR1993-12410 1993-06-30

Publications (2)

Publication Number Publication Date
JPH0729934A JPH0729934A (ja) 1995-01-31
JP2779133B2 true JP2779133B2 (ja) 1998-07-23

Family

ID=19358620

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6147887A Expired - Fee Related JP2779133B2 (ja) 1993-06-30 1994-06-29 バンプを持つ半導体構造

Country Status (3)

Country Link
US (1) US5478973A (ja)
JP (1) JP2779133B2 (ja)
KR (1) KR950001962A (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2265325A (en) * 1992-03-18 1993-09-29 Ibm Solder application to a circuit board
JPH07245133A (ja) * 1994-03-06 1995-09-19 Yokogawa Hewlett Packard Ltd 電気接続構造
JP3383081B2 (ja) * 1994-07-12 2003-03-04 三菱電機株式会社 陽極接合法を用いて製造した電子部品及び電子部品の製造方法
US5644475A (en) * 1994-09-30 1997-07-01 Allen-Bradley Company, Inc. Solder mask for a finger connector on a single in-line package module
JP3217624B2 (ja) * 1994-11-12 2001-10-09 東芝マイクロエレクトロニクス株式会社 半導体装置
US5976964A (en) * 1997-04-22 1999-11-02 Micron Technology, Inc. Method of improving interconnect of semiconductor device by utilizing a flattened ball bond
KR100447895B1 (ko) * 1997-09-13 2004-10-14 삼성전자주식회사 칩 스케일 패키지 및 그 제조방법
US6157079A (en) * 1997-11-10 2000-12-05 Citizen Watch Co., Ltd Semiconductor device with a bump including a bump electrode film covering a projecting photoresist
US6108210A (en) * 1998-04-24 2000-08-22 Amerasia International Technology, Inc. Flip chip devices with flexible conductive adhesive
JP2000150560A (ja) * 1998-11-13 2000-05-30 Seiko Epson Corp バンプ形成方法及びバンプ形成用ボンディングツール、半導体ウエーハ、半導体チップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6936531B2 (en) 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US6230402B1 (en) * 1999-02-17 2001-05-15 Scitex Digital Printing, Inc. Electrical contact termination for a flexible circuit
DE19907168C1 (de) * 1999-02-19 2000-08-10 Micronas Intermetall Gmbh Schichtanordnung sowie Verfahren zu deren Herstellung
JP3968554B2 (ja) * 2000-05-01 2007-08-29 セイコーエプソン株式会社 バンプの形成方法及び半導体装置の製造方法
US7932603B2 (en) 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
US7265045B2 (en) 2002-10-24 2007-09-04 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
US7582966B2 (en) 2006-09-06 2009-09-01 Megica Corporation Semiconductor chip and method for fabricating the same
JP2008108890A (ja) * 2006-10-25 2008-05-08 Three M Innovative Properties Co 回路基板の接続方法及び接続構造体
US9093332B2 (en) * 2011-02-08 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Elongated bump structure for semiconductor devices
US8624404B1 (en) * 2012-06-25 2014-01-07 Advanced Micro Devices, Inc. Integrated circuit package having offset vias

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4341594A (en) * 1981-02-27 1982-07-27 General Electric Company Method of restoring semiconductor device performance
US5134460A (en) * 1986-08-11 1992-07-28 International Business Machines Corporation Aluminum bump, reworkable bump, and titanium nitride structure for tab bonding
JPH045844A (ja) * 1990-04-23 1992-01-09 Nippon Mektron Ltd Ic搭載用多層回路基板及びその製造法
US5162257A (en) * 1991-09-13 1992-11-10 Mcnc Solder bump fabrication method
US5261593A (en) * 1992-08-19 1993-11-16 Sheldahl, Inc. Direct application of unpackaged integrated circuit to flexible printed circuit

Also Published As

Publication number Publication date
US5478973A (en) 1995-12-26
KR950001962A (ko) 1995-01-04
JPH0729934A (ja) 1995-01-31

Similar Documents

Publication Publication Date Title
JP2779133B2 (ja) バンプを持つ半導体構造
KR970000972B1 (ko) 반도체 장치 및 그 제조 방법
US7329563B2 (en) Method for fabrication of wafer level package incorporating dual compliant layers
US5556810A (en) Method for manufacturing a semiconductor device wherein a semiconductor chip is connected to a lead frame by metal plating
KR100520660B1 (ko) 반도체 웨이퍼와 반도체장치 및 그 제조방법
EP0683517A2 (en) Semiconductor device having semiconductor chip bonded to circuit board through bumps and process of mounting thereof
US5882955A (en) Leadframe for integrated circuit package and method of manufacturing the same
US5889317A (en) Leadframe for integrated circuit package
US5994767A (en) Leadframe for integrated circuit package and method of manufacturing the same
US6372620B1 (en) Fabrication method of wiring substrate for mounting semiconductor element and semiconductor device
JP2658672B2 (ja) I/oピンの修理構造および修理方法
JP3898350B2 (ja) 半導体装置
KR20050116704A (ko) 솔더 접합 신뢰도(sjr)를 높일 수 있는 인쇄회로기판및 이를 이용한 반도체 패키지 모듈
US7508073B2 (en) Wiring board, semiconductor device using the same, and method for manufacturing wiring board
JPH10289932A (ja) キャリアフィルム及びそれを使用した集積回路装置
JP2904123B2 (ja) 多層フィルムキャリアの製造方法
JPH11204560A (ja) 半導体装置及びその製造方法
JPH06177315A (ja) 多層リードフレーム
JP2646989B2 (ja) チップキャリア
JPS61125066A (ja) 半導体装置
JP3019065B2 (ja) 半導体装置の接続方法
JPH0685010A (ja) マルチチップモジュール
JPH07130900A (ja) 半導体装置
KR970005715B1 (ko) 반도체 장치 및 그 제조 방법
JP3316532B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090508

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090508

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100508

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110508

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120508

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130508

Year of fee payment: 15

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees