JPS58202547A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS58202547A JPS58202547A JP57084778A JP8477882A JPS58202547A JP S58202547 A JPS58202547 A JP S58202547A JP 57084778 A JP57084778 A JP 57084778A JP 8477882 A JP8477882 A JP 8477882A JP S58202547 A JPS58202547 A JP S58202547A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）゛発明の利用分野
本発明は、集積回路装置において、集積回路装置形成後
に内部回路を修正あるいは変更できる集積回路装置に関
するものである。
に内部回路を修正あるいは変更できる集積回路装置に関
するものである。
（２）従来技術
従来、シリコン、ＱａＡｓ等の半導体集積囲路装置やジ
ョセフソン接合集積回路装置などにおいては、フォトリ
ソグラフィやドライエツチングなどの微細加工技術によ
り、チップ中により多くのデバイスを集積するための努
力が払われている。最近ではチップ中に膨大な数のデバ
イスを形成するために、微細な塵埃などが原因となって
生ずる欠陥による歩留シの低下が問題となっている。こ
のため、ビット救済と呼ばれる方法によシ歩留りの改善
を図ることが行われている。ビット救済法とは、あらか
じめ集積回路装置として必要な回路以外に予備となる回
路を同一チップ内に形成しておき、検査の結果、本来の
回路の一部に動作不良のおることが明らかになった場合
、この不良回路を予備の回路で置き換える方法をいう。
ョセフソン接合集積回路装置などにおいては、フォトリ
ソグラフィやドライエツチングなどの微細加工技術によ
り、チップ中により多くのデバイスを集積するための努
力が払われている。最近ではチップ中に膨大な数のデバ
イスを形成するために、微細な塵埃などが原因となって
生ずる欠陥による歩留シの低下が問題となっている。こ
のため、ビット救済と呼ばれる方法によシ歩留りの改善
を図ることが行われている。ビット救済法とは、あらか
じめ集積回路装置として必要な回路以外に予備となる回
路を同一チップ内に形成しておき、検査の結果、本来の
回路の一部に動作不良のおることが明らかになった場合
、この不良回路を予備の回路で置き換える方法をいう。
不良回路を予備の回路で置き換えるには、通常回路内に
挿入しておいたヒユーズをレーザ光あるいは大電流など
を用いて溶断するか、ポリシリコン配線の一部をレーザ
光で加熱し、その抵抗値を減少させる等の方法をとって
いる。以下図面を用いてビット救済法について説明す゛
る。第１図に上記ビット門済法の一例としてＭＯＳメモ
リＬＳＩのビット救済回路の一部を示す。１１．１２が
メモリセルの列であり、１３が予備となる冗長回路であ
る。素子形成時にはポリシリコン抵抗１４．１５が高抵
抗であるため、回路１３は動作せず、トランジスタ１７
が閉状態、トランジスタ１８が開状態となりメモリセル
列１２が動作する。メモリセル１６が不良により動作し
かくなった時、ポリシリコンの抵抗１４．１５をレーザ
ビームで加熱し、ポリシリコンの抵抗値ケ減少させる。
挿入しておいたヒユーズをレーザ光あるいは大電流など
を用いて溶断するか、ポリシリコン配線の一部をレーザ
光で加熱し、その抵抗値を減少させる等の方法をとって
いる。以下図面を用いてビット救済法について説明す゛
る。第１図に上記ビット門済法の一例としてＭＯＳメモ
リＬＳＩのビット救済回路の一部を示す。１１．１２が
メモリセルの列であり、１３が予備となる冗長回路であ
る。素子形成時にはポリシリコン抵抗１４．１５が高抵
抗であるため、回路１３は動作せず、トランジスタ１７
が閉状態、トランジスタ１８が開状態となりメモリセル
列１２が動作する。メモリセル１６が不良により動作し
かくなった時、ポリシリコンの抵抗１４．１５をレーザ
ビームで加熱し、ポリシリコンの抵抗値ケ減少させる。
これによって、トランジスタ（Ｔｒ） １７が開状態と
なり、トランジスタ１８は閉状態となって、メモリセル
列１２は接地され非動作状態となる。同時に予備の回路
１３が動作状態となって不良メモリセル列１２が予備メ
モリセル列１３で置換される。しかし、これらの方法で
は高度なレーザ加工技術が必要であり、また局部的な高
熱によシ、絶縁膜が損傷を受ける恐れがある。また、レ
ーザ光または大電流による溶断を行う場合には、溶断す
べきヒユーズの上の保賎絶縁膜を除却しておく必要があ
り、そのためにＡｔ配線の腐食や不純物による汚染等に
よシ、ＬＳＩ素子の信頼性が低下する原因となっている
。
なり、トランジスタ１８は閉状態となって、メモリセル
列１２は接地され非動作状態となる。同時に予備の回路
１３が動作状態となって不良メモリセル列１２が予備メ
モリセル列１３で置換される。しかし、これらの方法で
は高度なレーザ加工技術が必要であり、また局部的な高
熱によシ、絶縁膜が損傷を受ける恐れがある。また、レ
ーザ光または大電流による溶断を行う場合には、溶断す
べきヒユーズの上の保賎絶縁膜を除却しておく必要があ
り、そのためにＡｔ配線の腐食や不純物による汚染等に
よシ、ＬＳＩ素子の信頼性が低下する原因となっている
。
（ａｌ 発明の目的
以上のようなビット救済法の欠点に鑑み、本発明は集積
回路装置において簡便で信頼性の高い回路の修正および
変更方法、またはロジック回路の構成方法を提供するも
のである。
回路装置において簡便で信頼性の高い回路の修正および
変更方法、またはロジック回路の構成方法を提供するも
のである。
（４）発明の総括説明
上記の目的を達成するために、本発明においては、集積
回路装置内に形成した複数の外部接続用電極（以下ポン
ディングパッドと呼ぶ）のうち所定のポンディングパッ
ドの間をＡｕｇるいはＡｔ等のワイヤで接続することに
より、ＬＳＩの内部回路の修正、変量ムいは・シック回
路の構成をする。本発明において用いるワイヤ接続法は
既に生産技術として確立されておシ、本発明の実施に当
っては、レーザ光を利用する従来方法で必要とされる高
度なレーザ加工技術が不要となる。また、ヒユーズの溶
断を利用する従来方法では、ヒユーズ上の保護膜金除去
する必要があったが、本発明ではこのような保護膜の除
去は不要となる。従って、本発明によれば、簡便で信頼
性の高いＬＳＩ回路の変更修正が可能となる。
回路装置内に形成した複数の外部接続用電極（以下ポン
ディングパッドと呼ぶ）のうち所定のポンディングパッ
ドの間をＡｕｇるいはＡｔ等のワイヤで接続することに
より、ＬＳＩの内部回路の修正、変量ムいは・シック回
路の構成をする。本発明において用いるワイヤ接続法は
既に生産技術として確立されておシ、本発明の実施に当
っては、レーザ光を利用する従来方法で必要とされる高
度なレーザ加工技術が不要となる。また、ヒユーズの溶
断を利用する従来方法では、ヒユーズ上の保護膜金除去
する必要があったが、本発明ではこのような保護膜の除
去は不要となる。従って、本発明によれば、簡便で信頼
性の高いＬＳＩ回路の変更修正が可能となる。
（５）実施例
以下、本発明を実施例を参照して詳細に説明する。
実施例１
第２図に本発明の実施例の回路図を示す。同図は第１図
に示した集積回路装置と同様、メモリセル列２１，２５
、予備のメモリセル列２３、メモリセル列を選択する回
路を備えている。第１図に示した従来方法においては、
ポリシリコンの抵抗１４．１５の抵抗値低減によってメ
モリセル列の選択を行う。これに対して、本実施例では
ポリシリコン抵抗の替りに、同抵抗の両端にポンディン
グパッドを設けて、この間を金属ワイヤで接続すること
によシ、不良メモリセル列の置換を行う。
に示した集積回路装置と同様、メモリセル列２１，２５
、予備のメモリセル列２３、メモリセル列を選択する回
路を備えている。第１図に示した従来方法においては、
ポリシリコンの抵抗１４．１５の抵抗値低減によってメ
モリセル列の選択を行う。これに対して、本実施例では
ポリシリコン抵抗の替りに、同抵抗の両端にポンディン
グパッドを設けて、この間を金属ワイヤで接続すること
によシ、不良メモリセル列の置換を行う。
第３図に本実施例におけるポンプイングツくラドメモリ
セル等のチップ上の配置例を示す。第３図にはチップ３
９上のメモリセル列３７．３Ｂ、予備のメモリセル列３
６、不良のメモリセル３５および、第２図の２６．２７
．２８で示した不良ビット救済のためのポンディングパ
ッド３１，３２゜３３を示した。第２図で説明した不良
メモリセルと、予備メモリセルとの置換は、第３図に示
したポンディングパッド３１．３２．３３の間を金属ワ
イヤ３４によって、図のように接続するこトニよ）行う
ことができる。
セル等のチップ上の配置例を示す。第３図にはチップ３
９上のメモリセル列３７．３Ｂ、予備のメモリセル列３
６、不良のメモリセル３５および、第２図の２６．２７
．２８で示した不良ビット救済のためのポンディングパ
ッド３１，３２゜３３を示した。第２図で説明した不良
メモリセルと、予備メモリセルとの置換は、第３図に示
したポンディングパッド３１．３２．３３の間を金属ワ
イヤ３４によって、図のように接続するこトニよ）行う
ことができる。
実施例２
実施例１においては、ポンディングパッドをメモリセル
、配線等の形成されていない領域（非能動領域）に形成
している。ところで、たとえば５４ＫｂｉｔのＭＯＳス
タティックメモリの場合、１メモリセル列尚υ１２８個
のメモリセルを配し、８メモリセル列に１列の予備のメ
モリセル列を設けた場合、不良ビット救済に必要なポン
デイングパッドの数は１２８個になる。このように多数
のポンディングパッドを、メモリセルや配線等が形成さ
れていない非能動領域に形成するためには、チップ面積
を２０俤程度増加させる必要がろシ、ＬＳＩの高集積化
を図る上で不利である。この問題を解決し本発明の目的
を達成するために、第２の実施例の集積回路装置では第
２図と同一の回路を有し、ポンディングパッドを絶縁膜
を介して、メモリセルや配線等が形成された能動領域上
に形成している。第４図に本実施例におけるポンディン
グパッドの配置を示す。同図において、４１はシリコン
チップ、４３は入出力、電源などの接続のためのポンデ
ィングパッド、Ｐ ｌ ”’＝Ｐ １２およびＲはビッ
ト救済のためのポンディングパッドである。また４２は
能動素子領域を示しておシ、能動素子はポンディングパ
ッドの下にまで延在している。同図に示すように、Ｒと
Ｐｓ 、Ｐ４の間を金属ワイヤ５４によって接続すれば
、実施例１において説明したビット救済が実現できる。
、配線等の形成されていない領域（非能動領域）に形成
している。ところで、たとえば５４ＫｂｉｔのＭＯＳス
タティックメモリの場合、１メモリセル列尚υ１２８個
のメモリセルを配し、８メモリセル列に１列の予備のメ
モリセル列を設けた場合、不良ビット救済に必要なポン
デイングパッドの数は１２８個になる。このように多数
のポンディングパッドを、メモリセルや配線等が形成さ
れていない非能動領域に形成するためには、チップ面積
を２０俤程度増加させる必要がろシ、ＬＳＩの高集積化
を図る上で不利である。この問題を解決し本発明の目的
を達成するために、第２の実施例の集積回路装置では第
２図と同一の回路を有し、ポンディングパッドを絶縁膜
を介して、メモリセルや配線等が形成された能動領域上
に形成している。第４図に本実施例におけるポンディン
グパッドの配置を示す。同図において、４１はシリコン
チップ、４３は入出力、電源などの接続のためのポンデ
ィングパッド、Ｐ ｌ ”’＝Ｐ １２およびＲはビッ
ト救済のためのポンディングパッドである。また４２は
能動素子領域を示しておシ、能動素子はポンディングパ
ッドの下にまで延在している。同図に示すように、Ｒと
Ｐｓ 、Ｐ４の間を金属ワイヤ５４によって接続すれば
、実施例１において説明したビット救済が実現できる。
実施例３
第５図に本発明の他の実施例を示す。集積回路装置５７
内に、それぞれ独立な能動回路５３゜５４等を形成する
。各々の能動回路には、入出力のためのポンディングパ
ッド５５．５６を設ける。
内に、それぞれ独立な能動回路５３゜５４等を形成する
。各々の能動回路には、入出力のためのポンディングパ
ッド５５．５６を設ける。
同図中に実線５８で示したように、金属ワイヤで接続す
れば、全体としである一つの機能を持つ集積回路装置が
形成できる。また点線５９で示したように、接続をすれ
ば上記とは異なる機能を持つ集積回路装置が形成できる
。本方法によれば、一つの集積回路装置に対し、ワイヤ
ボンディングによる接続の違いによシ、異なる機能を持
たせることができる。
れば、全体としである一つの機能を持つ集積回路装置が
形成できる。また点線５９で示したように、接続をすれ
ば上記とは異なる機能を持つ集積回路装置が形成できる
。本方法によれば、一つの集積回路装置に対し、ワイヤ
ボンディングによる接続の違いによシ、異なる機能を持
たせることができる。
第１図は従来性われている、ＭＯＳメモリＬＳＩの不良
ビット救済を行うための回路図、第２図は本発明の一実
施例を示す、回路図の一部、第３図。 第４図、および第５図は本発明の各実施例におけ′− る、ポンディングパッドおよび能動領域の配置を示す概
略平面図である。 １１．１２，２１，２５，３７．３８・ＭＯＳメモＩＪ
セル列、１３ 、２３．３６・・・予備のメモリセに列
、１６，２４．３５・・・不良のメモリセル、１４．１
５・・・ポリシリコン抵抗、２６，２７゜２８・・・外
部接続用金属電極、３９．４１・・・シリコン半導体基
板、３１，３４，４３，５５．５６・・・外部接続用金
属電極、４２，５３．５４・・・能動素子領域、３４，
４４．５８・・・ポンディングワイヤ。 代理人 弁理士 薄田利幸・ ｙ １ 図 ｊ５ 閉 ４− 図 Ｙ Ｓ 区
ビット救済を行うための回路図、第２図は本発明の一実
施例を示す、回路図の一部、第３図。 第４図、および第５図は本発明の各実施例におけ′− る、ポンディングパッドおよび能動領域の配置を示す概
略平面図である。 １１．１２，２１，２５，３７．３８・ＭＯＳメモＩＪ
セル列、１３ 、２３．３６・・・予備のメモリセに列
、１６，２４．３５・・・不良のメモリセル、１４．１
５・・・ポリシリコン抵抗、２６，２７゜２８・・・外
部接続用金属電極、３９．４１・・・シリコン半導体基
板、３１，３４，４３，５５．５６・・・外部接続用金
属電極、４２，５３．５４・・・能動素子領域、３４，
４４．５８・・・ポンディングワイヤ。 代理人 弁理士 薄田利幸・ ｙ １ 図 ｊ５ 閉 ４− 図 Ｙ Ｓ 区
Claims (1)
- 【特許請求の範囲】 １、外部との接続用金属電極をそなえた集積回路装置に
おいて、所定の該接続用金属電極の間を金属細線によっ
て接続することを特徴とする集積回路装置。 ２、該接続用金属電極が絶縁膜を介して、能動素子ある
いは配線の上に形成されていることを特徴とする特許請
求の範囲第１項記載の集積回路装置。 ３、該集積回路装置が、シリコン半導体装置、ガリウム
ーヒ素半導体装置あるいはジョセフソン接合装置のいず
れかであることを特徴とする特許請求の範囲第１項もし
くは第２項記載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084778A JPS58202547A (ja) | 1982-05-21 | 1982-05-21 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084778A JPS58202547A (ja) | 1982-05-21 | 1982-05-21 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58202547A true JPS58202547A (ja) | 1983-11-25 |
Family
ID=13840137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57084778A Pending JPS58202547A (ja) | 1982-05-21 | 1982-05-21 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58202547A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992007380A1 (en) * | 1990-10-15 | 1992-04-30 | Seiko Epson Corporation | Semiconductor device having switching circuit to be switched by light and its fabrication process |
| JPH0474464U (ja) * | 1990-11-09 | 1992-06-30 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52114196A (en) * | 1976-03-22 | 1977-09-24 | Hitachi Ltd | Ion beam finishing device |
| JPS5694629A (en) * | 1979-12-27 | 1981-07-31 | Nec Corp | Etching method using ion-beam |
-
1982
- 1982-05-21 JP JP57084778A patent/JPS58202547A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52114196A (en) * | 1976-03-22 | 1977-09-24 | Hitachi Ltd | Ion beam finishing device |
| JPS5694629A (en) * | 1979-12-27 | 1981-07-31 | Nec Corp | Etching method using ion-beam |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992007380A1 (en) * | 1990-10-15 | 1992-04-30 | Seiko Epson Corporation | Semiconductor device having switching circuit to be switched by light and its fabrication process |
| JPH0474464U (ja) * | 1990-11-09 | 1992-06-30 |
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