JP4598470B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置のレイアウト設計の仕様変更に応じて、接続構造の変更が容易な構造を有する半導体装置に関するものである。

近年、電子機器の高機能化・高性能化や小型化の進展に伴い、比較的短時間で開発が可能な特定ユーザ向けの半導体装置（Application Specific Integrated Circuit：ＡＳＩＣ）へのニーズが増加している。そこで、ＡＳＩＣの開発期間をさらに短縮するためにゲートアレイ方式や、ゲートアレイ方式を一部に取り込んだエンベッデドゲートアレイ方式が提案されている。

ゲートアレイ方式では、予めマスタースライスとして準備されたアレイ状に配列されたゲートを、各ユーザの仕様に従って配線することによって、それぞれのユーザ向けの論理回路を形成する。配線の設計だけで、各ユーザの仕様に対応するので、開発コストの削減と開発期間の短縮とが可能になる。

エンベッデドゲートアレイ方式は、部分的にゲートアレイ方式を採用する。仕様が確定しているか否かに基づいて、機能回路（単に「素子」または「セル」ともいう。）を確定回路部（確定素子または確定セル）と未確定回路部（未確定素子または未確定セル）とに分類する。確定回路部にはスタンダードセル方式を用い、未確定回路部にはゲートアレイ方式を用いる。未確定回路部の仕様が確定した後に、未確定回路部に形成されたアレイ状のゲートを決定された仕様に従って配線する。この方式によれば、例えばメモリ部のような確定回路部を予めレイアウト設計まで完了させるので、レイアウト設計に要する開発期間は未確定回路部に対する設計期間のみですむので、開発期間をさらに短縮することが可能になる。さらに、確定回路部にはスタンダードセルを用いることができるので、ゲートアレイ方式に比べて集積度を高める（チップを小面積化する）ことができる。エンベッデドゲートアレイ方式のＬＳＩは、例えば、特許文献１に開示されている。

ここで、本願明細書で用いる用語の定義を図２０を参照しながら説明する。ＬＳＩの幾何学的な構造を規定するものはレイアウト９００と呼ばれる。ＬＳＩのレイアウト９００は、機能回路（またはセル）を規定する素子レイアウト（セルレイアウト）９２０と、「配線」を規定する配線レイアウト９４０とを有する。素子レイアウト９２０は、複数の素子平面レイアウト９２２、９２３、９２４、９２５および９２６を有している。素子平面レイアウト９２２、９２３、９２４、９２５および９２６は、それぞれ、Ｎ-ｗｅｌｌ、活性領域、ポリシリコン層、Ｐ＋イオン注入領域およびＮ＋イオン注入領域をそれぞれ規定している。配線レイアウト９４０が有する複数の配線平面レイアウト９４２、９４３、９４４、および９４５は、それぞれ、コンタクトホール、第１配線、スルーホールおよび第２配線のパターンを規定している。「配線（interconnection）」は平面内の配線（interconection line）だけでなく、スルーホール（ヴィアホール）を介した層間接続（interlayer connection）を含む。通常のフォトリソグラフィ工程を用いて半導体装置を製造するために、各平面レイアウトに対応するマスクが製造される。

上述のゲートアレイ方式やエンベデドゲートアレイ方式のＬＳＩにおいても、ゲート数の増加および配線層の多層化が進むにつれて、レイアウト設計に時間がかかるという問題とともに、マスクの製造にかかる費用および時間が増加するという問題がある。特に、微細なパターン（例えばデザインルールが０．２５μｍ以下）を形成するためのマスクは、従来のマスク（例えばデザインルールが０．３５μｍ以上）に比べ著しく高価であり、且つ、多層化も進んでいるので、１つの半導体装置を製造するために必要なマスクの枚数も大幅に増加（例えば６層配線以上）している。その結果、マスクを製造するためにかかる費用および時間の増加が、半導体装置の開発コストの増大および開発期間の長期化を招く主要因子となりつつある。

図２１を参照しながら、従来のＬＳＩのレイアウト設計方法を説明する。

図２１は、一旦設計したＬＳＩに、回路変更（接続構造の変更）が必要になった場合の従来のレイアウト設計方法のフローチャートを示す。

工程Ｓ１７００において、初期仕様の接続情報を示すネットリストＮ１に基づいてレイアウト設計を行う。この段階で、初期仕様に対応する初期レイアウトが生成される。なお、設計変更が必要無い場合には、初期レイアウトが出力され、初期レイアウトに基づいて、マスク（厳密にはマスクのセット）が作製される。マスクのセットは、初期レイアウトが有する各平面レイアウトに一対一で対応するマスクを含む。

工程Ｓ１７１０において、回路変更に対応して、変更された接続情報を示すネットリストＮ２を生成する。

工程Ｓ１７２０において、ネットリストＮ２に基づいて、改めてレイアウト設計を行う。ここで、変更された仕様に対応する修正後レイアウトが生成される。修正レイアウトの生成は、初期レイアウトとは全く独立に行われる。例えば、ゲートアレイ方式の場合には、全ての配線が再配線される。

工程Ｓ１７３０において、ネットリストＮ２に対応する修正後のレイアウトを出力する。出力された修正後のレイアウトに基づいて、マスクが作製される。
米国特許第４７８６６３１号明細書

上述の従来技術には、下記の問題がある。図２１に示した従来のレイアウト方法をゲートアレイ方式のＬＳＩに適用した場合を例に、その問題点を説明する。

設計変更後のネットリストＮ２に基づいて、ゲートアレイ方式のＬＳＩのレイアウト変更を行う場合、配線レイアウトだけを再配線（再設計）すればよいものの、全配線を対象に再配線が実行される。従って、レイアウト設計のための工程数およびマスク枚数、つまり修正期間および修正コストを低減できない。もし、初期レイアウトに基づいてマスクが作製されていれば、すべてのマスクを破棄し、新たなマスクを最初から作製することになる。さらに、実際にＬＳＩを製造するラインにウエハ（マスタスライス）が投入されていれば、仕掛品も全て破棄せざるを得ない。

たとえば、入出力信号の変更、電源系におけるプルアップの変更等の軽微な変更に対しても、上述のレイアウト方法によると、配線層に対する全てのマスクを作製し直さなければならい。さらに、１つのチップに集積される回路が増加するにつれて、仕様変更の可能性も高くなりつつあるので、設計変更によるマスク製造費用の増大およびマスク製造時間の長期化は、深刻な問題になりつつある。

本発明は、上記従来の問題を解決するためになされたものであり、その目的とするところは、従来よりも短い期間で設計が可能な半導体装置を提供することにある。

本発明の半導体装置は、複数の素子を形成する素子層と、前記素子層の上に積層され、前記複数の素子を互いに電気的に接続する配線を形成する複数の配線層とを有し、前記複数の配線層のうちの少なくとも１つの配線層は、前記少なくとも１つの配線層の上層に形成されている配線と交差する領域に設けられた冗長配線を有し、前記冗長配線は、少なくとも互いに交差する方向に延びる２つの導体部分を有しており、そのことによって上記目的が達成される。

本発明の他の半導体装置は、複数の素子を形成する素子層と、前記素子層の上に積層され、前記複数の素子を互いに電気的に接続する配線を形成する複数の配線層とを有し、前記複数の配線層のうちの少なくとも１つの配線層に形成された配線間に、規則的に配置された複数の冗長配線を有し、そのことによって上記目的が達成される。

本発明による半導体装置によれば、仕様変更に伴い回路変更があった場合に、容易にレイアウトを変更することができるので、半導体装置の開発期間を短縮することができる。例えば、一旦レイアウト設計が終了した後の仕様変更に対して、迅速に対応することができる。また、仕様変更に伴うレイアウトの変更を、最小限の数の配線平面レイアウトの変更で対応することが可能となる。従って、マスクの製造にかかる時間と費用を削減することができる。さらに、レイアウトを変更する配線平面レイアウトを出来るだけ上層の配線平面レイアウト（半導体プロセスの後の方の工程で使用するマスクに対応）に限ることが可能となるので、製造プロセスの進展によっては、仕掛品を無駄にすることなく、製造時間および製造費用を削減することが可能となる。

また、本発明による冗長配線を有する半導体装置は、上述したレイアウト変更を容易にするとともに、配線特性（遅延特性など）を最適化しやすい構造を有する。

本発明によると、従来よりも短い期間で設計が可能な半導体装置が提供される。

本発明に関連するレイアウト方法のフローチャートを図１に示す。

まず、工程Ｓ１００で、第１ネットリストＮ１を用意する。第１ネットリストは、特定ユーザ向けのＬＳＩの初期仕様に対応して生成されたものであっても良いし、汎用性のある基本仕様に対応して生成されたものであってもよい。次に、工程Ｓ２００で、第１ネットリストＮ１に基づいて、第１レイアウトを生成する。第１レイアウトは、素子レイアウトと配線レイアウトとを含む。素子レイアウトおよび配線レイアウトは、それぞれ、複数の素子平面レイアウトおよび配線平面レイアウトを有している。ここでは、配線レイアウトは、素子レイアウト上に順次積層される第１〜第ｎ（ｎ≧２）配線平面レイアウトを含むとする。すなわち、第１配線レイアウトは最下層（素子レイアウトの直上）で、第ｎ配線平面レイアウトは最上層とする。工程Ｓ２００までは、従来の方法で実施することができる。また、第１レイアウトを予め作成し、ライブラリに保存しておいても良い。

素子レイアウトは、一部にゲートアレイ方式の素子（機能回路）を含んでも良いが、スタンダードセルを用いることが好ましい。スタンダードセルを用いることによって、ＬＳＩの高性能化・高機能化とともに高密度化ならびに低価格化を実現できる。本発明に関連するレイアウト設計方法を用いると、多層配線の配線レイアウトの変更だけで、従来よりも多様な仕様（仕様変更）に対応することが可能となるので、従来のゲートアレイ方式のようなマスタースライスを用いる必要はなく、スタンダードセルを用いた素子レイアウトを作成することができる。また、本発明に関連するレイアウト設計方法が適用できるＬＳＩは、従来のＡＳＩＣだけでなく、複数のマクロセル（ＩＰとも呼ばれる）を含む、システムＬＳＩであってもよい。システムＬＳＩは、上述のスタンダードセルをマクロセルの置き換えたものに相当する。

工程Ｓ３００で、第２ネットリストを用意する。第２ネットリストは、特定ユーザ向けＬＳＩの仕様変更に対応するものであってもよいし、特定ユーザからの仕様に対応するための基本仕様に対する仕様決定でもよい。

工程Ｓ４００以降の工程において、配線レイアウトだけを変更することによって、第２ネットリストＮ２に対応する第２レイアウトを生成する。

まず、工程Ｓ４００において、第１レイアウトの第１〜第ｎ配線平面レイアウトからｎ−１個以下の配線平面レイアウトを選択する。続いて、選択されたｎ−１個以下の配線平面レイアウトの物理的構成（パターン）を工程Ｓ５００において変更する。工程Ｓ６００において、変更された配線平面レイアウトと、第１レイアウトの残りの平面レイアウト（すなわち、素子平面レイアウトおよび非選択とされた配線平面レイアウト）から、第２ネットリストに基づく第２レイアウトを生成する。工程Ｓ４００〜工程Ｓ６００の具体的な方法は後述する。また、配線レイアウトの変更によって多様なレイアウトを実現するためには、具体的な構成例及び実施形態について後述するように、冗長配線パターンを配線レイアウトに予め含めておくことが好ましい。

本発明に関連するレイアウト方法によると、従来のように、全ての配線平面レイアウトの物理的構成を変更するのではなく、最大でｎ−１個の配線平面レイアウトの物理的構成を変更するだけで、ユーザからの仕様に従ってＬＳＩをレイアウト設計することができる。従って、マスクの製造にかかる時間と費用を削減することができる。レイアウトを変更する配線平面レイアウトの数はできるだけ少ない方が、マスク製造に費やす時間および費用を削減する効果が大きい。

また、変更する配線平面レイアウトの位置は上層のものが好ましい。上層のマスクであれば、ＬＳＩの製造プロセス中でそのマスクを必要とする工程までは、修正マスクの製造を待つことなく、加工を進めることができるので、製造時間を短縮することができる。また、製造ラインを流れている仕掛品を無駄にしないで済むという事態もあり得る。これらの効果は、マスクを用いず例えば、電子ビームで描画するプロセスを用いる場合にも得られる。

図１の工程Ｓ４００〜工程Ｓ６００の工程は、例えば、図２に示すフローチャートに従って実施することができる。

工程Ｓ４１０において、第１レイアウトの第１〜第ｎ配線平面レイアウトから１つの配線平面レイアウト（第ｋ配線平面レイアウト）を選択する。まず、ｋ＝ｎとして、最上層の配線平面レイアウトを選択する。工程Ｓ５１０において、選択された第ｋ配線平面レイアウトの物理的構成（パターン）を変更し、工程Ｓ６１０において、変更された第ｋ配線平面レイアウトと残りの平面レイアウトとで第２ネットリストに基づく第２レイアウトを生成する。次に、工程Ｓ６１２において、第２レイアウトの生成に成功したか否かを判断し、成功していた場合にはレイアウト設計を終了する。すなわち、第１レイアウトの最上層の第ｎ配線平面レイアウトだけを修正することによって、第２レイアウトが生成されたわけである。

第２レイアウトを生成できなかったと工程Ｓ６１２において判断され、且つ、工程Ｓ６１４でｋ＝１で無いと判断された場合には、ｋ＝ｋ−１として下層の配線平面レイアウトを選択・変更することによって第２レイアウトの生成を試みる（工程Ｓ４１０〜工程Ｓ６１０を繰り返す）。第２レイアウトの生成に成功した段階でレイアウト設計を終了する。なお、工程Ｓ５１０および工程Ｓ６１０の工程は、公知のリップアップ／リルート（ＲＩＰＵＰ／ＲＥＲＯＵＴ）法を用いて実施することができる。

ここで、リップアップ／リルート法を図２２（ａ）、図２２（ｂ）および図２２（ｃ）を参照しながら説明する。図２２（ａ）が変更前の配線平面レイアウト（第１レイアウトの一部）を示し、図２２（ｂ）がリップアップ後の配線平面レイアウトを示し、図２２（ｃ）がリルート（再配線）後の配線平面レイアウト（第２レイアウトの一部）を示す。

図２２（ａ）に破線で示されているように、変更前には２つのＲＴ１が相互に接続されている。仕様変更によって、ＲＴ１の内の一つ（図面の上側）の端子がＲＴ２端子となり、もう一つのＲＴ２端子と互いに接続されるように、接続関係（論理関係）が変更されるとする。この場合、図２２（ｂ）に示したように、破線で示されていた配線がリップアップされる（剥がされる）。その後、図２２（ｃ）に破線で示したように、ＲＴ２端子同士が破線で示される配線で互いに接続される。なお、２端子間の結線は、例えば、迷路配線法を用いることができる。リップアップ／リルート法および結線方法の説明のために、Ｊｉｒｉ Ｓｏｕｋｕｐ、「Ｃｉｒｃｕｉｔ Ｌａｙｏｕｔ」、Ｐｒｏｃ．ｏｆ ＩＥＥＥ、Ｖｏｌ．６９、Ｎｏ．１０、ｐｐ．１２８１−１３０４、１９８１．を本願明細書に援用する。

すなわち、図２に示したフローに従うと、最も上層の１つの配線平面レイアウトだけを変更することによって生成された第２レイアウトが得られる。１つの配線平面レイアウトの変更で第２レイアウトを生成できない場合には、このフローは終了する。その場合には、後述する図３のフローを実行するようにしても良いし、全ての配線平面レイアウトを変更することによって第２レイアウトを生成してもよい。

図１の工程Ｓ４００〜工程Ｓ６００の工程は、図３に示すフローチャートに従って実施することもできる。

図３に示した方法を用いると、ｎ個の配線平面レイアウトの内の任意のｎ−１個以下の配線平面レイアウトを変更することによって得られる全ての第１レイアウトが得られる。

まず、工程Ｓ４２０で、ｎ−１個以下（ｎ≧２）の任意の配線平面レイアウトを選択する。ｎ個の中からｎ−１個以下の任意の数を選択する全組み合わせの数は、ｎＣｍをｍ＝１からｍ＝ｎ−１まで全て足した数である。これら全組み合わせの中から、まず１つの組み合わせを選択する。実際には、ｍの小さな値（マスク数が少ない）で、選択される平面レイアウトの番号が大きい（なるべく上層）ものから、順に選択することが好ましい。ｍ＝１として、第ｎ配線平面レイアウトから順に第１配線平面レイアウトを選択するフローは、図２と同様のフローとして実現できる。複数の配線平面レイアウトを選択するフローも容易に実現できる。

工程Ｓ５２０および工程Ｓ６２０の工程は、図２の工程Ｓ５１０および工程Ｓ６１０の工程と同様に、例えばリップアップ・リルート法を用いて実施できる。工程Ｓ６２２において、第２レイアウトの生成が成功したか否かを判断する。工程Ｓ６２２において、第２レイアウトの生成に失敗したと判断され、且つ、工程Ｓ６２４において、最後の組み合わせでないと判断された場合には、他の組み合わせについて、工程Ｓ４２０から工程Ｓ６２０の工程が繰り返し実行される。

工程Ｓ６２２において、第２レイアウトの生成に成功したと判断された場合には、工程Ｓ６３０において、変更された配線平面レイアウトの番号と変更された平面配線レイアウトとを１つのセットとする情報を生成する。本発明に関連するレイアウト設計方法がコンピュータを用いて実行されている場合、この情報は、記憶装置に少なくとも一時的に記憶される。その後、工程Ｓ６３２において、最後の組み合わせでないと判断された場合には、他の組み合わせについて、工程Ｓ４２０〜工程Ｓ６２０が繰り返し実行される。

ｎ−１個以下の配線平面レイアウトの全ての組み合わせに対して、工程Ｓ４２０〜工程Ｓ６３０が実行された時点で、ｎ−１個以下の配線平面レイアウトの変更によって第２レイアウトが得られる、全ての組み合わせについて、｛変更された配線平面レイアウトの番号、変更された配線平面レイアウト｝のセットが生成されている。すなわち、ｎ未満の枚数のマスクを変更するという条件下で、第２レイアウトを生成することが可能な全ての解のセットが得られる。

次に、例えば、工程Ｓ６４０で用意される、変更が許される平面レイアウトの数や番号等の条件に従って、全ての解の中から最も好ましい解を選択し、レイアウト設計のフローを終了する。例えば、できるだけ少ないマスク数やできるだけ上層に位置するマスク等の条件に対して、最適なマスク（配線平面レイアウト）を選択する。例えば、第１レイアウトに基づくマスク（マスクのセット）が実際に製造されている場合、修正マスク費用を抑えるためには、マスクの位置（上層か下層か）よりも、マスクの枚数の方が重要である。一方、製造ラインにおいて、ＬＳＩが実際に製造されている場合には、まだ始まっていない製造工程で使用するマスクのみを変更するように、マスクの位置を提供することが好ましい。

上述したように、本発明に関連するレイアウト方法を用いると、従来全ての配線平面レイアウトを変更する必要があったのに対し、少なくとも１枚以上少ない配線平面レイアウトを変更するだけで、レイアウト変更に対応することが出来る。従って、マスクの製造に要する費用及び時間を削減することが出来る。

なお、図２および図３に示したフローチャートにおける工程Ｓ６１２および工程Ｓ６２２において、第２レアウトの生成の成否のみを判定したが、これに限らず、配線特性（例えば遅延時間）の評価を行って上で、成否の判定を行ってもよい。

（第１の構成例）
本発明に関する第１の構成例のマスク設計方法について、図４〜図７を参照しながら説明する。第１の構成例においては、本発明に関連するレイアウト設計方法をマスクの修正に利用する例を説明する。

本構成例は、初期ネットリストＮ１に基づいて設計された初期レイアウトと回路変更後の変更後ネットリストＮ２とに基づいて、より上位の配線層（メタル層ともいう。）を修正するだけで、初期レイアウトを変更後ネットリストＮ２に基づく修正後の修正レイアウトへと変更することを目的としている。

図４は、本構成例に係るマスク設計方法のフローチャートである。まず、工程Ｓ１１００で、初期ネットリストＮ１に基づいてレイアウト設計を行って、初期レイアウトを形成する。

次に、工程Ｓ１２００で、発生した仕様変更に基づく回路変更を記述した変更後ネットリストＮ２を入力する。以上の工程Ｓ１１００，Ｓ１２００により、初期ネットリストＮ１に基づく初期レイアウトと、レイアウト変更の基になる接続情報である変更後ネットリストＮ２を得ることができる。

次に、工程Ｓ１３００で、修正の対象となる修正マスクの見積もりを行う。工程Ｓ１３００では、初期ネットリストＮ１に基づく初期レイアウトから、変更後ネットリストＮ２に基づくレイアウトへと修正するために必要な配線層を、初期レイアウトの最上位の配線層から順次見積もった後に、その配線層を修正するために修正されるべきマスク、つまり修正マスクを決定する。そして、その修正マスクについての修正マスク情報Ｒを作成する。

次に、工程Ｓ１４００で、作成した修正マスク情報Ｒに基づいて、修正対象となる配線層を引き剥がす処理（リップアップ）を行う。

次に、工程Ｓ１５００で変更後ネットリストＮ２に従い再配線を行った後に、工程Ｓ１６００で、工程Ｓ１１００〜１５００により生成した修正後のレイアウト結果を出力する。

ここで、本構成例に係るマスク設計方法の特徴は、全配線層のうち修正対象となるべき配線層に対応する修正マスクを上位配線層から順に見積もって決定し、作成した修正マスク情報Ｒに基づいて再配線を行い、修正後のレイアウト結果を出力することである。これにより、最低限の枚数のマスクについてのみ、設計変更とマスク製造とを行えばよいことになる。

以上説明したように、本構成例によれば、回路変更があった場合に全配線について設計変更とマスク製造とを行う必要がなく、見積もりによって作成した修正マスク情報Ｒに基づいて上位配線層から最低限の枚数のマスクについてのみ、設計変更とマスク製造とを行う。したがって、マスクの設計変更と製造とに必要な費用、つまり修正コストを低減できるとともに、マスク変更に必要な期間を短縮できるのでＬＳＩの開発期間を短縮することができる。

また、製造プロセスの最終段階に近い工程で形成される最上位の配線層から修正する。これにより、ＬＳＩの製造がある程度進んでいた場合でも、回路変更に対応できる。したがって、ＬＳＩの修正に必要なターンアラウンドタイムを短縮することができる。

更に、トランジスタからなる基本回路を組み合わせてＬＳＩを設計する方法以外の方法に対しても、本構成例のマスク設計方法を適用できる。したがって、回路面積を最適化してＬＳＩの面積を小さくすることができるので、ＬＳＩのコスト削減が可能になる。

図４のフローによる設計変更とレイアウトの推移とについて、図４と図５とを参照しながら具体的に説明する。図５（ａ）〜（ｃ）は、設計変更の対象となるレイアウトについて、それぞれ修正前、修正中、及び修正後のレイアウトを示すパターン図である。ここでは、配線層のうちメタル層が３層の場合、つまり最上位層から順にメタル層Ｍ３，Ｍ２，Ｍ１としてレイアウト設計を行う場合について、レイアウトの推移を説明する。この場合には、配線層は、メタル層が３層と、各メタル層間を接続するための層間接続層が２層との、合計５層からなっている。図５において、配線Ｍ２ａ，Ｍ２ｂ，…はメタル層Ｍ２に、配線Ｍ３ａ，Ｍ３ｃ，…はメタル層Ｍ３にそれぞれ属する配線である。また、ヴィアホールＶ３ａ，Ｖ３ｂ，…は、メタル層Ｍ３とメタル層Ｍ２とにそれぞれ属する配線同士を接続するための層間接続層Ｖ３に属するヴィアホールである。

まず、図４の工程Ｓ１１００で、初期ネットリストＮ１に基づいて初期レイアウトを設計する。ここで、例えば初期ネットリストＮ１は、端子Ａ〜Ｄについて、
ｎｅｔ１ ｃｏｎｎｅｃｔ（Ａ，Ｂ）
ｎｅｔ２ ｃｏｎｎｅｃｔ（Ｃ，Ｄ）
となっている。この初期ネットリストＮ１は、端子Ａと端子Ｂとを接続し、かつ端子Ｃと端子Ｄとを接続することを示している。初期ネットリストＮ１に基づき初期配線して、図５（ａ）に示された初期レイアウト１０を得る。すなわち、図５（ａ）に示されたように、端子Ａ・Ｂ間を、配線Ｍ２ａ，ヴィアホールＶ３ａ，配線Ｍ３ａ，ヴィアホールＶ３ｂ，配線Ｍ２ｂを介して接続する。同様に、端子Ｃ・Ｄ間を、配線Ｍ２ｃ，ヴィアホールＶ３ｃ，配線Ｍ３ｃ，ヴィアホールＶ３ｄ，配線Ｍ２ｄを介して接続する。

次に、工程Ｓ１２００で、変更後ネットリストＮ２を得る。ここで、例えば変更後ネットリストＮ２は、端子Ａ〜Ｄについて、
ｎｅｔ１ ｃｏｎｎｅｃｔ（Ａ，Ｃ）
ｎｅｔ２ ｃｏｎｎｅｃｔ（Ｂ，Ｄ）
となっている。この変更後ネットリストＮ２は、端子Ａと端子Ｃとを接続し、かつ端子Ｂと端子Ｄとを接続することを示している。

次に、工程Ｓ１３００で、変更後ネットリストＮ２に基づいて、修正されるべきマスクについての見積もりを行って修正マスク情報Ｒを作成する。ここでは、修正マスク情報Ｒとしてメタル層Ｍ３を得たとする。

次に、工程Ｓ１４００で、修正マスク情報Ｒに基づき修正マスクのリップアップを行う。つまり、修正マスク情報Ｒに基づいてメタル層Ｍ３をリップアップして、残りの配線層のデータからなる配線層データを生成する。この工程では、修正マスク情報Ｒに含まれていないので、層間接続層Ｖ３を引き剥がすことはない。これにより、図５（ｂ）に示されたように、初期レイアウト１０から、それぞれメタル層Ｍ３に属する配線Ｍ３ａ，Ｍ３ｃを除去して、レイアウト１１を得る。

次に、工程Ｓ１５００で、配線層データに基づいて、変更後ネットリストＮ２に従って再配線して、図５（ｃ）に示された修正レイアウト２０を得る。すなわち、端子Ａ・Ｃ間を、配線Ｍ２ａ，ヴィアホールＶ３ａ，配線Ｍ３ａ’，ヴィアホールＶ３ｃ，配線Ｍ２ｃを介して接続する。同様に、端子Ｂ・Ｄ間を、配線Ｍ２ｂ，ヴィアホールＶ３ｂ，配線Ｍ３ｂ’，ヴィアホールＶ３ｄ，配線Ｍ２ｄを介して接続する。

ここで、ゲートアレイ方式及びエンベッデドゲートアレイ方式を含む従来の設計方法によれば、上述のような回路変更があった場合には、３つのメタル層Ｍ１〜Ｍ３と２つの層間接続層とにそれぞれ対応する合計５枚のマスクを、設計変更して製造する必要があった。それと比較して本構成例によれば、メタル層Ｍ３に対応する１枚のマスクについてのみ設計変更して製造すればよい。これにより、マスク変更に必要な期間と修正コストとを大きく削減できたことがわかる。

以下、修正マスクを見積もって修正マスク情報Ｒを作成する工程、つまり図４の工程Ｓ１３００について、図５〜図７を参照しながら説明する。図６は、図４の工程Ｓ１３００のフローチャートである。

まず、工程Ｓ１３１０で、修正マスク情報Ｒとして、配線層のうち最上位層であるメタル層Ｍ３を設定して、Ｒ＝｛Ｍ３｝とする。

次に、工程Ｓ１３２０で、図４の工程Ｓ１４００と同様に図５（ａ）に示された初期レイアウト１０から修正マスク情報Ｒにより指定したメタル層Ｍ３に属する配線を、リップアップ処理により仮想的に引き剥がして、残りのメタル層Ｍ２，Ｍ１と層間接続層Ｖ３とのデータからなる配線層データを生成する。そして、これにより、図５（ｂ）に示されたレイアウト１１を得る。

次に、工程Ｓ１３３０で、図４の工程Ｓ１５００と同様に、配線層データに基づき変更後ネットリストＮ２に従って、仮想的に再配線を行う。その結果、配線接続に成功した場合には、図５（ｃ）に示された修正レイアウト２０を得る。

次に、工程Ｓ１３４０で、仮想的な再配線によって配線接続に成功したかどうかについて判定する。ここで、配線接続に成功した場合、つまり再配線によって配線の修正処理を完了した場合には工程Ｓ１３５０へと処理を進めて、工程Ｓ１３１０で設定した修正マスク情報Ｒ＝｛Ｍ３｝をそのまま出力する。そして、修正マスクを見積もって修正マスク情報Ｒを作成する工程、つまり図４の工程Ｓ１３００を終了する。一方、仮想的な再配線によって配線を修正できなかった場合には、工程Ｓ１３６０へと処理を進める。

次に、工程Ｓ１３６０で、修正マスク情報Ｒが全配線層を示すかどうかについて判定する。ここで、修正マスク情報Ｒが全配線層を示している場合には、全配線層について修正しても回路変更ができなかったことになるので、トランジスタ配置を含めた修正が必要になる。そこで、工程Ｓ１３７０へと処理を進め、工程Ｓ１３７０で修正マスク情報ＲをＲ＝｛φ｝として設定した後に、工程Ｓ１３５０で修正マスク情報Ｒ（＝｛φ｝）を出力して、図４の工程Ｓ１３００を終了する。一方、修正マスク情報Ｒが全配線層を示していない場合には、工程Ｓ１３８０へと処理を進める。

次に、工程Ｓ１３８０で、修正マスク情報Ｒに含まれていない下位配線層に属する配線層のうち最も上位の配線層を修正マスク情報Ｒに追加して、工程Ｓ１３２０へと処理を戻す。そして、工程Ｓ１３２０から、つまり追加された配線層を仮想的にリップアップする工程から、処理を繰り返すことになる。

図６のフローによる処理とレイアウトの推移とについて、図７を参照しながら具体的に説明する。図７（ａ）〜（ｃ）は、設計変更の対象となるレイアウトについて、それぞれ修正前、修正中、及び修正後のレイアウトを示すパターン図である。図７（ａ）は、図５（ａ）と同じ初期レイアウトを示す。

図６の工程Ｓ１３２０で、図７（ａ）で示された初期レイアウト１０からメタル層Ｍ３を仮想的にリップアップして、図５（ｂ）に示されたのと同じレイアウト１１を得る。

ここで、工程Ｓ１３３０で再配線ができなかった場合を考える。この場合には、工程Ｓ１３４０で、再配線できなかったと判定して処理を工程Ｓ１３６０へ進める。そして、工程Ｓ１３６０で、修正マスク情報ＲがＲ＝｛Ｍ３｝であって全配線層ではないことから、処理を工程Ｓ１３８０へと進める。

工程Ｓ１３８０では、修正マスク情報Ｒが示すメタル層Ｍ３よりも下位の配線層における最上位層が層間接続層Ｖ３なので、Ｒ＝｛Ｍ３，Ｖ３｝とした後に工程Ｓ１３２０へと処理を戻す。

工程Ｓ１３２０では、修正マスク情報Ｒに追加された配線層、つまり層間接続層Ｖ３を仮想的にリップアップして配線層データを生成し、図７（ｂ）に示されたレイアウト１２を得る。

更に、工程Ｓ１３３０では、配線Ｍ３ａ’’と層間接続層Ｖ３に属するヴィアホールＶ３ａ’，Ｖ３ｃ’とを用いて端子Ａ・Ｃ間を、配線Ｍ３ｂと層間接続層Ｖ３に属するヴィアホールＶ３ｂ’，Ｖ３ｄ’とを用いて端子Ｂ・Ｄ間を、それぞれ仮想的に接続する。これにより、図７（ｃ）に示された修正レイアウト２０’を得る。

以上説明したように、本構成例に係る設計方法の修正マスクを見積もる工程によれば、それぞれ仮想的なリップアップ（図６の工程Ｓ１３２０）と再配線（図６の工程Ｓ１３３０）とに基づいて、変更後ネットリストＮ２に従ったレイアウト設計に必要な修正マスク情報Ｒを、確実に作成することができる。

なお、本構成例では、修正マスク情報Ｒを作成する際の判定条件を、図６の工程Ｓ１３４０のように、変更後ネットリストＮ２に基づく再配線の可、不可のみによることとしたが、これに限らず、配線特性の評価を加えて修正マスク情報Ｒを作成してもよい。この場合には、配線特性を考慮して、層間接続層Ｖ３から各ヴィアホールを選択できるので、優れた配線特性を有する修正レイアウトを確実に得ることができる。例えば、図７に示された場合には、配線特性として配線長を評価して修正マスク情報Ｒを作成することにより、図７（ｃ）に示されたように配線長が短い、つまり配線抵抗が小さい優れた修正レイアウトを確実に実現することができる。

（第２の構成例）
本発明の第２の構成例に係るマスク設計方法と半導体装置とについて、図８〜図１０を参照しながら説明する。本構成例は、回路変更の有無にかかわらず、予め半導体装置のレイアウトを、容易に修正できるレイアウトにしておくことにより、設計変更を容易にし、かつ変更後の配線特性の劣化を防止することを目的としている。

図８は、本構成例に係るマスク設計方法のフローチャートである。図８に示されたマスク設計方法は、図４に示されたマスク設計方法に対して、工程Ｓ１１００で初期レイアウトを設計した後に工程Ｓ１１５０を追加して、設計変更を容易にするために、つまり修正の容易化を目的としてレイアウト変換を行うこととしたものである。

以下、図８の工程Ｓ１１５０における修正の容易化処理について、図９を参照しながら説明する。図９（ａ）〜（ｄ）は、設計変更の対象となるレイアウトについて、容易化処理前、容易化処理後、容易化処理後かつ設計後、及び容易化処理後かつ回路変更後の各レイアウトを示すパターン図である。図９（ａ）は、第１の構成例における図７（ｂ）と同じレイアウト１２を示す。このレイアウト１２は、第１の構成例における図７（ａ）に示された初期レイアウト１０からメタル層Ｍ３と層間接続層Ｖ３とを除いて、メタル層Ｍ２のみからなるレイアウトにしたものである。

図８の工程Ｓ１１５０では、図９（ａ）に示されたレイアウト１２において１本の配線であった配線Ｍ２ａを、図９（ｂ）に示すように配線Ｍ２ａ１と配線Ｍ２ａ２とに分割する。同様に、配線Ｍ２ｃを配線Ｍ２ｃ１と配線Ｍ２ｃ２とに、配線Ｍ２ｄを配線Ｍ２ｄ１と配線Ｍ２ｄ２とに、それぞれ分割する。配線Ｍ２ｂについては、所定の基準と比較してその基準よりも短い配線なので、分割しない。これにより、図９（ｂ）に示された容易化レイアウト１３を得る。

ここで、第１の構成例と同様に、初期ネットリストＮ１に基づいてレイアウト設計した場合には、図９（ｃ）に示されたレイアウト１０’を得る。つまり、配線Ｍ２ａ２，Ｍ３ａ１，Ｍ２ａ１，Ｍ３ａ２，Ｍ２ｂと層間接続層Ｖ３に属する各ヴィアホールとを用いて端子Ａ・Ｂ間を接続し、配線Ｍ２ｃ２，Ｍ３ｃ１，Ｍ２ｃ１，Ｍ３ｃ２，Ｍ２ｄ２，Ｍ３ｃ３，Ｍ２ｄ１と層間接続層Ｖ３に属する各ヴィアホールとを用いて端子Ｃ・Ｄ間を接続する。これにより、図７（ａ）に示された初期レイアウト１０と同じように、初期ネットリストＮ１の接続を満足するレイアウト１０’を得ることができる。

更に、第１の構成例と同様に回路変更があった場合には、例えば変更後ネットリストＮ２に基づいてレイアウト設計して、図９（ｄ）に示された修正レイアウト２０’’を得る。この場合には、配線Ｍ２ａ２，Ｍ３ａ’，Ｍ２ｃ２と層間接続層Ｖ３に属する各ヴィアホールとを用いて端子Ａ・Ｃ間を接続し、配線Ｍ２ｂ，Ｍ２ｂ’，Ｍ２ｄ１と層間接続層Ｖ３に属する各ヴィアホールとを用いて端子Ｂ・Ｄ間を接続する。図９（ｄ）に示された修正レイアウト２０’’と、第１の構成例による修正レイアウト２０，２０’（図５（ｃ），図７（ｃ）参照）とを比較すればわかるように、修正レイアウト２０’’の方が、端子Ａ・Ｃ間及び端子Ｂ・Ｄ間の接続を短い配線によって実現している。

ここで、本構成例に係るマスクの設計方法の特徴は、１本で引ける配線を予め分割しておくことである。これにより、回路変更によるレイアウトの修正を行う場合には、容易に修正できるとともに、配線長を最適化して、つまりより短い配線で修正することによって配線抵抗及び配線容量を低減できる。したがって、配線特性を改善することにより、配線による信号の遅延を改善できる。

図１０（ａ）〜（ｄ）及び図１１（ａ），（ｂ）は、本構成例に係る設計方法の変形例において、メタル層Ｍ２における初期レイアウトと、その初期レイアウトに対する様々な容易化処理の結果と、設計変更後の結果とをそれぞれ示すパターン図である。図１０（ａ）は、メタル層Ｍ２のみによる初期レイアウト３０を示している。そして、本変形例の容易化処理では、図１０（ｂ）に示すように、配線Ｍ２ｓ同士の間の空き領域に、初期レイアウト３０では用いない配線、つまり冗長配線Ｍ２ｈを追加して、容易化レイアウト３１を得る。

本変形例によれば、冗長配線Ｍ２ｈを追加した容易化レイアウト３１を用いることにより、メタル層Ｍ３，層間接続層Ｖ３を引き剥がした後の配線修正において、メタル層Ｍ２で使用可能な配線パターンを増やせる。したがって、冗長配線Ｍ２ｈを用いて、メタル層Ｍ２における配線パターンを増加させることにより、配線長を最適化して再配線を容易にすることができる。

本変形例に対しては、更に、別の設計方法を組み合わせることができる。例えば、図１０（ｃ）は、図１０（ｂ）に示されたレイアウトに、配線を予め分割しておく設計方法、つまり本構成例で先に説明した方法を適用して得た容易化レイアウト３２を示す。この方法によれば、配線Ｍ２ｓと冗長配線Ｍ２ｈとを予め分割しておくことにより、メタル層Ｍ３，層間接続層Ｖ３を引き剥がした後の配線修正において、メタル層Ｍ２で使用可能な配線パターンを更に増やせる。したがって、図１０（ｄ）に示すように、配線Ｍ２ｓと、層間接続層Ｖ３に属するヴィアホールＶ３ｅと、メタル層Ｍ３に属する短い配線Ｍ３ｅとを用いることにより配線できる。これにより、配線長を最適化して再配線をいっそう容易にすることができ、かつ、初期レイアウト３０と電気的に同等なレイアウト３０’を得ることができる。

また、図１１（ａ）に示すように、図１０（ｄ）に示されたレイアウト３０’に複数の冗長ヴィアホールＶ３ｆを追加して容易化レイアウト３３とし、この容易化レイアウト３３を用いて再配線することができる。これにより、図１１（ｂ）に示すようなレイアウト３０’’を得る。この場合には、配線Ｍ２ｓとヴィアホールＶ３ｅと配線Ｍ３ｅとを用いることにより、図１０（ａ）に示された初期レイアウト３０と電気的に同等なレイアウトを得ることができ、更に、冗長配線Ｍ２ｈと冗長ヴィアホールＶ３ｆと配線Ｍ３ｆとを用いて配線を追加することができる。すなわち、冗長ヴィアホールＶ３ｆを用いてより上位のメタル層Ｍ３に属する配線を更に有効に用いるので、メタル層Ｍ２，Ｍ３をより有効に利用して容易に再配線できるとともに、配線長を最適化することができる。この場合においては、他のメタル層をいっそう有効に用いるために、冗長ヴィアホールを千鳥状に配置しておくことが好ましい。

なお、本構成例において用いたそれぞれの容易化処理後のレイアウト、つまり、図９（ｂ），図１０（ｂ），図１０（ｃ），図１１（ａ）に示された各容易化レイアウト１３，３１，３２，３３が、予め半導体装置に形成されていることとしてもよい。これによれば、回路変更があった場合において配線長が最適化されて配線特性が改善されるとともに、回路変更に容易に対応できる半導体装置が実現される。

なお、以上の各構成例の説明では、３層メタル配線について説明したが、これに限らず、２層メタル配線や４層以上のメタル配線においても同様な効果があることは明らかである。

また、各構成例における、設計変更の対象となる領域がレイアウトの一部である場合や、修正の容易化処理に用いるメタル配線の分割、冗長配線、又は冗長ヴィアホールをレイアウトの一部について用いる場合でも、有効性は変わらないことはいうまでもない。

また、本発明に関する構成例は、システムＬＳＩに適用することもできる。システムＬＳＩはＡＳＩＣと同様に特定ユーザ向けに製造されるものが多い。従って、ＡＳＩＣについて説明した従来技術の問題点が現在のシステムＬＳＩについても存在する。従って、本願発明に関する構成例をシステムＬＳＩに適用することによって、システムＬＳＩの開発時間およびコストを低減することができる。

図１２にシステムＬＳＩ５０の上面図を模式的に示す。システムＬＳＩ５０は複数のマクロブロック（ＩＰやコアと呼ばれることもある）５２とマクロ間配線５４とを有している。マクロブロック５２は、例えば、ＣＰＵ、ＤＳＰ回路、ＲＡＭ、ＲＯＭ、クロック／タイミング回路やＩ／Ｏ回路などである。マクロブロックのレイアウトの多くは、セルライブラリに保存されているものを用いることができる。従って、特定ユーザ向けのシステムＬＳＩのレイアウト設計は、マクロライブラリから必要なマクロブロックを選択すれば、後はマクロブロック間配線のレイアウト設計だけを行えばよい。このマクロブロック間配線に、本願発明に関する構成例のレイアウト設計方法を用いることができる。

すなわち、マクロブロック間配線を多層配線で形成する際に、なるべく少ない、および／またはなるべく上層に位置する配線平面レイアウトの変更だけで所望のシステムＬＳＩのレイアウト設計を行うことができる。設計の自由度を高めるために、第２の構成例で説明したように、長い配線を分割したり、冗長配線（冗長ヴィアホールを含む）を設けることが好ましい。また、冗長トランジスタの入出力端子を最上位配線層で結線できる構造やチャネル領域における上位配線のスイッチボックスを設けた構成にすることが好ましい。

（実施の形態）
以下、図１３〜図１９を参照しながら、従来の配線レイアウトと比較しながら本願発明の半導体装置（ＡＳＩＣやシステムＬＳＩを含む）に好適に用いられる冗長配線を含む配線レイアウトの実施の形態を説明する。

図１３（ａ）および（ｂ）は、従来の半導体装置のレイアウトの２つの配線平面レイアウト（間にヴィアホールを介在する）を、また、図１４（ａ）および（ｂ）は、本発明による半導体装置のレイアウトの２つの配線平面レイアウトを示す。図１３（ａ）および１４（ａ）は、２つの配線平面レイアウトを重ねた状態を示し、図１３（ｂ）および図１４（ｂ）は、下層の配線平面レイアウトを示す。

図１３（ａ）に示したように、従来の半導体装置においては、上層の配線ＷＵと下層の配線ＷＬはヴィアホールＶを介して互いに交差する点で相互に接続されている。また、図１３（ｂ）に示したように、下層の配線ＷＬが不要な領域には、配線は設けられていない。これに対し、図１４（ａ）および（ｂ）に示したように、本願発明の半導体装置においては、冗長配線ＷＲおよび冗長ヴィアホールＶＲが設けられている。冗長配線ＷＲ１は、図１４（ｂ）に示したように、従来の下層配線平面レイアウト（図１３（ｂ））で配線が形成されていなかった領域に形成されている。冗長配線ＷＲ２は、下層の配線ＷＬと上層の配線ＷＵとが交差する領域に形成されている。冗長配線ＷＲ２は、従来のレイアウトにおいては、連続した１本の配線であった（図１３（ｂ））配線ＷＬを、上層の配線ＷＵと交差する領域で２本に分断し、分断された２本の配線の間に形成されている。また、冗長配線ＷＲ１およびＷＲ２は、十字形を有している。十字の一方の方向は、ＷＵに平行で、他方はＷＬに平行である。すなわち、冗長配線ＷＲ１およびＷＲ２は、互いに交差する方向（異なる方向、典型的には直交する方向）に延びる２つの導体部分を有する。これらの冗長配線ＷＲ１、ＷＲ２や冗長ヴィアホールＶＲは、例えば、図８に示した工程Ｓ１１５０で生成され得る。

次に、図１５および図１６を参照しながら、上記の十字型の冗長配線を用いることによって、配線レイアウトの変更が容易になることを説明する。

図１５は、２つの配線ＷＬおよびＷＵが互いに交差する従来のレイアウトを示し、（ａ）は重なった状態、（ｂ）は下層のレイアウト、（ｃ）は上層レイアウトをそれぞれ示す。図１６は、本願発明の冗長配線を有するレイアウトを示し、（ａ）は重なった状態、（ｂ）は下層のレイアウト、（ｃ）は上層のレイアウトをそれぞれ示す。

図１５（ｂ）と図１６（ｂ）との比較からわかるように、本発明による下層レイアウトは、下層配線ＷＬを交差部で２つに分断し、分断されたＷＬの間の領域に十字の冗長配線ＷＲ１を有している。一方、図１６（ｃ）に示したように、本発明による上層レイアウトは、上層配線ＷＵに直交する方向（下層配線ＷＬと重なるように）設けられた冗長配線ＷＲ２を有している。これらの配線をヴィアホールＶＲを用いて、図１６（ａ）に示したように互いに結線することによって、互いに交差する２つの配線を形成している。

また、下層配線ＷＬに図１６（ｂ）と同じパターンを用いて、図１７（ｂ）および図１７（ｃ）に示したように、冗長ヴィアホールＶＲ’および上層配線ＷＵのパターンを用いることによって、図１７（ａ）に示したパターンの配線を得ることができる。すなわち、ヴィアホールのパターンと上層配線のパターンを変更するだけで、図１６（ａ）に示した接続構造と異なる配線を実現することができる。

また、冗長配線のパターンは、十字に限られず、互いに交差する方向（異なる方向、典型的には直交する方向）に延びる２つの導体部分を有する形状であればよい。例えば、図１８（ａ）に示したようなＳ字でもよいし、図１８（ｂ）に示したようにＨ字状でも良い。また、これらの冗長配線ＷＲは、図１８（ａ）および（ｂ）に示したように、上層の配線ＷＵと重なる導電部を有するように配置すれば、配線のレイアウトの変更を容易に行うことができる。

さらに、従来の配線レイアウトにおける空き領域には、特別の理由が無い限り、上述した冗長配線を配置することが好ましい。例えば、図１９（ａ）及び図１９（ｂ）に示したように、複数の十字の冗長配線ＷＲを規則的に配置すればよい。冗長配線ＷＲの形状は、十字に限られず、Ｓ字やＨ字でもよい。

本発明に関連するレイアウト設計方法のフローチャートである。 本発明に関連する他のレイアウト設計方法のフローチャートである。 本発明に関連する他のレイアウト設計方法のフローチャートである。 本発明に関する第１の構成例に係るマスク設計方法のフローチャートである。 （ａ）〜（ｃ）は、第１の構成例における設計変更の対象となるレイアウトについて修正前、修正中、及び修正後のレイアウトをそれぞれ示すパターン図である。 図４の工程Ｓ１３００において修正マスクを見積もる処理の詳細を示すフローチャートである。 （ａ）〜（ｃ）は、修正マスクを見積もる際に、設計変更の対象となるレイアウトについて修正前、修正中、及び修正後のレイアウトをそれぞれ示すパターン図である。 本発明の第２の構成例に係るマスク設計方法のフローチャートである。 （ａ）〜（ｄ）は、第２の構成例における設計変更の対象となるレイアウトについて、容易化処理前、容易化処理後、容易化処理後かつ設計後、及び容易化処理後かつ回路変更後のレイアウトをそれぞれ示すパターン図である。 （ａ）は第２の構成例に係る設計方法の変形例において１つのメタル層による初期レイアウトを、（ｂ）は本変形例における容易化処理の結果を、（ｃ）は別の容易化処理の結果を、（ｄ）は（ｃ）を用いて設計した後のレイアウトをそれぞれ示すパターン図である。 （ａ）は第２の構成例に係る設計方法の別の変形例において各々１つのメタル層と層間接続層とについての容易化処理の結果を、（ｂ）は（ａ）を用いて設計した後のレイアウトをそれぞれ示すパターン図である。 システムＬＳＩの上面図を模式的に示す図である。 従来の半導体装置のレイアウトの２つの配線平面レイアウト（間にヴィアホールを介在する）を示す図である。 本発明の実施の形態に係る半導体装置のレイアウトの２つの配線平面レイアウトを示す図である。 ２つの配線ＷＬ（下層）およびＷＵ（上層）が互いに交差する従来のレイアウトを示す図である。 ２つの配線ＷＬ（下層）およびＷＵ（上層）が互いに交差する、本発明の実施の形態に係る冗長配線を有するレイアウトを示す図である。 ２つの配線ＷＬ（下層）およびＷＵ（上層）が互いに交差する、本発明の実施の形態に係る冗長配線を有する他のレイアウトを示す図である。 本発明の実施の形態に係る冗長配線のパターンを示す図である。 本発明の実施の形態に係る複数の冗長配線の配置の例を示す図である。 半導体装置のレイアウトを示す模式的な平面図である。 回路変更が発生した場合の従来のマスク設計方法のフローチャートである。 （ａ）は、変更前の配線平面レイアウト（第１レイアウトの一部）を示し、（Ｂ）は、リップアップ後の配線平面レイアウトを示し、（Ｃ）はリルート（再配線）後の配線平面レイアウト（第２レイアウトの一部）を示す図である。

符号の説明

１０，３０ 初期レイアウト
１３，３１，３２，３３ 容易化レイアウト
２０，２０’，２０’’ 修正レイアウト
Ａ，Ｂ，Ｃ，Ｄ 端子

Claims (20)

1. 複数の素子を形成する素子層と、
   前記素子層の上に積層され、前記複数の素子を互いに電気的に接続する配線を形成する第１の配線層および第２の配線層を有し、
   前記第１の配線層は、同一層内において互いに電気的に独立する第１の配線および第２の配線を有し、
   前記第２の配線層は、第１の方向に延びて配置される第１の配線部と、前記第１の方向と異なる第２の方向に延びて配置される第２の配線部との組合せにより形成される第３の配線を有し、
   前記第３の配線が、前記第１の配線および前記第２の配線の両方と互いに上下方向で重なり合う位置関係を有しており、
   前記第１の配線が前記第３の配線における前記第１の配線部と互いに上下方向で重なり合う位置関係を含み、
   前記第２の配線が前記第３の配線における前記第２の配線部と互いに上下方向で重なり合う位置関係を含み、
   前記第１の配線は前記第１の配線部の先端と互いに上下方向で重なり合う位置関係をさらに含み、
   前記第２の配線は前記第２の配線部の先端と互いに上下方向で重なり合う位置関係をさらに含んでいることを特徴とする半導体装置。
2. 複数の素子を形成する素子層と、
   前記素子層の上に積層され、前記複数の素子を互いに電気的に接続する配線を形成する第１の配線層および第２の配線層を有し、
   前記第１の配線層は、同一層内において互いに電気的に独立する第１の配線および第２の配線を有し、
   前記第２の配線層は、第１の方向に延びて配置される第１の配線部と、前記第１の方向と異なる第２の方向に延びて配置される第２の配線部との組合せにより形成される第３の配線を有し、
   前記第３の配線が、前記第１の配線および前記第２の配線の両方と互いに上下方向で重なり合う位置関係を有しており、
   前記第１の配線および前記第２の配線は、ともに前記第３の配線における前記第１の配線部と互いに上下方向で重なり合う位置関係を含んでいることを特徴とする半導体装置。
3. 前記第１の配線および前記第２の配線は、ともに前記第１の配線部の先端と互いに上下方向で重なり合う位置関係をさらに含んでいることを特徴とする請求項２に記載の半導体装置。
4. 複数の素子を形成する素子層と、
   前記素子層の上に積層され、前記複数の素子を互いに電気的に接続する配線を形成する第１の配線層および第２の配線層を有し、
   前記第１の配線層は、同一層内において互いに電気的に独立する第１の配線および第２の配線を有し、
   前記第２の配線層は、第１の方向に延びて配置される第１の配線部と、前記第１の方向と異なる第２の方向に延びて配置される第２の配線部との組合せにより形成される第３の配線を有し、
   前記第３の配線が、前記第１の配線および前記第２の配線の両方と互いに上下方向で重なり合う位置関係を有しており、
   前記第１の配線が前記第３の配線における前記第１の配線部と互いに上下方向で重なり合う位置関係を含み、
   前記第２の配線が前記第３の配線における前記第２の配線部と互いに上下方向で重なり合う位置関係を含み、
   前記第１の配線は前記第１の方向に延びて配置される配線であり、
   前記第２の配線は前記第２の方向に延びて配置される配線であることを特徴とする半導体装置。
5. 前記第１の配線は前記第１の方向に延びて配置される配線であり、
   前記第２の配線は前記第２の方向に延びて配置される配線であることを特徴とする請求項１乃至３のうちのいずれか１項に記載の半導体装置。
6. 前記第１の配線および前記第２の配線は、ともに前記第１の方向に延びて配置される配線であることを特徴とする請求項１乃至３のうちのいずれか１項に記載の半導体装置。
7. 複数の素子を形成する素子層と、
   前記素子層の上に積層され、前記複数の素子を互いに電気的に接続する配線を形成する第１の配線層および第２の配線層を有し、
   前記第１の配線層は、同一層内において互いに電気的に独立する第１の配線および第２の配線を有し、
   前記第２の配線層は、第１の方向に延びて配置される第１の配線部と、前記第１の方向と異なる第２の方向に延びて配置される第２の配線部との組合せにより形成される第３の配線を有し、
   前記第３の配線が、前記第１の配線および前記第２の配線の両方と互いに上下方向で重なり合う位置関係を有しており、
   前記第２の配線層は、前記第１の配線層の下層であることを特徴とする半導体装置。
8. 複数の素子を形成する素子層と、
   前記素子層の上に積層され、前記複数の素子を互いに電気的に接続する配線を形成する第１の配線層および第２の配線層を有し、
   前記第１の配線層は、同一層内において互いに電気的に独立する第１の配線および第２の配線を有し、
   前記第２の配線層は、第１の方向に延びて配置される第１の配線部と、前記第１の方向と異なる第２の方向に延びて配置される第２の配線部との組合せにより形成される第３の配線を有し、
   前記第３の配線が、前記第１の配線および前記第２の配線の両方と互いに上下方向で重なり合う位置関係を有しており、
   前記第１の配線が前記第３の配線における前記第１の配線部と互いに上下方向で重なり合う位置関係を含み、
   前記第２の配線が前記第３の配線における前記第２の配線部と互いに上下方向で重なり合う位置関係を含み、
   前記第２の配線層は、前記第１の配線層の下層であることを特徴とする半導体装置。
9. 前記第２の配線層は、前記第１の配線層の下層であることを特徴とする請求項１乃至６のうちのいずれか１項に記載の半導体装置。
10. 前記第１の方向と前記第２の方向は、互いに直交する関係にあることを特徴とする請求項１乃至９のうちのいずれか１項に記載の半導体装置。
11. 前記第３の配線は、十字の形状であることを特徴とする請求項１０に記載の半導体装置。
12. 前記第３の配線は、Ｓ字の形状であることを特徴とする請求項１０に記載の半導体装置。
13. 前記第３の配線は、Ｈ字の形状であることを特徴とする請求項１０に記載の半導体装置。
14. 複数の素子を形成する素子層と、
    前記素子層の上に積層され、前記複数の素子を互いに電気的に接続する配線を形成する第１の配線層および第２の配線層を有し、
    前記第１の配線層は、同一層内において互いに電気的に独立する第１の配線および第２の配線を有し、
    前記第２の配線層は、第１の方向に延びて配置される第１の配線部と、前記第１の方向と異なる第２の方向に延びて配置される第２の配線部との組合せにより形成される第３の配線を有し、
    前記第３の配線が、前記第１の配線および前記第２の配線の両方と互いに上下方向で重なり合う位置関係を有しており、
    前記第２の配線層は、前記第３の配線を複数有し、複数の前記第３の配線は規則的に配置されていることを特徴とする半導体装置。
15. 複数の素子を形成する素子層と、
    前記素子層の上に積層され、前記複数の素子を互いに電気的に接続する配線を形成する第１の配線層および第２の配線層を有し、
    前記第１の配線層は、同一層内において互いに電気的に独立する第１の配線および第２の配線を有し、
    前記第２の配線層は、第１の方向に延びて配置される第１の配線部と、前記第１の方向と異なる第２の方向に延びて配置される第２の配線部との組合せにより形成される第３の配線を有し、
    前記第３の配線が、前記第１の配線および前記第２の配線の両方と互いに上下方向で重なり合う位置関係を有しており、
    前記第１の配線が前記第３の配線における前記第１の配線部と互いに上下方向で重なり合う位置関係を含み、
    前記第２の配線が前記第３の配線における前記第２の配線部と互いに上下方向で重なり合う位置関係を含み、
    前記第２の配線層は、前記第３の配線を複数有し、複数の前記第３の配線は規則的に配置されていることを特徴とする半導体装置。
16. 前記第２の配線層は、前記第３の配線を複数有し、複数の前記第３の配線は規則的に配置されていることを特徴とする請求項１乃至１３のうちのいずれか１項に記載の半導体装置。
17. 複数の素子を形成する素子層と、
    前記素子層の上に積層され、前記複数の素子を互いに電気的に接続する配線を形成する第１の配線層および第２の配線層を有し、
    前記第１の配線層は、同一層内において互いに電気的に独立する第１の配線および第２の配線を有し、
    前記第２の配線層は、第１の方向に延びて配置される第１の配線部と、前記第１の方向と異なる第２の方向に延びて配置される第２の配線部との組合せにより形成される第３の配線を有し、
    前記第３の配線が、前記第１の配線および前記第２の配線の両方と互いに上下方向で重なり合う位置関係を有しており、
    前記第１の配線および前記第２の配線は、前記第３の配線と電気的に接続されることを特徴とする半導体装置。
18. 複数の素子を形成する素子層と、
    前記素子層の上に積層され、前記複数の素子を互いに電気的に接続する配線を形成する第１の配線層および第２の配線層を有し、
    前記第１の配線層は、同一層内において互いに電気的に独立する第１の配線および第２の配線を有し、
    前記第２の配線層は、第１の方向に延びて配置される第１の配線部と、前記第１の方向と異なる第２の方向に延びて配置される第２の配線部との組合せにより形成される第３の配線を有し、
    前記第３の配線が、前記第１の配線および前記第２の配線の両方と互いに上下方向で重なり合う位置関係を有しており、
    前記第１の配線が前記第３の配線における前記第１の配線部と互いに上下方向で重なり合う位置関係を含み、
    前記第２の配線が前記第３の配線における前記第２の配線部と互いに上下方向で重なり合う位置関係を含み、
    前記第１の配線および前記第２の配線は、前記第３の配線と電気的に接続されることを特徴とする半導体装置。
19. 前記第１の配線および前記第２の配線は、前記第３の配線と電気的に接続されることを特徴とする請求項１乃至１６のうちのいずれか１項に記載の半導体装置。
20. 前記第１の配線および前記第２の配線は、前記第３の配線とそれぞれ第１のヴィアホールおよび第２のヴィアホールにより接続されることを特徴とする請求項１７乃至１９に記載の半導体装置。

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