JP3340267B2 - 半導体記憶装置における配線形成方法 - Google Patents
半導体記憶装置における配線形成方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にＤＲＡＭメモリセルに代表される集積度の
高い、稠密な繰り返し配線パターンの形成方法に関する
ものである。
に係り、特にＤＲＡＭメモリセルに代表される集積度の
高い、稠密な繰り返し配線パターンの形成方法に関する
ものである。
【０００２】
【従来の技術】従来、メモリＬＳＩのセルパターンは、
高集積化に対して単純にその素子寸法を縮小することで
対処されてきた。
高集積化に対して単純にその素子寸法を縮小することで
対処されてきた。
【０００３】図２は従来の一般的なスタック型キャパシ
タ・タイプのＤＲＡＭメモリセルの一部のパターンの概
略平面図である。ここでは、ＤＲＡＭメモリセルの一部
であるワード線、アクティブ・パターン、ストレージ・
ノード・コンタクトのみを抜粋して図示している。
タ・タイプのＤＲＡＭメモリセルの一部のパターンの概
略平面図である。ここでは、ＤＲＡＭメモリセルの一部
であるワード線、アクティブ・パターン、ストレージ・
ノード・コンタクトのみを抜粋して図示している。
【０００４】図２に示すように、ＤＲＡＭメモリセルの
一部であるワード線１，２…、アクティブ・パターン
５、ストレージ・ノード・コンタクト６が示され、メモ
リの高集積化に対しては、ワード線の間隔、線幅の縮
小、アクティブ・パターンの縮小、ストレージ・ノード
・コンタクト６の径の縮小などにより、その実現が図ら
れてきた。
一部であるワード線１，２…、アクティブ・パターン
５、ストレージ・ノード・コンタクト６が示され、メモ
リの高集積化に対しては、ワード線の間隔、線幅の縮
小、アクティブ・パターンの縮小、ストレージ・ノード
・コンタクト６の径の縮小などにより、その実現が図ら
れてきた。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
配線パターンの形成方法では、各素子の高集積化が進む
と、前記したＤＲＡＭメモリセルに代表されるような、
集積度の高い稠密な繰り返しパターンは、全体としての
寸法バランスを保ったまま、健全な状態で形成すること
が困難な状況になってきている。すなわち、図２を用い
て説明すると、デバイス上の設計基準として最小間隔、
最小線幅を使用するワード線では、メモリセル・ブロッ
クの最外周の様に極端にパターン密度が密から疎へと変
化する部分において、フォトリソグラフィにおける配線
の間隔、線幅の変化を生じ、図２のＡの様な部分での配
線間のショート或いは、図２のＢの様な部分での配線幅
の減少によるトランジスタ特性の低下などの問題があ
り、技術的に満足できるものは得られなかった。
配線パターンの形成方法では、各素子の高集積化が進む
と、前記したＤＲＡＭメモリセルに代表されるような、
集積度の高い稠密な繰り返しパターンは、全体としての
寸法バランスを保ったまま、健全な状態で形成すること
が困難な状況になってきている。すなわち、図２を用い
て説明すると、デバイス上の設計基準として最小間隔、
最小線幅を使用するワード線では、メモリセル・ブロッ
クの最外周の様に極端にパターン密度が密から疎へと変
化する部分において、フォトリソグラフィにおける配線
の間隔、線幅の変化を生じ、図２のＡの様な部分での配
線間のショート或いは、図２のＢの様な部分での配線幅
の減少によるトランジスタ特性の低下などの問題があ
り、技術的に満足できるものは得られなかった。
【０００６】本発明は、上記問題点を解決するために、
メモリセル・ブロックの最外周の様に極端にパターン密
度が密から疎へと変化する部分におけるパターン疎密の
影響によるフォトリソグラフィ時のレジストパターニン
グ性能が劣化しても、配線間のショートや配線幅の減少
によるトランジスタ特性の低下などを防止することがで
きる半導体装置の配線パターンの製造方法を提供するこ
とを目的とする。
メモリセル・ブロックの最外周の様に極端にパターン密
度が密から疎へと変化する部分におけるパターン疎密の
影響によるフォトリソグラフィ時のレジストパターニン
グ性能が劣化しても、配線間のショートや配線幅の減少
によるトランジスタ特性の低下などを防止することがで
きる半導体装置の配線パターンの製造方法を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）半導体装置の稠密な繰り返し配線パターンの形成
方法において、極端にパターン密度が密から疎へと変化
するメモリセル・ブロック最外周近傍の部分において、
フォトリソグラフィにおける配線の間隔、線幅の変化が
生じるのを補償するために、メモリセル・ブロック最外
周近傍のワード線配線間の最小間隔部分を形成する部分
の間隔をメモリセル・ブロック内部のワード線配線間隔
に比べて広く形成するとともに、前記メモリセル・ブロ
ック最外周近傍のワード線の配線幅をこのワード線の線
幅の減少が予測される分だけ太くすることを特徴とす
る。
成するために、 （１）半導体装置の稠密な繰り返し配線パターンの形成
方法において、極端にパターン密度が密から疎へと変化
するメモリセル・ブロック最外周近傍の部分において、
フォトリソグラフィにおける配線の間隔、線幅の変化が
生じるのを補償するために、メモリセル・ブロック最外
周近傍のワード線配線間の最小間隔部分を形成する部分
の間隔をメモリセル・ブロック内部のワード線配線間隔
に比べて広く形成するとともに、前記メモリセル・ブロ
ック最外周近傍のワード線の配線幅をこのワード線の線
幅の減少が予測される分だけ太くすることを特徴とす
る。
【０００８】
【作用】本発明によれば、メモリセル・ブロック最外周
近傍のワード線配線間の最小間隔部分を形成する部分
を、よりメモリセル・ブロック内部に位置させるととも
に、前記メモリセル・ブロック最外周近傍のワード線の
配線幅をその配線幅の減少を補償する線幅に設定するよ
うにしたので、メモリセル・ブロックの最外周の様に極
端にパターン密度が密から疎へと変化する部分における
パターン疎密の影響によるフォトリソグラフィ時のレジ
ストパターニング性能が劣化しても、配線間のショート
や配線幅の減少によるトランジスタ特性の低下などを防
止することができる。
近傍のワード線配線間の最小間隔部分を形成する部分
を、よりメモリセル・ブロック内部に位置させるととも
に、前記メモリセル・ブロック最外周近傍のワード線の
配線幅をその配線幅の減少を補償する線幅に設定するよ
うにしたので、メモリセル・ブロックの最外周の様に極
端にパターン密度が密から疎へと変化する部分における
パターン疎密の影響によるフォトリソグラフィ時のレジ
ストパターニング性能が劣化しても、配線間のショート
や配線幅の減少によるトランジスタ特性の低下などを防
止することができる。
【０００９】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。
がら詳細に説明する。
【００１０】図１は本発明の第１実施例を示すＤＲＡＭ
メモリセルの一部のパターンを示す概略平面図である。
ここでは、素子の位置関係を分かり易くするために、図
２と同様に、ワード線・アクティブ・パターン、ストレ
ージ・ノード・コンタクトのみを抜粋して図示してい
る。
メモリセルの一部のパターンを示す概略平面図である。
ここでは、素子の位置関係を分かり易くするために、図
２と同様に、ワード線・アクティブ・パターン、ストレ
ージ・ノード・コンタクトのみを抜粋して図示してい
る。
【００１１】図１において、メモリセル・ブロック最外
周のワード線１１は、隣接するワード線１２に対して、
他のワード線よりも大きい間隔Ｄをもって形成されてい
る。なお、１５はアクティブ・パターン、１６はストレ
ージ・ノード・コンタクトを示している。
周のワード線１１は、隣接するワード線１２に対して、
他のワード線よりも大きい間隔Ｄをもって形成されてい
る。なお、１５はアクティブ・パターン、１６はストレ
ージ・ノード・コンタクトを示している。
【００１２】このように、第１実施例によれば、メモリ
セル・ブロック最外周でのワード線１１の配線間隔Ｄを
十分に広くしているため、仮にパターン疎密の影響によ
るフォトリソグラフィ時のレジスト・パターニング性能
が劣化しても、従来の図２のＡの様な部分での配線間シ
ョート不良が防止できる。更に、図示はしていないが、
このメモリセル・ブロック最外周のワード線１１のフォ
トリソグラフィ時の配線幅減少が発生する場合には、上
記構成に加えて、メモリセル・ブロック最外周のワード
線１１のみを配線幅減少分だけ太く設計しておけば良
い。
セル・ブロック最外周でのワード線１１の配線間隔Ｄを
十分に広くしているため、仮にパターン疎密の影響によ
るフォトリソグラフィ時のレジスト・パターニング性能
が劣化しても、従来の図２のＡの様な部分での配線間シ
ョート不良が防止できる。更に、図示はしていないが、
このメモリセル・ブロック最外周のワード線１１のフォ
トリソグラフィ時の配線幅減少が発生する場合には、上
記構成に加えて、メモリセル・ブロック最外周のワード
線１１のみを配線幅減少分だけ太く設計しておけば良
い。
【００１３】図３は本発明の第２実施例を示すＤＲＡＭ
メモリセルの一部のパターンを示す概略平面図である。
ここでも、素子の位置関係を分かり易くするために、図
２と同様に、ワード線・アクティブ・パターン、ストレ
ージ・ノード・コンタクトのみを抜粋して図示してい
る。
メモリセルの一部のパターンを示す概略平面図である。
ここでも、素子の位置関係を分かり易くするために、図
２と同様に、ワード線・アクティブ・パターン、ストレ
ージ・ノード・コンタクトのみを抜粋して図示してい
る。
【００１４】図３において、メモリセル・ブロック最外
周のワード線２１は、図２の従来例に比べて、１本追加
された型になっている。なお、２５はアクティブ・パタ
ーン、２６はストレージ・ノード・コンタクトを示して
いる。
周のワード線２１は、図２の従来例に比べて、１本追加
された型になっている。なお、２５はアクティブ・パタ
ーン、２６はストレージ・ノード・コンタクトを示して
いる。
【００１５】このように、第２実施例によれば、メモリ
セル・ブロック最外周のワード線２１は、ワード線配線
としての最小間隔部分を形成する部分を有しないため、
仮にパターン疎密の影響によるフォトリソグラフィ時の
レジスト・パターニング性能が多少劣化しても、図２の
Ａの様な部分をメモリセル・ブロック最外周部に配置し
ないことによる、メモリセル・ブロック最外周のワード
線２１をパターニングするフォトリソグラフィの露光マ
ージン、すなわち、レジストパターニング時の露光量の
不足によるブリッジ発生による配線ショート不良から、
逆にオーバー露光による配線ノッチ不良が発生する迄の
露光量の許容範囲を、所望のパターン目標寸法を得る場
合の露光量に対して、十分な余裕を持って設定すること
ができる。
セル・ブロック最外周のワード線２１は、ワード線配線
としての最小間隔部分を形成する部分を有しないため、
仮にパターン疎密の影響によるフォトリソグラフィ時の
レジスト・パターニング性能が多少劣化しても、図２の
Ａの様な部分をメモリセル・ブロック最外周部に配置し
ないことによる、メモリセル・ブロック最外周のワード
線２１をパターニングするフォトリソグラフィの露光マ
ージン、すなわち、レジストパターニング時の露光量の
不足によるブリッジ発生による配線ショート不良から、
逆にオーバー露光による配線ノッチ不良が発生する迄の
露光量の許容範囲を、所望のパターン目標寸法を得る場
合の露光量に対して、十分な余裕を持って設定すること
ができる。
【００１６】従って、この様な配線層において、量産時
の配線歩留向上が期待できる。
の配線歩留向上が期待できる。
【００１７】更に、図示はしていないが、このメモリセ
ル・ブロック最外周のワード線２１のフォトリソグラフ
ィ時の配線幅減少が発生する場合には、第１実施例と同
様にメモリセル・ブロック最外周のワード線２１のみ
を、ストレージ・ノード・コンタクト２６との余裕を考
慮して、メモリセル・ブロック外周側に配線幅減少分だ
け太く設計しておけば良い。
ル・ブロック最外周のワード線２１のフォトリソグラフ
ィ時の配線幅減少が発生する場合には、第１実施例と同
様にメモリセル・ブロック最外周のワード線２１のみ
を、ストレージ・ノード・コンタクト２６との余裕を考
慮して、メモリセル・ブロック外周側に配線幅減少分だ
け太く設計しておけば良い。
【００１８】次に、本発明の第３実施例について説明す
る。
る。
【００１９】図４は本発明の第３実施例を示すＤＲＡＭ
メモリセルの一部のパターンを示す概略平面図である。
ここでも、素子の位置関係を分かり易くするために、図
２と同様に、ワード線・アクティブ・パターン、ストレ
ージ・ノード・コンタクトのみを抜粋して図示してい
る。
メモリセルの一部のパターンを示す概略平面図である。
ここでも、素子の位置関係を分かり易くするために、図
２と同様に、ワード線・アクティブ・パターン、ストレ
ージ・ノード・コンタクトのみを抜粋して図示してい
る。
【００２０】図４において、メモリセル・ブロック最外
周のワード線３１は、図２の従来例に比べ、更にその外
側にダミー配線３８を追加するようになっている。な
お、３５はアクティブ・パターン、３６はストレージ・
ノード・コンタクトを示している。
周のワード線３１は、図２の従来例に比べ、更にその外
側にダミー配線３８を追加するようになっている。な
お、３５はアクティブ・パターン、３６はストレージ・
ノード・コンタクトを示している。
【００２１】このように、第３実施例によれば、図４か
ら明らかな様に、この方法によっても、メモリセル・ブ
ロック最外周のワード線３１は、ワード線配線としての
最小間隔部分を形成する部分を有しないため、ワード線
をパターニングする場合、前述した第１及び第２実施例
と同様の効果が得られる。しかも、この実施例の場合、
追加されるダミー配線３８は電気的に、回路動作上、全
く寄与しないので、局所的にパターン不良が発生して、
ダミー配線３８とメモリセル・ブロック最外周のワード
線３１が短絡したとしても、回路の不良につながること
はない。
ら明らかな様に、この方法によっても、メモリセル・ブ
ロック最外周のワード線３１は、ワード線配線としての
最小間隔部分を形成する部分を有しないため、ワード線
をパターニングする場合、前述した第１及び第２実施例
と同様の効果が得られる。しかも、この実施例の場合、
追加されるダミー配線３８は電気的に、回路動作上、全
く寄与しないので、局所的にパターン不良が発生して、
ダミー配線３８とメモリセル・ブロック最外周のワード
線３１が短絡したとしても、回路の不良につながること
はない。
【００２２】従って、第１実施例及び第２実施例に比べ
て、更に、製造歩留りの向上が期待できる。
て、更に、製造歩留りの向上が期待できる。
【００２３】上記第１〜第３実施例では、ＤＲＡＭメモ
リセルのワード線に適用した例を説明したが、同様な稠
密な繰り返し配線パターンを有する場合であれば、ＳＲ
ＡＭ、ＲＯＭなどのメモリセルにも適用可能である。ま
た、第２実施例では、メモリセル・ブロック最外周のワ
ード線配線を工夫した例を用いて説明したが、電気的に
メモリセル動作に寄与しないダミー配線を、メモリセル
・ブロック最外周部に配置して同様の効果を得ることが
できる。
リセルのワード線に適用した例を説明したが、同様な稠
密な繰り返し配線パターンを有する場合であれば、ＳＲ
ＡＭ、ＲＯＭなどのメモリセルにも適用可能である。ま
た、第２実施例では、メモリセル・ブロック最外周のワ
ード線配線を工夫した例を用いて説明したが、電気的に
メモリセル動作に寄与しないダミー配線を、メモリセル
・ブロック最外周部に配置して同様の効果を得ることが
できる。
【００２４】また、上記実施例においては、メモリセル
・ブロック最外周のワード線についてのみ述べたが、最
外周から２本目まで、もしくはそれ以上、つまり、メモ
リセル・ブロック最外周近傍のワード線にまでに広げ
て、適用することも本発明に含まれることは言うまでも
ない。
・ブロック最外周のワード線についてのみ述べたが、最
外周から２本目まで、もしくはそれ以上、つまり、メモ
リセル・ブロック最外周近傍のワード線にまでに広げ
て、適用することも本発明に含まれることは言うまでも
ない。
【００２５】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００２６】
【発明の効果】（１）本発明によれば、メモリセル・ブ
ロック最外周のワード線の配線間隔を十分に広く有して
いるため、仮にパターン疎密の影響によるフォトリソグ
ラフィ時のレジスト・パターニング性能が劣化しても、
ワード線配線としての最小間隔部分での配線間ショート
不良を防止することができる。
ロック最外周のワード線の配線間隔を十分に広く有して
いるため、仮にパターン疎密の影響によるフォトリソグ
ラフィ時のレジスト・パターニング性能が劣化しても、
ワード線配線としての最小間隔部分での配線間ショート
不良を防止することができる。
【００２７】更に、このメモリセル・ブロック最外周の
ワード線のフォトリソグラフィ時の配線幅減少が発生す
る場合には、上記構成に加えて、メモリセル・ブロック
最外周のワード線のみを予め配線幅減少分だけ太く設定
するようにしているので、配線幅の減少によるトランジ
スタ特性の低下などを防止することができる。
ワード線のフォトリソグラフィ時の配線幅減少が発生す
る場合には、上記構成に加えて、メモリセル・ブロック
最外周のワード線のみを予め配線幅減少分だけ太く設定
するようにしているので、配線幅の減少によるトランジ
スタ特性の低下などを防止することができる。
【００２８】（２）また、メモリセル・ブロック最外周
のワード線は、ワード線配線としての最小間隔部分を形
成する部分を有しないので、仮にパターン疎密の影響に
よるフォトリソグラフィ時のレジスト・パターン性能が
多少劣化しても、ワード線配線としての最小間隔部分が
メモリセル・ブロック最外周部に配置されないので、メ
モリセル・ブロック最外周のワード線をパターニングす
るフォトリソグラフィの露光マージン、すなわち、レジ
ストパターニング時の露光量の不足によるブリッジ発生
での配線ショート不良から、逆にオーバー露光による配
線ノッチ不良が発生するまでの、露光量の許容範囲を、
所望のパターン目標寸法を得る場合の露光量に対して、
十分な余裕を持って設定することができる。
のワード線は、ワード線配線としての最小間隔部分を形
成する部分を有しないので、仮にパターン疎密の影響に
よるフォトリソグラフィ時のレジスト・パターン性能が
多少劣化しても、ワード線配線としての最小間隔部分が
メモリセル・ブロック最外周部に配置されないので、メ
モリセル・ブロック最外周のワード線をパターニングす
るフォトリソグラフィの露光マージン、すなわち、レジ
ストパターニング時の露光量の不足によるブリッジ発生
での配線ショート不良から、逆にオーバー露光による配
線ノッチ不良が発生するまでの、露光量の許容範囲を、
所望のパターン目標寸法を得る場合の露光量に対して、
十分な余裕を持って設定することができる。
【００２９】従って、この様な配線パターンにおいて、
量産時の配線歩留向上が期待できる。
量産時の配線歩留向上が期待できる。
【００３０】更に、このメモリセル・ブロック最外周の
ワード線のフォトリソグラフィ時の配線幅減少が発生す
る場合には、上記構成に加えて、メモリセル・ブロック
最外周のワード線のみをストレージ・ノード・コンタク
トとの余裕を考慮して、予めメモリセル外周側に配線幅
減少分だけ太く設定したので、配線幅の減少によるトラ
ンジスタ特性の低下などを防止することができる。
ワード線のフォトリソグラフィ時の配線幅減少が発生す
る場合には、上記構成に加えて、メモリセル・ブロック
最外周のワード線のみをストレージ・ノード・コンタク
トとの余裕を考慮して、予めメモリセル外周側に配線幅
減少分だけ太く設定したので、配線幅の減少によるトラ
ンジスタ特性の低下などを防止することができる。
【００３１】更に、後述する第３実施例に比較して、Ｃ
ＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）
によってマスクを設計する際に、メモリセル・ブロック
最外周のワード線を一本コピーするのみで済むため、マ
スク設計上の労力を大幅に低減することができる。
ＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）
によってマスクを設計する際に、メモリセル・ブロック
最外周のワード線を一本コピーするのみで済むため、マ
スク設計上の労力を大幅に低減することができる。
【００３２】（３）更に、メモリセル・ブロック最外周
のワード線はワード線配線としての最小間隔部分を形成
する部分を有しないので、ワード線をパターニングする
場合、前述した（１）及び（２）と同様の効果が得られ
る。しかも、ここでは、追加されるダミー配線は電気的
に、回路動作上、全く寄与しないので、局所的にパター
ン不良が発生して、ダミー配線とメモリセル・ブロック
最外周のワード線が短絡したとしても、回路の不良につ
ながることはない。
のワード線はワード線配線としての最小間隔部分を形成
する部分を有しないので、ワード線をパターニングする
場合、前述した（１）及び（２）と同様の効果が得られ
る。しかも、ここでは、追加されるダミー配線は電気的
に、回路動作上、全く寄与しないので、局所的にパター
ン不良が発生して、ダミー配線とメモリセル・ブロック
最外周のワード線が短絡したとしても、回路の不良につ
ながることはない。
【００３３】従って、第１実施例及び第２実施例に比べ
て、更に、製造歩留の向上が期待できる。
て、更に、製造歩留の向上が期待できる。
【００３４】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すＤＲＡＭメモリセル
の一部のパターンを示す概略平面図である。
の一部のパターンを示す概略平面図である。
【図２】従来のＤＲＡＭメモリセルの一部のパターンを
示す概略平面図である。
示す概略平面図である。
【図３】本発明の第２実施例を示すＤＲＡＭメモリセル
の一部のパターンを示す概略平面図である。
の一部のパターンを示す概略平面図である。
【図４】本発明の第３実施例を示すＤＲＡＭメモリセル
の一部のパターンを示す概略平面図である。
の一部のパターンを示す概略平面図である。
１１，２１，３１ メモリセル・ブロック最外周のワ
ード線 １２ ワード線 １５，２５，３５ アクティブ・パターン １６，２６，３６ ストレージ・ノード・コンタクト ３８ ダミー配線
ード線 １２ ワード線 １５，２５，３５ アクティブ・パターン １６，２６，３６ ストレージ・ノード・コンタクト ３８ ダミー配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/3205 H01L 21/82 H01L 27/108
Claims (1)
- 【請求項１】マスク上の複数のマスク配線パターンを半
導体基板上に転写することにより、所望の配線幅を有す
る複数の配線をメモリセル領域上に互いに所定の間隔で
形成する半導体記憶装置における配線形成方法におい
て、 前記複数のマスク配線パターンの内、前記メモリセル領
域において最外側の配線に対応するマスク配線パターン
は、他のマスク配線パターンよりも配線パターンの幅が
太く設定され、かつ、前記最外側の配線に対応するマス
ク配線パターンとそのマスク配線パターンに隣接するマ
スク配線パターンとの間隔は、他の隣接するマスク配線
パターンの間隔よりも大きく設定されていることを特徴
とする半導体記憶装置における配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29616194A JP3340267B2 (ja) | 1994-11-30 | 1994-11-30 | 半導体記憶装置における配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29616194A JP3340267B2 (ja) | 1994-11-30 | 1994-11-30 | 半導体記憶装置における配線形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153859A JPH08153859A (ja) | 1996-06-11 |
| JP3340267B2 true JP3340267B2 (ja) | 2002-11-05 |
Family
ID=17829953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29616194A Expired - Fee Related JP3340267B2 (ja) | 1994-11-30 | 1994-11-30 | 半導体記憶装置における配線形成方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3340267B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036033A (ja) | 1999-07-16 | 2001-02-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100333845B1 (ko) * | 1999-10-01 | 2002-04-25 | 윤종용 | 반도체 장치의 배선층 레이아웃 구조 |
| JP2003017590A (ja) | 2001-06-29 | 2003-01-17 | Toshiba Corp | 半導体装置及びその製造方法 |
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