KR100333845B1 - 반도체 장치의 배선층 레이아웃 구조 - Google Patents

반도체 장치의 배선층 레이아웃 구조 Download PDF

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Abstract

서로 이웃하여 복수개 배치되는 배선층들을 구비하는 반도체 장치의 배선층 레이아웃 구조가 개시되어 있다. 배선층은 평면상에서 그 일 측면에 하나 이상의 요철부가 형성된 레이아웃으로 설계되며, 요철부는 배선층들의 상부에 절연층이 형성될 때 이웃하는 배선층과의 사이에 소정폭의 갭이 형성될 수 있도록 설계되어 요철부에 의해 배선층의 선폭을 변화시킨다. 따라서, 배선층의 형성 이후에 발생하는 감광막 손실을 제거할 수 있으며, 감광막 제거 공정시 감광막이 완전히 제거되어 패시베이션 불량이 발생하지 않는다.

Description

반도체 장치의 배선층 레이아웃 구조{Layout structure of interconnection in semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 다이내믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 장치에 있어서 패시베이션 불량을 방지할 수 있는 배선층의 레이아웃 구조에 관한 것이다.
반도체 장치에 있어서 다층 금속화 공정이 실용화됨에 따라, 각각의 금속 배선층들을 절연시키기 위한 층간 절연층(intermetal dielectric film; IMD) 및 웨이퍼의 최상부에 형성되는 패시베이션층에 대한 중요성이 강조되고 있다. 층간 절연층은 배선층들 간의 기생 캐패시턴스를 감소시키기 위하여 저유전 물질로 형성되어야 하고, 우수한 단차 도포성(step coverage)을 가져야 한다. 패시베이션층은 조립 및 패키징 동안에 최상부 배선층의 물리적/화학적 손상을 방지하기 위한 절연층으로서, 우수한 평탄도를 가져야 하며 다음과 같은 특성들을 만족하여야 한다.
첫째, 외부 환경으로부터 칩을 보호할 수 있어야 한다. 즉, 패키징 재료나 가혹한 사용자 환경들로부터 칩이 동작할 수 있도록 외부로부터 들어오는 모든 손상들을 흡수할 수 있어야 한다. 더욱이, 향후의 패키지는 노출된 칩(bare chip) 실장 기술이 주종이 될 것으로 예측되므로, 패시베이션층에 대한 이러한 요구가 더욱 강력해질 것이다.
둘째, 배선층을 보호하여야 한다. 즉, 패시베이션층은 소자의 동작시 발생할 수 있는 배선층의 변형 및 스트레스 등으로 인한 패턴 변화를 방지할 수 있어야 하며, 특히 케미칼로부터 배선층의 부식을 방지할 수 있어야 한다.
셋째, 배선층의 선폭이 계속 작아지므로 기생 캐패시턴스에 의한 신호 전달 지연(signal propagation delay)을 방지할 수 있어야 한다. 즉, 패시베이션층은 저유전율을 가져야 한다.
상술한 특성들을 고려하여 현재는 실리콘 질화막(SiN)을 플라즈마-증진 화학 기상 증착(plasma-enhanced chemical vapor deposition; PECVD) 방법으로 증착하여 패시베이션층을 형성한 후, 그 상부에 두꺼운 폴리이미드(polyimide)층을 형성하는 공정이 일반적으로 사용되고 있다. PECVD-실리콘 질화막으로 이루어진 패시베이션층은 나트륨(Na+)과 같은 이동성 이온 및 수분에 대한 불투과성 장벽의 역할을 하며, 칩이 스크래칭(scratching)되는 것을 방지할 수 있다. 폴리이미드층은 웨이퍼의 가장 최상부에 형성되는 패시베이션층으로서, 본딩 패드(bonding pad)의 금속층과 칩 패키지를 연결하기 위한 다이 본딩(die bonding) 공정 동안에 외부로부터의 충격을 완화시키고 보이드(void)의 형성을 억제하는 역할을 한다.
그러나, 반도체 장치의 고집적화에 의해 배선층들 사이의 간격(space)이 감소함에 따라 상술한 패시베이션층을 형성하는데 있어서 여러 가지 공정 불량들이 발생하고 있다.
도 1은 통상적인 배선층 레이아웃 구조를 도시한 평면도이다.
도 1에 도시한 바와 같이, 통상적인 배선층(12)은 평면상의 측면들이 일직선의 형상을 갖는 레이아웃으로 설계되며 동일한 피치(pitch)로 복수개의 배선층(12)들이 배열된다. 여기서, 배선층(12)의 피치는 배선층(12)의 선폭과 이웃하는 배선층과의 간격을 합한 값으로 정의된다. 그러나, 컴퓨터 원용 설계(CAD) 작업이나 사진 공정의 한계로 인하여 배선층(12)이 사선으로 꺾이는 영역(B 영역)에서는 이웃하는 배선층과의 간격이 직선 영역(A 영역)에 비해 넓어지게 되어, 후속하는 패시베이션 공정시 배선층 간격이 넓은 영역에서 패시베이션층이 손실되는 문제가 발생한다. 이를 보다 상세히 설명하면 다음과 같다.
도 2a 및 도 2b는 각각 도 1의 A 영역 및 B 영역에 대한 질화막 패시베이션층 증착 후의 단면도들이다. 먼저, 절연층(10)이 형성되어 있는 반도체 기판(도시하지 않음)의 상부에 도 1에 도시한 바와 같은 레이아웃 구조를 갖는 금속 배선층(12)들을 형성한 후, 그 상부에 PECVD 방법으로 산화막층(14)을 형성한다. 이어서, 산화막층(14)의 상부에 PECVD 방법으로 질화막을 증착하여 패시베이션층(16)을 형성한다. 이때, 배선층 간격이 상대적으로 좁은 A 영역에서는 배선층(12)의 상부 영역이 패시베이션층(16)에 의해 막히게 되어 그 내부에 공동(cavity)(18)이 형성된다. 반면에, 배선층 간격이 상대적으로 넓은 B 영역에서는 패시베이션층(16)이 정상적인 프로파일, 즉 이웃하는 배선층과의 사이에 소정 폭의 갭(gap)(20)이 형성되는 프로파일로 증착된다.
이어서, 도시하지는 않았으나 사진 공정을 통해 패시베이션층(16)이 형성된 결과물의 상부에 감광막을 도포하고 이를 노광 및 현상하여 패드 영역 및 퓨즈 영역을 각각 정의하는 감광막 패턴을 형성한다. 이어서, 감광막 패턴을 마스크로 이용하여 노출된 패시베이션층(16) 및 산화막층(14)을 식각하여 패드 영역 및 퓨즈 영역을 각각 오픈시킨다.
그러나, 상술한 사진 공정시 배선층 간격이 넓은 B 영역의 감광막이 배선층 간격이 좁은 A 영역에 형성되어 있는 공동 쪽으로 빨려 들어가게 되어(도 1의 C 방향) B 영역의 감광막 두께가 손실되는 문제가 발생하게 된다. 이에 따라, 패드 영역 및 퓨즈 영역의 패시베이션층(16)을 식각할 때, 감광막으로 커버되어 패시베이션층의 식각이 저지되어야 할 B 영역에서는 감광막의 두께 손실로 인해 패시베이션층(16)이 식각되어 그 하부의 배선층(12)이 노출되는 패시베이션 불량이 발생하게 된다.
도 3a 및 도 3b는 각각 도 1의 A 영역 및 B 영역에 대한 폴리이미드층 베이크(bake) 공정 후의 단면도들이다. 패드 영역 및 퓨즈 영역을 오픈시키는데 사용되었던 감광막 패턴을 에싱 및 스트립 공정으로 제거한다. 이때, 배선층 간격이 좁은 A 영역의 공동 내에 스며들어갔던 감광막 찌꺼기가 그 상부의 패시베이션층(16)에 의해 막혀져 있으므로, 에싱 및 스트립 공정 진행시 이 감광막 찌꺼기가 완전히 제거되지 못하고 남아있게 된다.
이어서, 결과물의 상부에 폴리이미드층(22)을 수 ㎛의 두께로 도포한 후, 사진식각 공정을 통해 폴리이미드층(22)을 식각하여 패드 영역의 금속층을 노출시킨다. 계속해서, 약 350℃의 온도에서 30분간 베이크를 진행하여 폴리이미드층(22)을 경화시킨다. 상술한 베이크 공정시, 도 2의 패드 오픈용 사진식각 공정 후에 배선층 간격이 좁은 A 영역의 공동 내에 남아있던 감광막 찌꺼기가 버닝(burning)되면서 가스가 생성되고, 압력이 상대적으로 약한 B 영역 쪽으로 가스가 이동하여 B 영역 내의 배선층(12)들 사이에 형성되어 있는 홈을 통해 분출되면서 그 상부에 적층되어 있는 폴리이미드층(22)을 터뜨리는 불량이 발생하게 된다(D 참조).
상술한 바와 같이 패드 오픈용 사진식각 공정 및 폴리이미드층 베이크 공정 후에 발생하는 불량들은 제품의 신뢰성을 저하시키게 되므로, 이러한 불량들을 해결하는 것이 필수적이다. 패시베이션 불량을 해결하기 위한 방법으로는 공정 추가에 의한 개선 및 새로운 패시베이션막 적용을 통한 개선 등이 고려되고 있으나, 공정 추가에 의한 원가 상승과 신규 물질 적용에 의한 제품의 신뢰성 열화 및 소자의 전기적 특성 변화 등이 초래될 수 있다는 문제가 있다.
따라서, 본 발명의 일 목적은 배선층의 형성 이후에 발생하는 공정 불량들을 방지할 수 있는 반도체 장치의 배선층 레이아웃 구조를 제공하는데 있다.
본 발명의 다른 목적은 반도체 후미공정(back-end process) 중에서 패시베이션층 증착 공정 이후에 발생하는 공정 불량들을 방지할 수 있는 반도체 장치를 제공하는데 있다.
도 1은 통상적인 배선층 레이아웃 구조를 도시한 평면도이다.
도 2a 및 도 2b는 각각 도 1의 A 영역 및 B 영역에 대한 질화막 패시베이션층 증착 후의 단면도들이다.
도 3a 및 도 3b는 각각 도 1의 A 영역 및 B 영역에 대한 폴리이미드층 베이크 공정 후의 단면도들이다.
도 4는 본 발명에 의한 배선층의 레이아웃 구조를 도시한 평면도이다.
도 5는 도 4의 EE'선에 따른 단면도이다.
도 6은 본 발명의 실시예가 적용되는 DRAM 장치의 주변 회로 영역을 도시한 단면도이다.
도 7은 도 6에 형성된 제2 배선층의 레이아웃 구조를 도시한 평면도이다.
도 8은 도 7의 FF'선에 따른, 질화막 패시베이션층 증착 후의 단면도이다.
도 9는 도 7의 FF'선에 따른, 폴리이미드층 베이크 공정 후의 단면도이다.
도 10a 및 도 10b는 종래 방법에 의한 배선층들의 평면도 및 단면도를 도시한 SEM 사진들이다.
도 11a 및 도 11b는 본 발명에 의한 배선층들의 평면도 및 단면도를 도시한 SEM 사진들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 배선층 102 : 요철부
104 : 절연층 106 : 갭
200 : 반도체 기판 202 : 필드 산화막층
203 : 게이트 절연층 204 : 게이트 전극
205 : 캡핑층 206 : 소오스/드레인 영역
207 : 스페이서 210 : 절연층
212 : 콘택홀 214 : 제1 배선층
216 : 제1 산화막층 218 : 층간 절연층
222 : 비아 홀 224 : 제2 배선층
225 : 요철부 226 : 제2 산화막층
228 : 패시베이션층 229 : 갭
230 : 폴리이미드층
상기 일 목적을 달성하기 위하여 본 발명은, 서로 이웃하여 복수개 배치되는 배선층들을 구비하는 반도체 장치의 배선층 레이아웃 구조에 있어서, 상기 배선층들은 평면상에서 그 일 측면에 하나 이상의 요철부가 형성된 레이아웃으로 설계되며, 상기 요철부는 상기 배선층들의 상부에 절연층이 형성될 때 이웃하는 배선층과의 사이에 형성되는 상기 절연층에 소정 폭의 갭이 형성될 수 있는 간격을 가지도록 설계되는 것을 특징으로 하는 반도체 장치의 배선층 레이아웃 구조를 제공한다.
바람직하게는, 이웃하는 배선층과의 간격을 S라 하고, 절연층의 측면 두께를 T, 그리고 갭의 폭을 α라 정의할 때, 배선층 레이아웃의 요철부는의 관계가 성립되도록 설계된다.
바람직하게는, 배선층 레이아웃의 요철부는 배선층의 상부에 절연층이 적층될 때 공동이 형성될 정도로 이웃하는 배선층과의 간격이 좁은 영역에만 형성된다.
바람직하게는, 배선층은 평면상에서 상기 일 측면에 대응되는 타 측면에도 하나 이상의 요철부가 형성된 레이아웃으로 설계된다.
바람직하게는, 하나의 배선층의 일 측면에 하나의 요철부가 형성될 때, 상기 배선층에 이웃하는 배선층의 대향되는 측면의 동일한 위치에 하나의 요철부가 형성된다.
또한, 상기 일 목적을 달성하기 위하여 본 발명은, 서로 이웃하여 복수개 배치되는 배선층들을 구비하며, 이웃하는 배선층과의 간격이 좁은 제1 영역과 상기 제1 영역보다 넓은 간격을 갖는 제2 영역이 연결되어 있는 반도체 장치의 배선층 레이아웃 구조에 있어서, 상기 배선층들은 평면상에서 그 일 측면에 하나 이상의 요철부가 형성된 레이아웃으로 설계되며, 상기 요철부는 상기 제1 영역에 대응되는 부위에만 형성되어 상기 제1 영역의 배선층 간격을 증가시키는 것을 특징으로 하는 반도체 장치의 배선층 레이아웃 구조를 제공한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 복수개의 메모리 셀이 배치되는 셀 어레이 영역과, 상기 메모리 셀들을 구동시키기 위한 주변 회로 영역을 갖는 반도체 장치에 있어서, 상기 셀 어레이 영역과 상기 주변 회로 영역에 각각 소정의 패턴으로 형성된 복수개의 배선층들; 및 상기 배선층들의 상부에 형성된 절연층을 구비하여, 상기 배선층은 상부에 상기 절연층이 형성될 때 이웃하는 배선층과의 사이에 형성되는 상기 절연층에 소정 폭의 갭이 형성될 수 있도록 평면상에서 그 일 측면에 하나 이상의 요철부가 형성된 레이아웃으로 설계되어, 상기 요철부에 의해 상기 배선층의 선폭을 변화시키는 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하게는, 배선층 레이아웃의 요철부는 주변 회로 영역에만 형성된다.
본 발명에 의하면, 배선층의 레이아웃 구조를 변경하여 이웃하는 배선층과의 간격을 증대시킨다. 따라서, 공정의 추가나 신규 물질의 적용없이 패시베이션층 증착 후에 발생하는 공정 불량들을 방지할 수 있으므로 소자의 신뢰성을 향상시킬 수 있다.이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 4는 본 발명에 의한 배선층의 레이아웃 구조를 도시한 평면도이고, 도 5는 도 4의 EE'선에 따른 단면도이다.
도 4 및 도 5를 참조하면, 본 발명에 의한 배선층(100)은 평면상에서 그 일 측면에 하나 이상의 요철부(102)가 형성된 레이아웃으로 설계되어 이 요철부(102)에 의해 배선층(100)의 선폭을 변화시킨다. 즉, 본 발명의 배선층(100)은 동일 피치를 유지하면서 그 선폭을 감소시켜 이웃하는 배선층과의 간격을 넓혀줄 수 있도록 요철부를 갖는 레이아웃 패턴으로 형성된다. 또한, 배선층 레이아웃의요철부(102)는 배선층(100)의 상기 일 측면에 대응되는 타 측면에도 하나 이상 형성될 수 있다. 또한, 하나의 배선층(100)의 일 측면에 하나의 요철부(102)가 형성될 때, 상기 배선층(100)에 이웃하는 배선층(100)의 대향되는 측면의 동일한 위치에 하나의 요철부(102)가 형성되는 것이 바람직하다.
배선층 레이아웃의 요철부(102)는 배선층 간격을 증대시켜 절연층(104)의 적층시 이웃하는 배선층과의 사이에 소정 폭의 갭(106)이 형성될 수 있도록 설계된다. 즉, 이웃하는 배선층과의 간격을 S라 하고, 절연층(104)의 측면 두께를 T, 그리고 갭(106)의 폭을 α라 정의할 때, 배선층 레이아웃의 요철부(102)는
의 관계가 성립되도록 설계된다.
바람직하게는, 본 발명에 의한 배선층 레이아웃의 요철부(102)는 배선층(100)의 상부에 절연층(104)이 적층될 때 공동이 형성될 정도로 이웃하는 배선층과의 간격이 좁은 영역에만 형성되어 상기 영역의 배선층 간격을 증대시킨다. 일반적으로, 배선층 레이아웃의 설계 작업시 배선층의 방향 전환에 의해 배선층 간격의 변화 영역이 불가피하게 발생하는데, 이러한 배선층 간격의 변화 영역에 대응되는 배선층 부위에 요철부(102)를 형성함으로써 배선층 간격을 조절할 수 있다.
도 6은 본 발명의 실시예가 적용되는 이중-금속배선 구조(double-level-metal interconnect structure)를 갖는 DRAM 장치의 주변 회로 영역을 도시한 단면도이다.
도 6을 참조하면, 필드 산화막층(202)에 의해 활성 영역과 비활성 영역으로 구분되어진 반도체 기판(200)의 상부에 열산화 공정을 통해 게이트 절연층(203)을 형성한다. 게이트 절연층(203)의 상부에 폴리실리콘층(204a), 텅스텐 실리사이드층(204b) 및 캡핑층(205)을 순차적으로 증착한다. 폴리실리콘층(204a)은 통상의 도핑 공정, 예컨대 확산 공정, 이온주입 공정 또는 인-시튜 도핑 공정에 의해 고농도의 불순물로 도핑된다. 또한, 텅스텐 실리사이드 대신 타이타늄 실리사이드나 탄탈륨 실리사이드와 같은 다른 내화성 금속 실리사이드를 사용할 수 있음을 물론이다.
사진식각 공정을 통해 캡핑층(205)을 게이트 전극의 패턴으로 패터닝한 후, 패터닝된 캡핑층(205)을 이용하여 텅스텐 실리사이드층(204b) 및 폴리실리콘층(204a)을 식각함으로써 폴리사이드 구조의 게이트 전극(204)을 형성한다. 게이트 전극(204)이 형성된 결과물의 상부에 산화막을 증착하고 이를 전면 에치백하여 게이트 전극(204)의 양 측벽에 스페이서(207)들을 형성한다. 이어서, 스페이서(207) 및 게이트 전극(204)을 마스크로 이용하여 불순물을 이온주입함으로써 게이트 전극(204) 양측의 기판 표면에 소오스/드레인 영역(206)을 형성한다.
이어서, 비트라인 및 캐패시터(도시하지 않음)와 같은 전도성 소자들을 형성한 후, 그 상부에 상기 소자들을 제1 배선층으로부터 전기적으로 절연시키기 위한 절연층(interlayer dielectric layer)(210)을 형성한다. 사진식각 공정으로 절연층(210)을 식각하여 트랜지스터의 게이트 전극(204) 및 소오스/드레인 영역(206)을 각각 노출시키는 콘택홀(212)을 형성한다. 결과물의 상부에 금속, 예컨대 텅스텐(W)을 화학 기상 증착(CVD) 방법에 의해 증착하고 이를 사진식각 공정으로 패터닝하여 제1 배선층(214)을 형성한다.
제1 배선층(214)이 형성된 결과물의 상부에 PECVD 방법으로 제1 산화막층(216)을 증착한 후, 그 상부에 도핑되지 않은 산화막, 예컨대 언도프드 실리케이트 글라스(undoped silicate glass; USG)를 약 6000Å의 두께로 증착하여 층간 절연층(IMD)(218)을 형성한다. 층간 절연층(218)의 상부에 스핀-온 글라스(spin-on glass; SOG)(도시하지 않음)를 도포한 후 베이크 공정으로 SOG층을 경화시킨다. 이어서, SOG층을 에치백하여 층간 절연층(218)의 표면을 평탄화시킨다.
사진식각 공정으로 층간 절연층(218)을 습식 식각한 후 건식 식각하여 제1 배선층(214)의 표면을 노출시키는 비아 홀(222)을 형성한다. 여기서, 비아 홀(222)의 형성시 층간 절연층(218)을 습식 식각하는 이유는 비아 홀(222)의 애스펙트비(aspect ratio)를 낮추고 후속 공정에서 제2 배선층으로 형성될 알루미늄(Al)의 매립을 용이하게 하기 위함이다.
이어서, 결과물의 상부에 금속, 예컨대 알루미늄을 스퍼터링 방법에 의해 약 6000Å의 두께로 증착한 후, 알루미늄막을 융점에 가까운 온도, 예컨대 500∼600℃의 온도로 가열하여 비아 홀(222)의 바닥 면으로 플로우시킨다. 그 결과, 증착된 물질의 양이 가장 적은 영역, 예컨대 비아 홀(222)의 바닥 모퉁이 쪽을 항해 알루미늄 원자들이 이동(migration)됨으로써, 막 두께가 평균에 달하게 되어 비아 홀(222)이 알루미늄막으로 완전히 매립된다. 이어서, 사진식각 공정으로 알루미늄막을 패터닝하여 비아 홀(222)을 통해 제1 배선층(214)과 전기적으로 연결되는 제2 배선층(224)을 형성한다.
도 7은 제2 배선층(224)의 레이아웃 구조를 도시한 평면도이다.
도 7을 참조하면, 본 발명에 의한 제2 배선층(224)은 동일 피치를 유지하면서 그 선폭을 감소시켜 이웃하는 배선층과의 간격을 넓혀줄 수 있도록 평면상의 일 측면 또는 상기 일 측면과 상기 일 측면에 대응되는 타 측면의 양 측면에 하나 이상의 요철부(225)가 형성된 레이아웃으로 설계된다. 바람직하게는, 제2 배선층 레이아웃의 요철부(225)는 그 위에 패시베이션층(228)이 적층될 때 공동이 형성될 정도로 이웃하는 배선층과의 간격이 좁은 영역에만 형성된다. 통상적으로, DRAM 장치의 주변 회로 영역은 배선층의 방향이 전환되면서 길게 신장되는 배선층들을 구비하므로, 설계 작업의 한계로 인하여 이웃하는 배선층과의 간격이 좁은 A 영역과 상기 A 영역보다 넓은 간격을 갖는 B 영역이 연결되게 된다. 배선층을 종래와 같이 일직선의 형상으로 길게 신장되는 레이아웃 패턴으로 형성할 경우, A 영역과 B 영역의 배선층 간격 차이로 인하여 후속하는 사진 공정시 B 영역의 감광막이 A 영역에 형성되어 있는 공동 쪽으로 빨려 들어가게 되고 이렇게 A 영역으로 스며든 감광막 찌꺼기가 후속하는 감광막 제거 공정시 완전히 제거되지 못하는 문제가 발생하게 된다.
따라서, 본 발명에서는 이웃하는 배선층과의 간격이 좁은 A 영역에 대응되는 제2 배선층(224)의 특정 부위에만 요철부(225)를 형성하여 A 영역에서의 배선층 간격을 증대시킴으로써, A 영역과 B 영역의 배선층 간격 차이로 인하여 발생하는 상술한 문제들을 제거할 수 있다.
이하, 도 7의 FF'선에 따른 단면도를 참조하여 상술한 바와 같은 레이아웃 구조를 갖는 제2 배선층(224)을 형성한 이후의 공정들을 설명하고자 한다.
도 8을 참조하면, 제2 배선층(224)들이 형성되어 있는 결과물의 상부에 PECVD 방법으로 제2 산화막층(226)을 증착한다. 이어서, 수소 가스가 함유된 분위기 하에서 약 400℃의 온도에서 60분 동안 어닐링 공정을 실시한다. 이 어닐링 공정은 리프레쉬 특성을 개선시키기 위한 것으로, 어닐링 공정시 알루미늄으로 이루어진 배선층에 힐록(hillock)이 발생하는 것을 방지하기 위하여 제2 배선층(224)의 상부에 제2 산화막층(226)을 증착한 후 어닐링 공정을 실시한다.
이어서, 제2 산화막층(226)의 상부에 질화막을 PECVD 방법에 의해 약 6000Å의 두께로 증착하여 패시베이션층(228)을 형성한다. 이때, 제2 배선층(224)에 형성되어 있는 요철부(225)에 의해 배선층 간격이 증대되었으므로, 패시베이션층(228)은 정상적인 프로파일, 즉 이웃하는 배선층과의 사이에 소정 폭의 갭(229)이 형성되는 프로파일로 증착된다. 따라서, 후속하는 사진식각 공정시 감광막 손실에 의해 야기되는 패시베이션층(228)의 과도 식각이 발생하지 않는다.
이어서, 도시하지는 않았으나 사진 공정을 통해 패시베이션층(228)이 형성된 결과물의 상부에 감광막을 도포하고 이를 노광 및 현상하여 패드 영역 및 퓨즈 영역을 각각 정의하는 감광막 패턴을 형성한다. 이어서, 감광막 패턴을 마스크로 이용하여 노출된 패시베이션층(228) 및 제2 산화막층(226)을 식각하여 패드 영역 및 퓨즈 영역을 각각 오픈시킨다. 본 발명에 의하면, 패시베이션층(228)이 모든 영역에서 이웃하는 제2 배선층(224)과의 사이에 소정 폭의 갭(229)이 형성되도록 증착되어 있으므로, 패시베이션층(228)의 상부에서 감광막이 균일한 두께로 도포되게 된다. 따라서, 감광막의 두께 균일성 불량에 의해 패시베이션층(228)이 식각되는 문제를 제거할 수 있다.
도 9를 참조하면, 패드 영역 및 퓨즈 영역을 오픈시키는데 사용되었던 감광막 패턴을 에싱 및 스트립 공정으로 제거한다. 종래에는 배선층 간격이 좁은 영역에서 감광막 찌꺼기가 완전히 제거되지 못하고 남아있었으나, 본 발명에서는 제2 배선층(224)에 형성된 요철부(225)에 의해 배선층 간격이 증대되어 있으므로 감광막 찌꺼기가 남게되는 문제가 발생하지 않는다.
이어서, 결과물의 상부에 폴리이미드층(230)을 수 ㎛의 두께로 도포한 후, 사진식각 공정을 통해 폴리이미드층(230)을 식각하여 패드 영역의 금속층을 노출시킨다. 계속해서, 약 350℃의 온도에서 30분간 베이크를 진행하여 폴리이미드층(230)을 경화시킨다. 일반적으로, 고형의 폴리이미드는 액상의 폴리아미드산 프리커서(polyamic-acid precursor)를 스핀-코팅한 후 고온에서 베이크를 진행하여 폴리아미드산을 화학적 변화에 의해 이미드화(imidization)시킴으로써 형성된다. 폴리이미드층(230)은 웨이퍼의 최상부에 형성되는 패시베이션층으로서, 본딩 패드의 금속층과 칩 패키지를 연결하기 위한 다이 본딩 공정 동안에 외부로부터의 충격을 완화시키고 보이드의 형성을 억제하는 역할을 한다.
상술한 폴리이미드층(230)의 베이크 공정이 끝나면 웨이퍼의 가공(fabrication; FAB) 공정이 완료된다. 이어서, 전기적 다이 분류(electricaldie sorting; EDS) 공정에 의해 웨이퍼를 구성하고 있는 각 칩의 전기적 특성 검사를 통하여 양·불량을 선별한 후, 조립(assembly) 공정을 실시한다.
도 10a 및 도 10b는 종래 방법에 의한 배선층들의 평면도 및 단면도를 도시한 주사 전자 현미경(scanning electron microscope; SEM) 사진들이다. 종래의 배선층은 평면상의 측면들이 일직선의 형상을 갖는 레이아웃으로 설계되므로 설계 작업의 한계 등으로 인해 배선층이 사선으로 꺾이는 영역(도 10a의 원 표시 부위)에서의 배선층 간격이 다른 영역들에 비해 넓어지게 된다. 따라서, 배선층의 상부에 패시베이션층을 적층할 때 배선층 간격이 상대적으로 좁아지는 영역에서 도 10b의 원 표시 부위와 같이 패시베이션층 내에 공동이 형성되게 된다. 그 결과, 후속하는 사진 공정시 감광막 두께의 균일성 불량으로 인하여 배선층 간격이 상대적으로 좁은 영역으로 감광막 찌꺼기가 스며들게 되고, 이러한 감광막 찌꺼기에 의해 후속의 폴리이미드층 베이크 공정시 배선층 간격이 상대적으로 넓은 영역에서 폴리이미드층이 터지는 불량이 발생하게 된다.
도 11a 및 도 11b는 본 발명에 의한 배선층들의 평면도 및 단면도를 도시한 SEM 사진들이다. 본 발명에 의한 배선층은 평면상에서 그 일 측면에 하나 이상의 요철부가 형성된 레이아웃으로 설계되므로, 이 요철부에 의해 배선층 간격을 증대시킬 수 있다. 배선층의 방향 전환시 발생하는 배선층 간격의 변화 영역(도 11a의 원 표시 부위)에 대응되는 배선층 부위에 요철부를 형성하게 되면, 패시베이션층의 적층시 이웃하는 배선층과의 사이에 소정 폭의 갭(도 11b의 원 표시 부위)이 형성된다. 따라서, 후속하는 사진 공정시 감광막이 균일한 두께로 도포되므로 패시베이션층의 손실 및 폴리이미드층의 터짐 불량 등을 방지할 수 있다.
상술한 바와 같이 본 발명에 의하면, 배선층의 레이아웃 구조를 변경하여 이웃하는 배선층과의 간격을 증대시킨다. 따라서, 공정의 추가나 신규 물질의 적용없이 배선층의 형성 이후에 발생하는 공정 불량들을 방지할 수 있으므로, 소자의 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 서로 이웃하여 복수개 배치되는 배선층들을 구비하는 반도체 장치의 배선층 레이아웃 구조에 있어서,
    상기 배선층들은 평면상에서 그 일 측면에 하나 이상의 요철부가 형성된 레이아웃으로 설계되며, 상기 요철부는 상기 배선층들의 상부에 절연층이 형성될 때 이웃하는 배선층과의 사이에 형성되는 상기 절연층 사이에 소정 폭의 갭이 형성될 수 있는 간격을 가지도록 설계되는 것을 특징으로 하는 반도체 장치의 배선층 레이아웃 구조.
  2. 삭제
  3. 제1항에 있어서, 상기 배선층 레이아웃의 요철부는
    상기 이웃하는 배선층과의 간격을 S, 상기 절연층의 측면 두께를 T, 그리고 상기 갭의 폭을 α라 정의할 때,
    의 관계가 성립되도록 설계되는 것을 특징으로 하는 반도체 장치의 배선층 레이아웃 구조.
  4. 제1항에 있어서, 상기 배선층 레이아웃의 요철부는 상기 배선층의 상부에 절연층이 적층될 때 공동이 형성될 정도로 이웃하는 배선층과의 간격이 좁은 영역에만 형성되는 것을 특징으로 하는 반도체 장치의 배선층 레이아웃 구조.
  5. 제1항에 있어서, 상기 배선층은 평면상에서 상기 일 측면에 대응되는 타 측면에도 하나 이상의 요철부가 형성된 레이아웃으로 설계되는 것을 특징으로 하는 반도체 장치의 배선층 레이아웃 구조.
  6. 제1항에 있어서, 하나의 배선층의 일 측면에 하나의 요철부가 형성될 때, 상기 배선층에 이웃하는 배선층의 대향되는 측면의 동일한 위치에 하나의 요철부가 형성되는 것을 특징으로 하는 반도체 장치의 배선층 레이아웃 구조.
  7. 서로 이웃하여 복수개 배치되는 배선층들을 구비하며, 이웃하는 배선층과의 간격이 좁은 제1 영역과 상기 제1 영역보다 넓은 간격을 갖는 제2 영역이 연결되어 있는 반도체 장치의 배선층 레이아웃 구조에 있어서,
    상기 배선층들은 평면상에서 그 일 측면에 하나 이상의 요철부가 형성된 레이아웃으로 설계되며, 상기 요철부는 상기 제1 영역에 대응되는 부위에만 형성되어 상기 제1 영역의 배선층 간격을 증가시키는 것을 특징으로 하는 반도체 장치의 배선층 레이아웃 구조.
  8. 삭제
  9. 제7항에 있어서, 상기 배선층 레이아웃의 요철부는 상기 배선층의 상부에 절연층이 적층될 때 이웃하는 배선층과의 사이에 형성되는 절연층 사이에 소정 폭의 갭이 형성될 수 있는 간격을 가지도록 설계되는 것을 특징으로 하는 반도체 장치의 배선층 레이아웃 구조.
  10. 제9항에 있어서, 상기 배선층 레이아웃의 요철부는
    상기 이웃하는 배선층과의 간격을 S, 상기 절연층의 측면 두께를 T, 그리고 상기 갭의 폭을 α라 정의할 때,
    의 관계가 성립되도록 설계되는 것을 특징으로 하는 반도체 장치의 배선층 레이아웃 구조.
  11. 제7항에 있어서, 상기 배선층은 평면상에서 상기 일 측면에 대응되는 타 측면에도 하나 이상의 요철부가 형성된 레이아웃으로 설계되는 것을 특징으로 하는 반도체 장치의 배선층 레이아웃 구조.
  12. 제7항에 있어서, 하나의 배선층의 일 측면에 하나의 요철부가 형성될 때, 상기 배선층에 이웃하는 배선층의 대향되는 측면의 동일한 위치에 하나의 요철부가 형성되는 것을 특징으로 하는 반도체 장치의 배선층 레이아웃 구조.
  13. 복수개의 메모리 셀이 배치되는 셀 어레이 영역과, 상기 메모리 셀들을 구동시키기 위한 주변 회로 영역을 갖는 반도체 장치에 있어서,
    상기 셀 어레이 영역과 상기 주변 회로 영역에 각각 소정의 패턴으로 형성된 복수개의 배선층들; 및
    상기 배선층들의 상부에 형성된 절연층을 구비하여,
    상기 배선층은 상부에 상기 절연층이 형성될 때 이웃하는 배선층과의 사이에 형성되는 절연층 사이에 소정 폭의 갭이 형성될 수 있도록 평면상에서 그 일 측면에 하나 이상의 요철부가 형성된 레이아웃으로 설계되어, 상기 요철부에 의해 상기 배선층의 선폭을 변화시키는 것을 특징으로 하는 반도체 장치.
  14. 삭제
  15. 제13항에 있어서, 상기 배선층 레이아웃의 요철부는
    상기 이웃하는 배선층과의 간격을 S, 상기 절연층의 측면 두께를 T, 그리고 상기 갭의 폭을 α라 정의할 때,
    의 관계가 성립되도록 설계되는 것을 특징으로 하는 반도체 장치의 배선층 레이아웃 구조.
  16. 제13항에 있어서, 상기 배선층은 평면상에서 상기 일 측면에 대응되는 타 측면에도 하나 이상의 요철부가 형성된 레이아웃으로 설계되는 것을 특징으로 하는 반도체 장치.
  17. 제13항에 있어서, 상기 배선층 레이아웃의 요철부는 상기 절연층이 적층될 때 공동이 형성될 정도로 이웃하는 배선층과의 간격이 좁은 영역에만 형성되는 것을 특징으로 하는 반도체 장치.
  18. 삭제
  19. 제13항에 있어서, 하나의 배선층의 일 측면에 하나의 요철부가 형성될 때, 상기 배선층에 이웃하는 배선층의 대향되는 측면의 동일한 위치에 하나의 요철부가 형성되는 것을 특징으로 하는 반도체 장치.
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