KR20100063497A - 더미 파워 라인을 구비하는 반도체 장치 - Google Patents

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KR20100063497A KR1020080122043A KR20080122043A KR20100063497A KR 20100063497 A KR20100063497 A KR 20100063497A KR 1020080122043 A KR1020080122043 A KR 1020080122043A KR 20080122043 A KR20080122043 A KR 20080122043A KR 20100063497 A KR20100063497 A KR 20100063497A
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Abstract

신호 라인과 파워 라인간에 더미 파워 라인을 배치하여, 상기 신호 라인과 상기 파워 라인간의 파티클에 의한 브리지 발생을 방지할 수 있는 반도체 장치를 개시한다. 반도체 장치는 제1방향 및 상기 제1방향과 교차하는 제2방향으로 각각 배열되는 다수의 블록들을 포함한다. 다수의 신호 라인들이 상기 다수의 블럭들중 상기 제1방향 및 제2방향중 하나의 방향으로 배열되는 블럭들에 대응하여 상기 하나의 방향으로 확장되어 배열된다. 상기 다수의 신호 라인들은 상기 제1방향 및 상기 제2방향중 다른 하나의 방향으로 이격되어 상기 메모리 셀 어레이들내에 배열된다. 다수의 파워 라인들이 상기 다른 하나의 방향에서 상기 블록들내의 상기 다수의 신호 라인들사이에 배열된다. 상기 다수의 파워 라인들은 상기 하나의 방향에서 상기 신호 라인들을 따라 확장 배열된다. 상기 다른 하나의 방향에서 상기 파워 라인들과 상기 신호 라인들중 상기 파워 라인들과 인접하는 신호 라인들사이에 적어도 하나 이상의 더미 파워 라인들이 배열된다.

Description

더미 파워 라인을 구비하는 반도체 장치{Semiconductor device having dummy power line}
본 발명은 반도체 장치에 관한 것으로서, 보다 구체적으로는 신호 라인과 파워 라인사이에 파티클에 의한 브리지 발생을 방지할 수 있는 더미 파워 라인을 구비한 반도체 장치에 관한 것이다.
반도체 메모리소자는 메모리 셀 어레이 영역과 주변회로 영역으로 분류되며, 데이타를 입, 출력하기 위한 신호 라인들이 메모리 셀 어레이 영역 및 주변 회로 영역 상부에 배열된다. 반도체 메모리 소자가 고집적화 및 고속화됨에 따라 신호 라인들의 수가 증가하게 되고, 파워 라인들이 메모리 셀 어레이 영역내에 배열되는 신호 라인들사이에 배열된다.
상기 라인들간의 간격이 작아짐에 따라 상기 신호 라인들사이 및/또는 상기 파워 라인들사이에 파티클에 의한 브리지가 발생된다. 상기 신호 라인들사이의 브리지는 리페어가 가능하다. 하지만, 상기 파워 라인들에 일정 전압 신호가 인가되므로, 상기 신호 라인들과 상기 파워 라인간의 브리지는 리페어가 불가능하여 치명적인 불량 요인이 되고, 이에 따라 수율이 저하된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 신호라인과 파워라인사이에 더미 파워 라인을 배열하여 상기 신호 라인과 상기 파워 라인간의 파티클에 의한 브리지를 방지할 수 있는 더미 파워 라인을 구비하는 반도체 장치를 제공하는 것이다.
본 발명의 일 견지에 따르면, 신호 라인과 파워 라인사이에 더미 파워 라인이 배열된 반도체 장치를 제공한다. 상기 반도체 장치는 제1방향 및 상기 제1방향과 교차하는 제2방향으로 각각 배열되는 다수의 블록들을 포함한다. 다수의 신호 라인들이 상기 다수의 블럭들중 상기 제1방향 및 제2방향중 하나의 방향으로 배열되는 블럭들에 대응하여 상기 하나의 방향으로 확장되어 배열된다. 상기 다수의 신호 라인들은 상기 제1방향 및 상기 제2방향중 다른 하나의 방향으로 이격되어 상기 메모리 셀 어레이들내에 배열된다. 다수의 파워 라인들이 상기 다른 하나의 방향에서 상기 블록들내의 상기 다수의 신호 라인들사이에 배열된다. 상기 다수의 파워 라인들은 상기 하나의 방향에서 상기 신호 라인들을 따라 확장 배열된다. 상기 다 른 하나의 방향에서 상기 파워 라인들과 상기 신호 라인들중 상기 파워 라인들과 인접하는 신호 라인들사이에 적어도 하나 이상의 더미 파워 라인들이 배열된다.
상기 더미 파워 라인들은 플로팅될 수 있다. 상기 더미 파워 라인들과 상기 파워 라인들은 메탈 라인들을 포함할 수 있다. 상기 블록들은 상기 제1방향 및 상기 제2방향으로 다수의 메모리 셀들이 배열되는 메모리 셀 어레이들을 포함할 수 있다.
상기 더미 파워 라인들은 상기 하나의 방향에서 상기 파워 라인들을 따라 확장 배열될 수 있다. 또는 상기 더미 파워 라인들은 상기 하나의 방향에서 분리된 다수의 라인 패턴들을 포함하며, 상기 각 라인 패턴들은 상기 하나의 방향으로 배열된 메모리 셀 어레이들 각각에 대응하여 배열될 수 있다.
상기 더미 파워 라인들의 적어도 일부 더미 파워 라인들은 상기 파워 라인들과 전기적으로 연결될 수 있다. 상기 반도체 장치는 상기 적어도 일부 더미파워 라인들과 상기 파워 라인을 전기적으로 연결시켜 주기 위한 연결 부재들을 더 포함할 수 있다.
상기 연결 부재들은 상기 더미 파워 라인들과 상기 파워 라인들사이에 연결되는 퓨즈들을 포함할 수 있다. 또한, 상기 연결 부재들은 상기 더미 파워 라인들과 상기 파워 라인들사이에 연결되는 퓨즈들; 및 상기 퓨즈들과 병렬로 연결되고 게이트에 모드 레지스터 세트 신호가 제공되는 모스 트랜지스터들을 포함할 수 있다.
본 발명의 더미 파워 라인을 구비한 반도체 장치는 신호 라인과 파워 라인사이에 더미 파워 라인을 배열하여 상기 신호 라인과 상기 파워 라인사이의 이격 거리를 증가시켜 파티클에 의한 브리지의 발생을 감소 또는 방지할 수 있으며, 이에 따라 반도체 장치의 제조 수율을 향상시킬 수 있다. 또한, 테스트후, 브리지가 발생되지 않은 더미 파워 라인을 파워 라인에 퓨즈나 트랜지스터 등을 이용하여 연결시켜 파워라인으로 사용할 수 있다. 따라서, 상기 파워 라인의 노이즈를 개선할 수 있다. 게다가, 기존의 파워 라인을 분할하여 상기 더미 파워 라인을 형성하여 줄 수 있으므로, 칩 사이즈 증가 없이 파티클에 의한 불량을 방지할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다. 도 1을참조하면, 반도체 장치(100)는 제1방향 및 상기 제1방향에 교차하는 제2방향으로 배열되는 메모리 셀 어레이들(101)을 구비한다. 상기 각 메모리 셀 어레이들(101)은 다수의 메모리 셀들(미도시)이 상기 제1방향 및 상기 제2방향으로 배열된다.
상기 제1방향에서의 상기 메모리 셀 어레이들(101)의 일측에는 상기 메모리 셀들에 연결되는 비트라인(미도시)을 센싱하는 감지증폭기들(103)이 배열될 수 있다. 상기 제2방향에서의 상기 메모리 셀 어레이들(101)의 다른 일측에는 상기 메모리 셀들에 연결되는 워드라인들(미도시)을 구동시켜 주는 서브 워드라인 드라이버들(105)이 배열될 수 있다. 상기 반도체 장치(100)는 상기 감기 증폭기들(103) 및 서브 워드 라인 드라이버들(105)를 제어하기 위한 제어회로들(미도시)을 더 구비할 수 있다.
도 2a 는 본 발명의 일 실시예에 따른 도 1의 반도체 장치의 신호 라인들, 파워 라인들 및 더미 파워 라인들의 배열 구조를 도시한 것이다. 도 도 2b는 본 발명의 다른 실시예에 따른 도 1의 반도체 장치의 신호 라인들, 파워 라인들 및 더미 파워 라인들의 배열 구조를 도시한 것이다. 도 2a 및 도 2b에는 메모리 셀 어레이들(101)에 한정하여 도시한다.
도 2a 및 도 2b를 참조하면, 상기 다수의 메모리 셀 어레이들(101)중 상기 제1방향으로 배열되는 메모리 셀 어레이들(101)에 걸쳐 다수의 신호 라인들(130)이 상기 제1방향으로 확장된다. 상기 신호 라인들(130)은 상기 메모리 셀 어레이들(101)내에 제2방향으로 이격 배열될 수 있다. 상기 신호 라인들(130)은 상기 서브 워드라인 드라이버(105)로부터 제공되는 워드라인 인에이블 신호(NWE)를 상기 메모리 셀 어레이(101)내에 배열되는 상기 메모리 셀들로 제공하기 위한 신호 라인들을 포함할 수 있다.
상기 제2방향에서 상기 메모리 셀 어레이들(101)내의 상기 신호 라인들(130) 사이에는 적어도 하나이상의 파워 라인들(110)이 배열된다. 상기 파워 라인들(110)은 상기 제1방향에서 상기 신호 라인들(130)을 따라 배열될 수 있다. 상기 파워 라인들(110)은 고 전원 전압(VP), 저 전원 전압 (VSSA) 또는 메모리 셀로 제공되는 내부 전압(VINTA) 등을 제공하는 파워 라인을 포함할 수 있다. 상기 파워 라인들(110)은 메탈 라인들을 포함할 수 있다.
상기 제2방향에서 상기 메모리 셀 어레이(101)내의 상기 파워 라인들(110)과 상기 파워 라인들(110)과 인접하여 배열되는 상기 신호 라인들(120)사이에는 적어도 하나이상의 더미 파워 라인들(120)이 배열된다. 상기 더미 파워 라인들(120)은 제1방향에서 상기 파워 라인들(110)을 따라 제1방향으로 확장 배열될 수 있다.
또는, 상기 더미 파워 라인들(120)은 분리된 라인 패턴들(121, 125)을 구비하고, 상기 분리된 라인 패턴들(121, 125)은 상기 각 메모리 셀 어레이들(101)에 대응하여 배열될 수 있다. 상기 더미 파워 라인들(120)은 플로팅될 수 있다. 상기 더미 파워 라인들(120)은 상기 파워 라인들(110)과 동일한 물질을 포함할 수 있다. 상기 더미 파워 라인들(120)은 메탈 라인들을 포함할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 도 2a 및 도 2b의 더미 파워 라인들과 파워 라인들간의 연결 구조를 도시한 것이다. 도 3b는 본 발명의 다른 실시예에 따른 도 2a 및 도 2b의 더미 파워 라인들과 파워 라인들간의 연결 구조를 도시한 것이다. 도 3a 및 도 3b는 하나의 메모리 셀 어레이(101)만을 도시한다.
도 3a 및 도 3b를 참조하면, 상기 파워 라인들(120)과 상기 파워 라인들(120)의 양측에 배열된 상기 더미 파워 라인들(120)중 적어도 하나는 연결 부재 를 통해 연결되어, 상기 하나의 더미 파워 라인(120)을 파워 라인으로 사용할 수 있다. 상기 연결 부재는 상기 파워 라인들(120)과 상기 더미 파워 라인들에 연결되는 퓨즈들(150)을 포함할 수 있다. 상기 퓨즈들(150)은 폴리 퓨즈 또는 E-퓨즈(electrical fuse)를 포함할 수 있다.
테스트 공정후, 상기 신호 라인들(130)과 상기 파워 라인들(110)사이에 파티클에 의해 브리지가 발생된 경우에는 상기 퓨즈들(150)를 절단하여 상기 더미 파워 라인들(120)을 상기 파워 라인들(110)로부터 분리시켜 줄 수 있다. 따라서, 도 2a 및 도 2b와 같이 상기 더미 파워 라인들(120)을 파워 라인으로 사용하지 않고 플로팅시켜 줄 수 있다.
한편, 상기 신호 라인들(130)과 상기 파워 라인들(110)사이에 파티클에 의해 브리지가 발생되지 경우에는, 상기 퓨즈들(150)를 절단하지 않고 상기 더미 파워 라인들(120)과 상기 파워 라인들(110)들을 전기적으로 연결시켜 줄 수 있다. 따라서, 상기 더미 파워 라인들(120)은 파워 라인으로 작용하여 노이즈를 감소시켜 줄 수 있다.
또한, 상기 연결 부재는 상기 파워 라인들(120)과 상기 더미 파워 라인들(120)사이에 연결되는 상기 퓨즈들(150) 및 상기 퓨즈들(150)과 병렬로 연결되는 스위칭 소자들(160)를 포함할 수 있다. 상기 스위칭 소자들(160)은 모스 트랜지스터들을 포함할 수 있다. 상기 모스 트랜지스터들(160)의 게이트에는 테스트 동작시 상기 신호 라인들(130)과 상기 파워 라인들(110)간의 브리지 발생을 테스트하기 위한 신호(CS)가 제공될 수 있다. 상기 신호(CS)는 MRS(mode register set) 신호를 포함할 수 있다.
테스트 공정후, 브리지가 발생되어 상기 퓨즈들(150)이 절단된 경우, 상기 모스 트랜지스터(160)의 게이트에는 상기 테스트 신호(CS)가 차단되어 상기 더미 파워 라인들(120)을 상기 파워 라인들(110)로부터 분리시켜 줄 수 있다. 따라서, 도 2a 및 도 2b와 같이 상기 더미 파워 라인들(120)을 파워 라인으로 사용하지 않고 플로팅시켜 줄 수 있다. 한편, 브리지가 발생되지 경우에는, 상기 모스 트랜지스터들(160)에 의해 상기 더미 파워 라인들(120)과 상기 파워 라인들(110)을 전기적으로 연결시켜 줄 수 있다.
도 4a 내지 도 4c는 신호라인들과 파워 라인들사이에 더미 파워 라인들이 배열되지 않은 반도체 장치에서 파티클에 의해 브리지가 발생될 확률을 설명하기 위한 도면들이다.
도 4a를 참조하면, 메모리 셀 어레이(101)내에서 상기 파워 라인(110a)과 상기 신호 라인들(130a)사이에 파티클(180)에 의해 발생되는 브리지만을 계산하고, 상기 메모리 셀 어레이(101)의 상기 제2방향에서의 크기가 "C"이며, 상기 메모리 셀 어레이(101)내에서 상기 파워 라인(110a)의 폭이 "L"로 균일하고, 상기 신호 라인들(130a)과 상기 파워 라인(110a)간의 간격이 "S"라고 가정한다. 또한, 상기 파티클(108)이 상기 파워 라인(110a)과 상기 신호 라인들(130a)의 폭 방향(상기 제2방향)에서 크기가 "P"이고, 상기 파티클(180)의 크기(P)가 상기 파워 라인(110a)의 폭(L)과 상기 신호 라인들(130a, 130b)의 폭들을 합한 크기보다 작다고 가정한다.
도 4b를 참조하면, 상기 파워 라인(110a)과 상기 파워 라인(110a)의 일측에 배열된 상기 신호 라인(130a)간에 브리지가 발생되는 경우는 상기 신호 라인(130a)에 배열되는 파티클(180)이 상기 파워 라인(110a)의 대향하는 에지와 적어도 콘택될 때부터 상기 신호 라인(130a)을 통과하여 상기 신호 라인(130a)의 대향하는 에지와 적어도 콘택될 때까지이다.
도 4c를 참조하면, 상기 파워 라인(110a)과 상기 파워 라인(110a)의 일측에 배열된 상기 신호 라인(130a)사이에 파티클(180)에 의한 브리지가 발생되는 확률은 (P-S)이고, 상기 파워 라인(110a)과 상기 파워 라인(110a)의 타측에 배열된 상기 신호 라인(130a)사이에 파티클(180)에 의한 브리지가 발생되는 확률은 (P-S)이다.
따라서, 상기 파워 라인(110a)과 상기 파워 라인(110a)의 양측에 배열된 상기 신호 라인들(130a)간에 브리지가 발생될 확률은 2(P-S)가 된다. 상기 제2방향에서의 크기(C)를 갖는 상기 메모리 셀 어레이(101)내에서 상기 파워 라인(110a)과 상기 신호 라인(130a)사이에 상기 파티클(180)에 의해 브리지가 발생될 확률은 2(P-S)/C가 된다.
도 5는 본 발명의 파워 라인과 신호라인들사이에 더미 파워 라인이 배열되는 반도체 장치의 상기 파워 라인과 상기 신호 라인들간의 파티클에 의한 브리지가 발생되는 확률을 설명하기 위한 도면이다. 도 4a 내지 도 4c의 반도체 장치와 동일 조건에서 브리지 발생 확률을 계산한다.
도 5를 참조하면, 상기 반도체 장치(100)에서는 상기 파워 라인(110)을 도 4a의 파워 라인(100a)을 3등분하여 파워 라인(110)의 양측에 더미 파워 라인(120)을 배열할 수 있다. 상기 반도체 장치(100)에서 상기 파워 라인(110)과 상기 신호 라인들(130)사이에 파티클(180)에 의한 브리지가 발생되는 확률은 2(P-S1)/C가 된다. 이때, 상기 파워 라인(110)과 상기 신호 라인(130)간의 간격(S1)이 상기 파워 라인(110)과 상기 신호 라인(130)사이에 배열되는 상기 더미 파워 라인(120)에 의해 증가하게 된다.
따라서, 상기 반도체 장치(100)에서 브리지가 발생될 확률은 도 4a 내지 도 4c의 반도체 장치(100a)에서와 마찬가지로, 2(P-S1)/C 가 되지만, 상기 반도체 장치(100)에서의 상기 파워 라인(110)과 상기 신호 라인(130)간의 간격(S1)이 4a 내지 도 4c의 반도체 장치(100a)에서의 간격(S)보다 증가하게 된다. 그러므로, 상기 더미 파워 라인들(120)이 상기 파워 라인들(110)과 상기 신호 라인들(130)사이에 배열되는 경우에 브리지가 발생될 확률이 감소하게 된다.
(표 1)은 상기 반도체 장치(100, 100a)에서의 브리지가 발생될 확률을 나타낸 것이다.
(표 1)을 참조하면, I, II 는 파워 라인들과 신호 라인들사이에 더미 파워 라인들이 배열되지 않은 반도체 장치(100a)에서, 하나의 메모리 셀 어레이내에 파워 라인이 각각 32개와 12개 배열되는 경우의 브리지가 발생될 확률을 나타낸다. III은 상기 파워 라인들과 상기 신호 라인들사이에 더미 파워 라인들이 배열된 반도체 장치(100)에서, 하나의 메모리 셀 어레이내에 파워 라인이 32개 배열되는 경우의 브리지가 발생될 확률을 나타낸다.
(표 1)
I(32) II(12) III(32)
파티클의
크기(um)		 0.25 4.2% 1.7% 0.0%
0.3 9.4% 3.8% 0.0%
0.35 14.6% 5.9% 0.0%
0.4 19.9% 8.1% 0.0%
0.45 25.1% 10.2% 3.1%
0.5 30.3% 12.3% 8.4%
(표 1)로부터, 상기 하나의 메모리 셀 어레이내에 배열되는 상기 파워 라인들의 수가 증가할수록 상기 파워 라인들과 상기 신호라인들간의 파티클에 의한 브리지가 발생할 확률이 증가한다. 또한, 파티클의 크기가 증가할수록 브리지 발생확율이 증가한다. 상기 파워 라인들과 상기 신호 라인들사이에 상기 더미 파워 라인들이 배열된 경우는 상기 더미 파워 라인들이 배열되지 않은 경우에 비하여, 상기 파워 더미라인들에 의해 브리지 발생 확률이 현저히 감소하게 된다.
상기 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 본 발명의 반도체 장치의 구성도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치의 파워 라인들, 신호 라인들 및 더미 파워 라인들의 배열 구조를 보여주는 도면이다.
도 2b는 본 발명의 다른 실시예에 따른 반도체 장치의 파워 라인들, 신호 라인들 및 더미 파워 라인들의 배열 구조를 보여주는 도면이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 장치의 파워 라인들과 더미 파워 라인들의 연결 구조를 보여주는 도면이다.
도 3b는 본 발명의 다른 실시예에 따른 반도체 장치의 파워 라인들과 더미 파워 라인들의 연결 구조를 보여주는 도면이다.
도 4a 내지 도 4c는 파워 라인들과 신호라인들간에 더미 파워 라인들이 배열되지 않은 반도체 장치에서 파티클에 의한 브리지가 발생될 확률을 설명하기 위한 도면들이다.
도 5는 본 발명의 파워 라인들과 신호라인들간에 더미 파워 라인들이 배열된 반도체 장치에서 파티클에 의한 브리지가 발생될 확률을 설명하기 위한 도면들이다.

Claims (10)

  1. 제1방향 및 상기 제1방향과 교차하는 제2방향으로 각각 배열되는 다수의 블럭들;
    상기 다수의 블럭들중 상기 제1방향 및 제2방향중 하나의 방향으로 배열되는 블럭들에 대응하여 상기 하나의 방향으로 확장되어 배열되되, 상기 제1방향 및 상기 제2방향중 다른 하나의 방향으로 이격되어 상기 메모리 셀 어레이들내에 배열되는 다수의 신호 라인들;
    상기 다른 하나의 방향에서 상기 블록들내의 상기 다수의 신호 라인들사이에 배열되되, 상기 하나의 방향에서 상기 신호 라인들을 따라 확장 배열되는 다수의 파워 라인들; 및
    상기 다른 하나의 방향에서 상기 파워 라인들과 상기 신호 라인들중 상기 파워 라인들과 인접하는 신호 라인들사이에 배열되는 적어도 하나 이상의 더미 파워 라인들을 구비하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 더미 파워 라인들은 플로팅되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 더미 파워 라인들과 상기 파워 라인들은 메탈 라인들을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 더미 파워 라인들은 상기 하나의 방향에서 상기 파워 라인들을 따라 확장 배열되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 더미 파워 라인들은 상기 하나의 방향에서 분리된 다수의 라인 패턴들을 포함하며, 상기 각 라인 패턴들은 상기 하나의 방향으로 배열된 메모리 셀 어레이들 각각에 대응하여 배열되는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 더미 파워 라인들의 적어도 일부 더미 파워 라인들은 상기 파워 라인들과 전기적으로 연결되는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 적어도 일부 더미파워 라인들과 상기 파워 라인을 전기적으로 연결시켜 주기 위한 연결 부재들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 연결 부재들은 상기 더미 파워 라인들과 상기 파워 라인들사이에 연결되는 퓨즈들을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 7 항에 있어서, 상기 연결 부재들은
    상기 더미 파워 라인들과 상기 파워 라인들사이에 연결되는 퓨즈들; 및
    상기 퓨즈들과 병렬로 연결되고 게이트에 모드 레지스터 세트 신호가 제공되는 모스 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서, 상기 블록들은 상기 제1방향 및 상기 제2방향으로 다수의 메모리 셀들이 배열되는 메모리 셀 어레이들을 포함하는 것을 포함하는 것을 특징으로 하는 반도체 장치..
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646427A (en) * 1995-08-23 1997-07-08 Dalsa, Inc. Integrated circuit defect tolerant architecture
DE10051719C2 (de) * 2000-10-18 2003-10-02 Infineon Technologies Ag Verfahren zur Herstellung von Schaltkreisstrukturen auf einem Halbleitersubstrat mit Hilfe eines Lithographieprozesses und Anordnung mit funktionalen Schaltkreisstrukturen und Dummy-Schaltkreisstrukturen
JP4499587B2 (ja) * 2005-03-09 2010-07-07 富士通マイクロエレクトロニクス株式会社 半導体メモリおよび半導体メモリの製造方法
JP2007035169A (ja) * 2005-07-27 2007-02-08 Matsushita Electric Ind Co Ltd 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397039B2 (en) 2013-09-30 2016-07-19 SK Hynix Inc. Semiconductor device and method for forming the same

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