KR20070023978A - 개선된 퓨즈배열구조를 갖는 반도체 메모리장치 - Google Patents

개선된 퓨즈배열구조를 갖는 반도체 메모리장치 Download PDF

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KR20070023978A
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Abstract

레이아웃면적을 감소시키고 레이저 퓨즈가 용이한 개선된 퓨즈 배열구조를 갖는 반도체 메모리장치를 개시한다. 반도체 메모리장치는 다수의 코어블럭들을 구비한다. 상기 코어블럭들사이에는 다수의 패드들이 배열된다. 상기 다수의 코어 블록들의 일측 외곽부에는 다수의 퓨즈박스들이 일방향으로 나란하게 일렬로 배열된다. 상기 각 퓨즈박스들은 상기 일방향으로 나란하게 배열되는 다수의 퓨즈들을 구비한다. 상기 각 퓨즈박스들의 각 퓨즈는 폴리실리콘막 또는 폴리실리콘막과 고융점 금속실리사이드의 적층막으로 이루어진다.

Description

개선된 퓨즈배열구조를 갖는 반도체 메모리장치{Semiconductor memory device with improved fuse arrangement}
도 1은 종래의 반도체 메모리장치의 레이아웃도이다.
도 2는 종래의 반도체 메모리장치의 퓨즈박스의 배열구조를 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리장치의 레이아웃도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리장치의 퓨즈박스의 배열구조를 도시한 것이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리장치의 레이아웃도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리장치의 퓨즈박스의 배열구조를 도시한 것이다.
<도면의 주요 부분에 대한 부호의 설명>
210- 240 : 코어 블록 250 - 280 : 퓨즈박스
290 : 패드 251, 261, 271, 281 : 퓨즈
252, 262, 272, 282 : 개구부
본 발명은 반도체 메모리장치에 관한 것으로서, 보다 구체적으로는 개선된 레이저 퓨즈박스 배열구조를 갖는 반도체 메모리장치에 관한 것이다.
통상적으로, 반도체 메모리장치는 퓨즈박스를 구비하며, 이러한 퓨즈박스는 메모리장치의 리던던시를 제공하거나 또는 다중레벨 모듈등을 특정화시키기 위한 목적으로 널리 사용되고 있다. 이러한 퓨즈박스는 퓨즈박스내의 퓨즈의 단락여부에 따라 메모리장치의 리던던시 또는 다중레벨의 모듈의 기능을 전환시켜 준다. 종래에는 메모리 셀 어레이 또는 제조된 후 테스트공정을 거치게 되는데, 테스트결과 페일이 난 것으로 판별되면 퓨즈박스내의 퓨즈를 커팅하여 반도체 메모리장치의 특성을 변경시켜 주었다.
도 1은 종래의 반도체 메모리장치의 레이아웃도를 도시한 것이다. 도 1을 참조하면, 종래의 반도체 메모리장치(100)는 메모리셀 어레이블럭을 포함하는 다수의 코어 블록들(110 - 140)을 구비한다. 상기 제1 내지 제4코어 블록들(110 - 140)사이의 센터영역(101, 102)에는 다수의 퓨즈박스들(150, 160, 170, 175, 180)이 배열된다. 상기 코어 블록들(110 - 140)의 외곽부에는 다수의 패드들이 배열된다.
종래의 반도체 메모리장치(100)에서는 제1 내지 제5퓨즈박스(150, 160, 170, 175, 180)이 해당하는 코어블럭들(110 - 140)에 인접하여 센터영역(101, 102)에 배열된다. 이와 같이 퓨즈박스들(150, 160, 170, 175, 180)이 해당하는 코어블럭들에 인접하게 배열되도록, 코어블럭들(110 - 140)사이의 센터영역(201, 202)에 배열되므로, 반도체 메모리칩의 레이아웃면적이 증가하는 문제점이 있었다.
또한, 종래의 메모리장치에서는 도 2에 도시된 퓨즈박스에 배열된 다수의 퓨 즈들이 서로 다른 방향으로 배열되어 있다. 도 2에는 다수의 퓨즈박스중 제1퓨즈박스(150) 및 제3퓨즈박스(170) 그리고 제5퓨즈박스(175)에 대하여 한정 도시한 것이다. 도 2를 참조하면, 다수의 코어블럭들(110 - 140)중 제1방향, 예를 들어 로우(row)방향으로 이웃하게 배열되는 코어블럭들(130, 140)사이의 센터영역(101)에는 제1퓨즈(150)가 배열된다. 또한, 다수의 코어블럭들(110 - 140)중 제2방향, 예를 들어 행(column)방향으로 이웃하게 배열되는 코어블럭들(110, 130)사이의 센터영역(102)에는 제3퓨즈박스(170) 및 제5퓨즈박스(175)가 배열된다.
상기 제1퓨즈박스(150)는 제2방향에서 일렬로 나란하게 배열되는 다수의 퓨즈들(151)을 구비한다. 상기 퓨즈들(151)은 절연막(도면상에는 도시되지 않음)에 의해 덮혀져서, 레이저 컷팅이 용이하도록 상기 절연막에 형성되는 개구부(152)에 의해 노출되어진다. 상기 제3퓨즈박스(170)는 제1방향에서 일렬로 나란하게 배열되는 다수의 퓨즈들(171)을 구비한다. 상기 퓨즈들(171)은 절연막(도면상에는 도시되지 않음)에 의해 덮혀져서, 레이저 컷팅이 용이하도록 상기 절연막에 형성되는 개구부(172)에 의해 노출되어진다. 상기 제5퓨즈박스(175)는 제1방향에서 일렬로 나란하게 배열되는 다수의 퓨즈들(176)을 구비한다. 상기 퓨즈들(176)은 절연막(도면상에는 도시되지 않음)에 의해 덮혀져서, 레이저 컷팅이 용이하도록 상기 절연막에 형성되는 개구부(177)에 의해 노출되어진다. 도 2에는 도시되지 않았으나, 제2퓨즈박스(160) 및 제4퓨즈박스(180)도 제1퓨즈박스(150) 및 제3퓨즈박스(170)와 동일한 구조를 갖는다.
종래의 퓨즈박스의 배열구조는 다수의 퓨즈박스들(150 - 180)이 해당하는 코 어블럭들(110 -140)에 인접하게 배열되어 서로 다른 방향에서 센터영역(101, 102)에 배열되게 된다. 그러므로, 상기 제1방향으로 센터영역(102)에 배열되는 퓨즈박스들(170, 175, 180)의 퓨즈들(171, 176)과 제2방향으로 센터영역(101)에 배열되는 퓨즈박스들(150, 160)의 퓨즈들(151)이 서로 다른 방향으로 나란하게 배열되어진다.
상기 코어블럭들(110 - 140)에서 불량셀이 발생하게 되면, 리페어공정을 수행하여 여분의 리던던시 셀로 불량셀을 대체하게 된다. 리페어공정을 수행하기 위해서는 다수의 퓨즈박스(150 - 190)의 퓨즈들(151, 171)중 불량셀에 대응하는 퓨즈박스의 퓨즈를 선택하고, 레이저 빔 발생기(도면상에는 도시되지 않음)를 상기 해당하는 퓨즈에 정렬시킨다. 상기 해당하는 퓨즈에 정확하게 정렬된 상태에서 레이저 빔 발생기로부터 상기 해당하는 퓨즈에 레이저 빔을 발생하여 컷팅을 한다.
그러나, 종래에는 퓨즈박스들이 일렬로 나란하게 배열되지 않고 서로 다른 방향으로 배열될 뿐만 아니라 퓨즈박스들을 구성하는 다수의 퓨즈들 또한 동일방향으로 배열되지 않고 서로 다른 방향으로 각각 배열되므로, 코어블럭들에 불량셀들이 발생하여 여분의 리던던시 셀로 대체하는 리페어공정시 레이저 빔 발생기과 퓨즈들과의 정렬이 번거로울 뿐만 아니라 정렬이 정확하게 이루어지지 않은 경우에는 인접한 다른 퓨즈가 컷팅되거나 또는 손상되게 된다. 특히 도 2에 도시된 바와 같이 이웃하는 퓨즈박스(170, 175)에 배열된 퓨즈들(171, 176)이 서로 다른 방향으로 나란하게 배열되는 경우에는 정렬이 더욱 더 어렵게 된다. 또한, 이러한 정렬마진을 고려하여 퓨즈박스내에 배열되는 다수의 퓨즈들의 피치를 증가시켜 주는 경우에 는 퓨즈박스가 차지하는 면적이 증가하여 칩면적의 증가를 초래하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 레이저 컷팅이 용이하고 퓨즈박스가 차지하는 면적을 감소시킬 수 있는 개선된 퓨즈배열구조를 갖는 반도체 메모리장치를 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리장치는 다수의 코어블럭들을 구비한다. 상기 코어블럭들사이에는 다수의 패드들이 배열된다. 상기 다수의 코어 블록들의 일측 외곽부에는 다수의 퓨즈박스들이 일방향으로 나란하게 일렬로 배열된다. 상기 각 퓨즈박스들은 상기 일방향으로 나란하게 배열되는 다수의 퓨즈들을 구비한다. 상기 각 퓨즈박스들의 각 퓨즈는 폴리실리콘막 또는 폴리실리콘막과 고융점 금속실리사이드의 적층막으로 이루어진다.
또한, 본 발명의 반도체 메모리장치는 다수의 코어블럭들을 구비한다. 상기 코어블럭들의 외곽부에는 다수의 패드들이 배열된다. 상기 다수의 코어 블록들사이에는 다수의 퓨즈박스들이 일방향으로 나란하게 일렬로 배열된다. 상기 각 퓨즈박스들은 상기 일방향으로 나란하게 배열되는 다수의 퓨즈들을 구비한다. 상기 각 퓨즈박스들의 각 퓨즈는 폴리실리콘막 또는 폴리실리콘막과 고융점 금속실리사이드의 적층막으로 이루어진다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리장치의 레이아웃도를 도시한 것이다. 도 3을 참조하면, 본 발명의 반도체 메모리장치(200)는 메모리셀 어레이블럭을 포함하는 다수의 코어 블록들(210 - 240)을 구비한다. 상기 제1 내지 제4코어 블록들(210 - 240)중 제2방향, 예를 들어 행방향으로 배열되는 코어블럭들사이의 센터영역(202)에는 다수의 패드들(290)이 제공된다.
도 3에는 상기 다수의 패드들(290)이 제1방향으로 나란하게 일렬로 배열되는 것을 예시하였으나, 이에 반드시 한정되는 것은 아니다. 예를 들면, 상기 제1 내지 제4코어블럭들(210 - 240)중 제1방향, 예를 들어 열방향으로 배열되는 코어블럭들사이의 센터영역(201)에 제2방향으로 나란하게 다수의 패드들을 일렬로 배열하는 것도 가능하다. 또한, 다수의 패드들(290)중 일부는 센터영역(201)에 제2방향으로 일렬로 나란하게 배열되고, 나머지는 센터영역(202)에 제1방향으로 일렬로 나란하게 배열될 수도 있다.
다수의 퓨즈박스들(250 - 280)이 코어블럭들(210 - 240)의 외곽부 일측 즉, 반도체 메모리칩의 일측 가장자리에 나란하게 배열된다. 예를 들어 퓨즈박스들(250 - 280)이 제3코어블럭(230)과 제4코어블럭(240)의 하측에 일렬로 나란하게 배열된 다. 상기 퓨즈박스들(250 - 280)의 배열구조는 이에 한정되는 것이 아니라, 코어블럭들(210 - 240)의 다른 일측에 나란하게 배열되는 것도 가능하다. 예를 들어, 제1코어블럭(210)과 제2코어블럭(220)의 상측, 제1코어블럭(210)과 제3코어블럭(230)의 좌측, 제2코어블럭(220)과 제4코어블럭(240)의 우측에 다수의 퓨즈박스들(250 - 280)이 나란하게 일렬로 배열되는 것도 가능하다.
도 4를 참조하면, 다수의 퓨즈박스들(250, 260)은 각각 제1방향으로 나란하게 배열되는 다수의 퓨즈들(251, 261)을 구비한다. 상기 제1퓨즈박스(250) 및 제2퓨즈박스(260)의 상기 퓨즈들(251, 261)은 절연막(도면상에는 도시되지 않음)에 의해 덮혀지고, 그의 일부분이 레이저 컷팅이 용이하도록 상기 절연막에 형성되는 개구부(252, 262)에 의해 노출되어진다. 도 4에는 제1퓨즈박스(250) 및 제2퓨즈박스(260)만이 도시되었으나, 제3퓨즈박스(270) 및 제4퓨즈박스(280)도 제1 및 제2퓨즈박스(250, 260)과 동일한 구조를 갖는다. 따라서, 본 발명에서는 다수의 퓨즈박스들(250 - 280)의 다수의 퓨즈들(251 - 281)이 모두 제1방향으로 일렬로 나란하게 배열된다. 상기 퓨즈들(251- 281)은 레이저 빔에 의해 컷팅이 용이하도록 폴리실리콘막 또는 고융점 금속이나 고융점 금속실리사이드의 단일막 또는 적층막으로 이루어진다.
예를 들어, 퓨즈들(251 - 281)이 코어블럭들(210 - 240)에 형성되는 트랜지스터의 게이트전극(도면상에는 도시되지 않음)과 동일한 물질로 구성되는 경우, 상기 퓨즈들(251 - 281)은 폴리실리콘막 또는 폴리실리콘막과 실리사이드막의 적층막으로 형성될 수도 있다. 상기 실리사이드막으로는 텅스텐 실리사이드막, 코발트 실 리사이드막, 니켈 실리사이드막 등을 포함한다. 상기 퓨즈들(251 - 281)을 구성하는 물질이 게이트 전극물질에 한정되는 것은 아니며, 코어블럭들(210 - 240)에 형성되는 다양한 배선물질로 이루어지는 단일층 또는 다층막으로 형성될 수도 있다. 상기 절연막으로는 산화막 또는 질화막의 단일막 또는 적층막으로 구성될 수도 있다.
따라서, 코어블럭들(250 - 280)에 존재하는 불량셀을 여분의 리던던시 셀로 대체시켜 주기 위한 리페어공정시, 상기 퓨즈박스들(250 - 280)의 각 퓨즈들(251, 261)이 모두 일렬로 나란하게 배열되어 있으므로, 각 퓨즈들에 대한 레이저 빔 발생기(도면상에는 도시되지 않음)와의 정렬이 용이하게 된다. 또한, 퓨즈박스들(250 - 280)이 일렬로 배열되므로, 금속배선의 배치가 용이하게 된다. 퓨즈들(251, 261)과 레이저 빔 발생기와의 정렬이 용이하여 정렬마진에 여유가 있으므로, 퓨즈박스들(250 - 280)의 크기를 축소시켜 줄 수 있다. 그러므로, 퓨즈박스들(250 - 280)이 차지하는 면적을 감소시켜 반도체 메모리장치의 칩면적을 축소시켜 줄 수 있다.
본 발명의 실시예에서는 다수의 코어블럭들에 대응하여 다수의 퓨즈박스를 배치하는 경우에 대하여 예시하였으나, 이에 반드시 한정되는 것은 아니다. 예를 들어, 다수의 메모리셀 어레이블럭과 다수의 주변회로가 배열되는 반도체 메모리장치에서 주변회로에 대해 다수의 퓨즈박스들이 일렬로 나란하게 배열되는 구조에도 적용할 수 있다. 또한, 각 코어블럭에 대하여 하나의 퓨즈박스가 배열되는 것을 예시하였으나, 이에 반드시 한정되는 것은 아니며 각 코어블럭에 대하여 다수의 퓨즈박스가 일렬로 나란하게 배열되는 구조에도 적용가능하다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리장치의 레이아웃도를 도시한 것이다. 도 5를 참조하면, 본 발명의 반도체 메모리장치(300)는 메모리셀 어레이블럭을 포함하는 다수의 코어 블록들(310 - 340)을 구비한다. 상기 제1 내지 제4코어 블록들(310 - 340)중 제2방향, 예를 들어 행방향으로 배열되는 코어블럭들사이의 센터영역(302)에는 다수의 퓨즈박스들(350 - 380)이 배열된다. 한편, 상기 퓨즈박스들(350 - 380)은 상기 제1 내지 제4코어블럭들(310 - 340)중 제1방향, 예를 들어 열방향으로 배열되는 코어블럭들사이의 센터영역(301)에 제2방향으로 나란하게 일렬로 배열하는 것도 가능하다.
상기 코어블럭들(310 - 340)의 외곽부 즉, 반도체 메모리칩의 가장자리에는 다수의 패드들(390)이 제공된다. 상기 다수의 패드들(390)이 코어블럭들(310 - 340)의 모든 외곽부에 나란하게 일렬로 배열되는 것을 예시하였으나, 이에 반드시 한정되는 것이 아니라 적어도 일측 외곽부에 나란하게 일렬로 배열되는 것도 가능하다. 또한, 다수의 퓨즈박스들(350 - 380)은 다수의 코어블럭들(310 - 340)중 제1방향으로 이웃하는 코어블럭들사이의 센터영역(301)에 제2방향으로 나란하게 배열되고, 상기 다수의 패드들(380)은 다수의 코어블럭들(310 - 340)중 제2방향으로 이웃하는 코어블럭들사이의 센터영역(302)에 제1방향으로 나란하게 배열되는 것도 가능하다.
제1퓨즈박스(350)와 제2퓨즈박스(360)은 도 6을 참조하면, 각각 제1방향으로 나란하게 배열되는 다수의 퓨즈들(351, 361)을 구비한다. 상기 퓨즈들(351, 361)은 절연막(도면상에는 도시되지 않음)에 의해 덮혀지고, 그의 일부분이 레이저 컷팅이 용이하도록 상기 절연막에 형성되는 개구부(352, 362)에 의해 노출되어진다. 도 6에는 제1퓨즈박스(350) 및 제2퓨즈박스(360)만이 도시되었으나, 제3퓨즈박스(370) 및 제4퓨즈박스(380)도 제1 및 제2퓨즈박스(350, 360)과 동일한 구조를 갖는다. 따라서, 본 발명에서는 다수의 퓨즈박스들(350 - 380)의 다수의 퓨즈들(351, 361)이 모두 제1방향으로 일렬로 나란하게 배열되나, 다수의 퓨즈 박스들(350 - 380)이 센터영역(201)에 나란하게 배열되는 경우에는 각 퓨즈 박스들(350 - 360)의 퓨즈들(351, 361)이 제2방향으로 모두 나란하게 배열될 수도 있다. 상기 퓨즈들(351- 381)은 일 실시예에서와 마찬가지로 레이저 빔에 의해 컷팅이 용이하도록 폴리실리콘막 또는 고융점 금속이나 고융점 금속실리사이드의 단일막 또는 적층막으로 이루어지고, 상기 절연막은 산화막 또는 질화막의 단일막 또는 적층막으로 구성된다.
따라서, 코어블럭들(350 - 380)에 존재하는 불량셀을 여분의 리던던시 셀로 대체시켜 주기 위한 리페어공정시, 상기 퓨즈박스들(350 - 380)의 각 퓨즈들(351, 361)에 대한 레이저 빔 발생기(도면상에는 도시되지 않음)와의 정렬이 용이하게 된다. 또한, 퓨즈들(351, 361)과 레이저 빔 발생기와의 정렬이 용이하여 정렬마진에 여유가 있으므로, 퓨즈박스들(350 - 380)의 크기를 축소시켜 줄 수 있다. 그러므로, 퓨즈박스들(350 - 380)이 차지하는 면적을 감소시켜 반도체 메모리장치의 칩면적을 축소시켜 줄 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 반도체 메모리장치의 퓨즈박스를 일렬로 배열하고, 퓨즈박스에 배열되는 다수의 퓨즈들을 상기 퓨즈박스 의 배열과 동일한 방향으로 일렬로 배열하여 줌으로써 레이저 커팅을 용이하게 하고, 금속배선의 배치를 용이하게 할 수 있다. 그러므로, 퓨즈박스가 차지하는 면적을 감소시켜 반도체 메모리 칩의 면적을 축소시켜 줄 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (4)

  1. 다수의 코어블럭들;
    상기 코어블럭들사이에 배열되는 다수의 패드들; 및
    상기 다수의 코어 블록들의 일측 외곽부에 일방향으로 나란하게 일렬로 배열되되, 각 퓨즈박스들은 상기 일방향으로 나란하게 배열되는 다수의 퓨즈들을 구비하는 다수의 퓨즈박스들을 포함하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 각 퓨즈박스들의 각 퓨즈는 폴리실리콘막 또는 폴리실리콘막과 고융점 금속실리사이드의 적층막으로 이루어지는 것을 특징으로 하는 반도체 메모리장치.
  3. 다수의 코어블럭들;
    상기 코어블럭들의 외곽부에 배열되는 다수의 패드들; 및
    상기 다수의 코어 블록들사이에 일방향으로 나란하게 일렬로 배열되되, 각 퓨즈박스들은 상기 일방향으로 나란하게 배열되는 다수의 퓨즈들을 구비하는 다수의 퓨즈박스들을 포함하는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 각 퓨즈박스들의 각 퓨즈는 폴리실리콘막 또는 폴리실리콘막과 고융점 금속실리사이드의 적층막으로 이루어지는 것을 특징으로 하는 반도체 메모리장치.
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* Cited by examiner, † Cited by third party
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KR100980416B1 (ko) * 2008-01-16 2010-09-07 주식회사 하이닉스반도체 컬럼 리던던시 퓨즈 블록을 구비한 반도체 집적 회로 장치
US8077531B2 (en) 2008-01-16 2011-12-13 Hynix Semiconductor Inc. Semiconductor integrated circuit including column redundancy fuse block

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