KR100980416B1 - 컬럼 리던던시 퓨즈 블록을 구비한 반도체 집적 회로 장치 - Google Patents

Abstract

높은 유효 넷 다이를 확보할 수 있는 반도체 집적 회로 장치를 개시한다. 개시된 반도체 집적 회로 장치는, 에지 영역 및 상기 에지 영역 내측에 배치되는 뱅크 영역을 구비한 반도체 칩, 및 상기 에지 영역에 배치되는 컬럼 리던던시 퓨즈 블록을 포함한다.

컬럼, 리던던시, 퓨즈, 배치

Description

컬럼 리던던시 퓨즈 블록을 구비한 반도체 집적 회로 장치{Semiconductor Integrated Circuit Including Column Redundancy Fuse Block}

본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 컬럼 리던던시 퓨즈 블록을 구비한 반도체 집적 회로 장치에 관한 것이다.

반도체 집적 회로 장치를 구성하는 각 소자의 사이즈가 미세화되고, 한 개의 반도체 칩 내에 포함되는 소자의 수가 거대화됨에 따라, 결함 밀도의 수준도 증대되고 있다. 이러한 결함 밀도의 증대는 반도체 장치의 수율을 저하시키는 직접적인 원인이 되며, 심할 경우, 반도체 소자가 형성되는 웨이퍼를 폐기처분하여야 한다.

결함 밀도를 낮추기 위해, 종래에는 결함 셀을 여분의 셀로 교체하는 리던던시(redundancy) 회로가 제안되었다. 리던던시 회로(혹은 퓨즈 회로)는 반도체 메모리 장치의 경우, 로우(row)계 배선(예컨대, 워드 라인) 및 컬럼(column)계 배선(예컨대, 비트 라인) 각각에 대해 설치될 수 있으며, 결함 셀의 어드레스 정보를 저장하는 퓨즈셋 어레이를 포함한다. 퓨즈셋 어레이는 복수의 퓨즈 배선들을 포함하는 복수의 퓨즈셋들로 구성되며, 각각의 퓨즈셋의 프로그램은 퓨즈 배선들의 선택적인 레이저 블로잉(blowing)에 의해 행해질 수 있다.

특히, 컬럼계 배선을 구제하기 위한 컬럼 리던던시 회로 블록(Y-Fuse)은 도 1에 도시된 바와 같이 컬럼 제어 블록(20)내에 설치된다. 이러한 컬럼 제어 블록(20)은 컬럼 방향(column)으로 인접하게 배치된 뱅크 사이의 공간에 배치되며, 도 2에 도시된 바와 같이, 메인 디코더(도시되지 않음), 프리 디코더(21) 및 리던던시 회로부(23)를 포함한다.

메인 디코더(도시되지 않음)는 어드레스 위치를 지정하기 위한 회로부이고, 프리 디코더(21)는 컬럼 어드레스 신호를 입력받아 컬럼 선택 신호를 생성하는 회로부이다. 리던던시 회로부(23)는 퓨즈 회로부(25) 및 퓨즈셋 어레이(27)로 구성될 있다. 퓨즈 회로부(25)는 퓨즈 셋 어레이(27)의 퓨즈 블로잉 여부에 따라, 리던던시 선택 여부를 상기 프리 디코더(21)에 제공하도록 구성된다. 여기서, 미설명 부호 10은 칩을 나타내고, 30은 패드 영역을 나타낸다.

그런데, 현재 반도체 메모리 장치는 칩이 완성된 후에 에너지(예컨대, 레이저)를 가해 퓨즈 블로잉시 배선에 영향이 없도록, 퓨즈 셋(도시되지 않음) 상부에 어떠한 배선 내지 층이 배치되지 않도록 설계되고 있다. 이에 따라, 데이터 입출력 배선등은 상기 퓨즈셋을 상부를 지나지 않도록 우회, 배치되고 있다. 이로 인해, 배선 및 회로 배치에 제약이 따르게 된다.

또한, 집적도 및 공정 기술이 발전되는 속도에 비해 레이저 빔 오차 허용 범위로 인해 퓨즈간의 피치가 줄어드는 속도가 상대적으로 느리기 때문에, 반도체 칩 내에서 퓨즈들, 즉, 퓨즈셋 어레이(27)가 차지하는 면적의 점유율은 오히려 증대될 수 있다. 이는 반도체 메모리 장치의 유효 넷다이(net die)를 확보하는 데 장애가 된다.

특히, 종래의 경우, 리던던시 회로부(23)로 구획된 공간내에 퓨즈 회로부(25) 및 퓨즈셋 어레이(27)가 구분되어 배치되어야 하므로, 퓨즈셋 어레이(27)를 구성하는 퓨즈셋들을 부득이하게 다중렬로 배치하여야 했다. 이로 인해, 컬럼 제어 블록(20)의 면적이 증대되어, 뱅크의 면적 증대를 어렵게 하는 문제점이 있다.

따라서, 본 발명의 목적은 배치 효율을 개선할 수 있는 반도체 집적 회로 장치를 제공하는 것이다.

또한, 본 발명의 다른 목적은 높은 유효 넷 다이를 확보할 수 있는 반도체 집적 회로 장치를 제공하는 것이다.

본 발명의 일 견지에 따른 반도체 집적 회로 장치는, 에지 영역 및 상기 에지 영역 내측에 배치되는 뱅크 영역을 구비한 반도체 칩, 및 상기 에지 영역에 배치되는 컬럼 리던던시 퓨즈 블록을 포함한다.

본 발명의 다른 견지에 따른 반도체 집적 회로 장치는, 에지 영역 및 에지 영역으로 내측에 복수의 뱅크들이 일정 규칙을 가지고 로우 방향 및 컬럼 방향으로 배열되어 있는 뱅크 영역을 포함하는 반도체 칩, 상기 로우 방향과 평행하는 상기 에지 영역에 배열되는 컬럼 어드레스 퓨즈셋 어레이 및 상기 퓨즈셋 어레이내의 퓨즈 블로잉 정보를 검출하는 퓨즈 블로잉 정보 블록을 포함하는 컬럼 리던던시 퓨즈 블록, 및 상기 컬럼 방향으로 인접하는 뱅크 사이의 상기 뱅크 영역에 배치되며, 상기 퓨즈 블로잉 정보 블록의 출력 신호를 입력받아, 리던던시 여부를 판단하여, 컬럼 선택 신호 또는 스페어 컬럼 선택 신호를 출력하도록 구성된 컬럼 제어 블록을 포함한다.

본 발명의 또 다른 견지에 따른 반도체 집적 회로 장치는, 컬럼 리던던시 퓨 즈 블록을 포함하는 에지 영역, 상기 에지 영역의 하부 열에 위치하는 제 1 뱅크, 상기 제 1 뱅크의 하부 열에 위치하는 제 1 컬럼 제어 블록, 상기 제 1 컬럼 제어 블록 하부 열에 위치하는 제 2 뱅크, 및 상기 제 2 뱅크의 하부 열에 위치하는 제 2 컬럼 제어 블록을 포함한다.

본 발명에 의하면, 퓨즈셋 어레이를 포함하는 컬럼 리던던시 퓨즈 블록을 뱅크 외곽 즉, 반도체 칩의 에지 영역에 설치한다. 이에 따라, 반도체 메모리 장치를 구성하는 뱅크 사이의 간격을 줄일 수 있어, 유효 넷 다이 비율을 증대시킬 수 있고, 배선의 배치 효율을 개선하여, 배선간 크로스토크 방지는 물론 신호 지연을 줄일 수 있다.

또한, 실질적으로 로우계 정보를 입력받는 컬럼 리던던시 회로는 칩 에지 영역 배치하고, 컬럼 어드레스를 입력받는 컬럼 리던던시 회로는 뱅크 사이의 컬럼 제어 블록에 설치하므로써, 어드레스 억세스 타임을 증대시키지 않으면서도, 반도체 메모리 장치의 배치 효율을 크게 개선할 수 있다.

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.

도 3을 참조하면, 반도체 칩(100)은 에지 영역(E) 및 상기 에지 영역(E) 내측에 위치하는 뱅크 영역(B)을 포함한다.

상기 에지 영역(E)은 컬럼 리던던시 동작을 수행하기 위한 컬럼 리던던시 퓨 즈 블록(200)을 포함한다.

뱅크 영역(B)은 중심에 배치되는 패드 영역(150) 및 상기 패드 영역(150)을 중심으로 양측의 뱅크 영역(B)에 로우 및 컬럼 방향으로 일정 규칙을 가지고 이격 배치된 복수의 뱅크(Bank)를 포함한다.

도 4는 도 3의 "X" 부분을 확대하여 보여주는 도면으로서, 도 4를 참조하여 보다 상세히 설명하면, 상기 컬럼 리던던시 퓨즈 블록(200)은 상술한 바와 같이 가장자리 뱅크(Bank4) 외측의 반도체 칩(100)의 에지 영역(E)에 배치되고, 컬럼 제어 블록(500)은 컬럼 방향으로의 인접하는 뱅크(bank)와 뱅크(bank) 사이의 뱅크 영역(B)에 배치된다.

상기 컬럼 리던던시 퓨즈 블록(200)은 퓨즈셋 어레이(210) 및 퓨즈 블로잉 결정 블록(250)을 포함할 수 있다. 컬럼 제어 블록(500)은 제 1 컬럼 제어 블록(300) 및 제 2 컬럼 제어 블록(400)을 포함할 수 있으며, 제 1 컬럼 제어 블록(300) 및 제 2 컬럼 제어 블록(400)은 뱅크 사이의 서로 다른 공간에 배치될 수 있다. 예를 들어, 제 2 컬럼 제어 블록(300)과 제 2 컬럼 제어 블록(400)은 컬럼 방향으로 발생되는 뱅크 사이의 공간에 교대로 배치될 수 있다.

여기서, 상기 제 1 컬럼 제어 블록(300)에는 메인 디코더가 배치될 수 있고, 상기 제 2 컬럼 제어 블록(400)에는 컬럼 리던던시 결정 회로부(410) 및 프리 디코더(490)가 배치될 수 있다.

도 5a는 컬럼 리던던시 퓨즈 블록(200)의 퓨즈셋 어레이(210) 중 하나의 퓨즈셋을 보여주는 평면도이다. 도 5a에 도시된 바와 같이, 단위 퓨즈셋(211)은 뱅 크(Bank)를 구성하는 복수의 매트 중 로우(row) 방향으로 인접하는 두 개의 매트(MAT)와 대응되어 구비될 수 있다. 단위 퓨즈셋(211)은 복수의 퓨즈 배선들(211a) 및 그 외곽에 배치되는 한 쌍의 가드링 퓨즈(211b)로 구성될 수 있다. 이때, 본 실시예에서 퓨즈셋(211) 및 퓨즈셋(211)을 구성하는 복수의 퓨즈 배선들(211a)은 퓨즈셋 어레이(210)가 칩 외곽에 배치되기 때문에, 배선 배치에 대해 여유도를 가지므로, 단일 행의 형태로 배치될 수 있다.

이에 대해 자세히 설명하면, 뱅크 사이에 리던던시 회로 블록이 위치되는 종래의 경우(도 2 참조), 퓨즈 블로잉 정보부 및 컬럼 어드레스 비교부로 구성되는 퓨즈 회로 및 퓨즈셋 어레이가 두 개의 매트에 대응되도록 집적되어야 했으므로, 배선의 용이한 배치를 위해 퓨즈셋 어레이가 다층으로 배열되어야 했다. 이렇게 퓨즈셋 어레이를 다층으로 형성하게 되면, 자연적으로 리던던시 회로 블록의 길이가 증가됨은 물론, 나아가 복수의 퓨즈 배선들(211a)을 보호하기 위해 퓨즈 셋(211)마다 배치되는 가드링 퓨즈(211b)의 수도 증대되어, 면적 낭비를 일으킬 수 있다.

하지만, 본 실시예와 같이 퓨즈 셋 어레이(210)가 칩 외곽에 배치되면, 배선들의 배치 및 우회를 고려할 필요가 없기 때문에, 퓨즈 배선들(211a)들은 물론 퓨즈셋(210)을 일렬로 배열할 수 있다. 따라서, 컬럼계 리던던시 퓨즈 블록(200)의 면적을 현격히 줄일 수 있다.

이때, 상기 퓨즈 배선들(211)은 도 5b에 도시된 바와 같이, 하나의 블로잉 영역을 갖도록 구성되거나, 도 5c에 도시된 바와 같이, 적어도 하나 이상의 블로잉 영역을 갖도록 구성될 수 있다.

도 6을 참조하면, 퓨즈 블로잉 정보 블록(250)은 컬럼 어드레스 퓨즈의 블로잉 여부에 따라, 퓨즈 블로잉 결정 신호(yra)를 생성하도록 구성된다. 이러한 퓨즈 블로잉 정보 블록(250)은 퓨즈 인에이블 회로부(260) 및 퓨즈 블로잉 결정 회로부(280)를 포함할 수 있다.

퓨즈 인에이블 회로부(260)는 제어 신호 예컨대, 로우(row) 액티브 신호(ACT), 및 로우 정보를 갖는 신호 예컨대, 블록 선택 신호(bs<0:3>)를 입력받아, 상기 퓨즈 블로잉 결정 회로부(280)를 구동시키기 위한 퓨즈 인에이블 신호(yren)를 생성하도록 구성된다.

보다 구체적으로, 도 7에 도시된 바와 같이, 퓨즈 인에이블 회로부(260)는 구동부(262), 전달부(263), 퓨즈 블로잉 확인부(264), 래치부(266) 및 출력부(268)를 포함할 수 있다.

상기 구동부(262)는 제어 신호, 예컨대 로우(row) 액티브 신호(ACT)에 따라 상기 퓨즈 블로잉 확인부(264)에 전원 전압(VDD)을 제공하도록 구성된다. 이러한 구동부(262)는 PMOS 트랜지스터(P1)일 수 있다.

전달부(263)는 제어 신호인 로우 액티브 신호(ACT)에 따라 퓨즈 블로잉 확인부(264)에서 전달된 전압을 그라운드로 배출시키도록 구성된다. 제 2 구동부(263)는 NMOS 트랜지스터(N1)일 수 있다.

퓨즈 블로잉 확인부(264)는 복수의 컬럼 어드레스 퓨즈(f1,f2,f3,f4) 및 스위칭 소자(N2,N3,N4,N5)를 포함할 수 있으며, 어느 하나의 컬럼 어드레스 퓨 즈(f1,f2,f3,f4)의 블로잉시, 하이 신호를 출력하도록 구성된다. 상기 컬럼 어드레스 퓨즈(f1,f2,f3,f4)의 일단은 상기 구동부(262)와 연결되고, 상기 스위칭 소자들(N2,N3,N4,N5)은 상기 컬럼 어드레스 퓨즈(f1,f2,f3,f4)의 타단과 각각 대응되도록 연결된다. 스위칭 소자들(N2,N3,N4,N5)은 블록 선택 신호(bs<0:3>)에 응답하여 선택적으로 온/오프되는 NMOS 트랜지스터일 수 있다. 이러한 스위칭 소자(N2,N3,N4,N5)는 블록 선택 신호(bs<0:3>)의 인에이블 여부에 따라 개폐된다. 여기서, 상기 컬럼 어드레스 퓨즈(f1,f2,f3,f4)는 상기 도 5b 또는 도 5c의 구조를 가질 수 있다.

래치부(266)는 블록 선택부(264)의 출력 신호를 래치시키도록 구성된다. 이러한 래치부(266)는 제 1 및 제 2 인버터(IN1,IN2)로 구성될 수 있다.

출력부(268)는 상기 퓨즈 블로잉 확인부(264)로 부터 퓨즈 블로잉이 확인되고, 상기 로우 액티브 신호(ACT)가 하이로 인에이블된 경우, 퓨즈 인에이블 신호(yren)를 인에이블시키도록 구성된다. 출력부(268)는 제 3 인버터(IN3), 노어 게이트(NOR1), 제 4 인버터(IN4) 및 제 5 인버터(IN5)를 포함할 수 있다. 제 3 인버터(IN3)는 상기 로우 액티브 신호(ACT)를 반전시키고, 노어 게이트(NOR1)는 래치부(266)의 출력 신호 및 제 3 인버터(IN3)의 출력 신호를 입력받아 노어 연산을 수행한다. 제 4 및 제 5 인버터(IN4,IN5)는 연속적으로 연결되어, 상기 노어 게이트(NOR1)의 출력 신호를 증폭하여 퓨즈 인에이블 신호(yren)를 생성한다.

이와 같은 퓨즈 인에이블 회로부(260)는 다음과 같이 동작된다.

로우 액티브 신호(ACT)가 로직 로우(low)로 인에이블될 때, 구동부(262)가 구동되어, 상기 구동 전압(VDD)이 퓨즈 블로잉 확인부(264)에 전달된다. 퓨즈 블로잉 확인부(264)는 컬럼 어드레스 퓨즈(f1,f2,f3,f4) 중 어느 하나가 블로잉되고, 해당하는 스위칭 소자(N1,N2,N3,N4)가 턴온되면, 상기 컬럼 어드레스 퓨즈(f1,f2,f3,f4)를 통해 전원 전압(VDD)이 전달되지 않아서, 하이 신호를 출력하게 된다. 만일 컬럼 어드레스 퓨즈(f1,f2,f3,f4) 모두가 블로잉되지 않는 경우, 상기 컬럼 어드레스 퓨즈(f1,f2,f3,f4) 및 해당 스위칭 소자(N2,N3,N4,N5)에 의해 상기 전원 전압(VDD)이 전달부(263)에 전달되어, 그라운드를 통해 배출된다.

래치부(266) 및 출력부(268)는 상기 퓨즈 블로잉 확인부(264)의 출력 신호를 래치 및 버퍼링하여 퓨즈 인에이블 신호(yren)를 출력한다.

도 8을 참조하면, 퓨즈 블로잉 결정 회로부(280)는 퓨즈 인에이블 신호(yren)가 하이로 인에이블되고, 어느 하나의 컬럼 어드레스 퓨즈(f1,f2,f3,f4)가 블로잉되면, 로우로 인에이블된 퓨즈 블로잉 결정 신호(yra)를 생성하도록 구성된다.

이러한 퓨즈 블로잉 결정 회로부(280)는 제 1 구동부(282), 제 2 구동부(283), 전달부(284), 퓨즈 블로잉 확인부(285), 래치부(287) 및 출력부(289)로 구성될 수 있다.

제 1 구동부(282)는 로우(row) 액티브 신호(ACT)가 로직 로우(low)로 인에이블됨에 따라, 전원 전압(VDD)을 상기 퓨즈 블로잉 확인부(285)에 전달하도록 구성된다. 이러한 제 1 구동부(282)는 PMOS 트랜지스터(P2)일 수 있다.

제 2 구동부(283)는 상기 퓨즈 인에이블 신호(yren)의 인에이블에 따라, 상기 퓨즈 블로잉 확인부(285)로 부터 제공되는 전압을 상기 전달부(284)에 전달하도록 구성된다. 이러한 제 2 구동부(283)는 NMOS 트랜지스터(N6)일 수 있다.

전달부(284)는 로우(row) 액티브 신호(ACT)가 로직 하이(high)일 때, 상기 제 2 구동부(283)에서 전달된 전압을 그라운드(Vss)로 배출시키도록 구성된다. 이러한 전달부(284)는 NMOS 트랜지스터(N7)일 수 있다.

퓨즈 블로잉 확인부(285)는 상기 퓨즈 인에이블 회로부(285)의 퓨즈 블로잉 확인부(285)와 동일한 회로 구성을 가질 수 있다. 즉, 복수의 컬럼 어드레스 퓨즈(f1,f2,f3,f4) 및 그와 대응되어 연결되는 스위칭 소자, 예컨대 NMOS 트랜지스터(N8,N9,N10,N11)로 구성될 수 있다.

래치부(287)는 두 개의 인버터(IN6,IN7)로 구성될 수 있으며, 출력부(289)는 래치부(287)의 출력 신호를 반전 증폭하기 위한 인버터(IN8)일 수 있다.

이와 같은 퓨즈 블로잉 결정 회로부(280)는 다음과 같이 동작된다.

로우(row) 액티브 신호(ACT)가 로직 로우(Low)로 인에이블되고, 상기 퓨즈 인에이블 신호(yren)가 하이로 인에이블되면, 제 1 및 제 2 구동부(282,283)가 구동된다. 이러한 상태에서, 퓨즈 블로잉 확인부(285)의 컬럼 어드레스 퓨즈(f1,f2,f3,f4) 중 어느 하나가 블로잉되면, 전원 전압(VDD)이 전달부(284)쪽으로 전달되지 않아, 퓨즈 블로잉 확인부(285)는 하이 신호를 출력하게 된다. 퓨즈 블로잉 확인부(285)의 출력 신호는 래치부(287) 및 반전 증폭 기능을 갖는 출력부(289)를 거치면서, 로직 로우(low) 상태의 퓨즈 블로잉 결정 신호(yra)를 출력하게 된 다.

다시 도 4를 참조하면, 상기 제 2 컬럼 제어 블록(400)의 컬럼 리던던시 결정 회로부(410)는 상기 퓨즈 블로잉 결정 신호(yra) 및 컬럼 어드레스 신호(bay<2:7,9>를 비교하여, 각 컬럼에 대응되는 리페어 선택 신호(yrhitb<2:7,9>)를 생성하도록 구성된다.

프리 디코더(490)는 상기 컬럼 리던던시 회로 블록(410)에서 생성되는 리페어 선택 신호(yrhitb<2:7,9>) 및 컬럼 어드레스 신호(bay<2:7,9>)를 입력받아서, 컬럼 선택 신호(Yi) 또는 스페어 컬럼 선택 신호(SYi)를 생성하도록 구성된다.

상기 컬럼 리던던시 결정 회로부(410)는 도 9에 도시된 바와 같이, 컬럼 어드레스 신호(bay<2:7,9>), 퓨즈 블로잉 결정 신호(yra<2:7,9> 및 반전된 퓨즈 인에이블 신호(yrenb)를 입력받아, 컬럼 어드레스 신호(bay<2:7,9>) 및 퓨즈 블로잉 결정 신호(yra<2:7,9>)를 비교하여 리페어 선택 신호(yrhitb<2:7,9>)를 생성하는 비교부(420)를 포함할 수 있다. 이러한 비교부(420)는 입력되는 퓨즈 블로잉 결정 신호(yra<2:7,9>)의 수만큼의 서브 비교부를 포함할 수 있다.

도 10을 참조하면, 서브 비교부(430)는 리던던시 발생기(432), 비교기(434) 및 버퍼(436)를 포함할 수 있다.

리던던시 발생기(432)는 제 1 노어 게이트(NOR1), 제 2 노어 게이트(NOR2), 제 1 인버터(IN11), 제 2 인버터(IN12) 및 트랜스퍼 게이트(TG)를 포함할 수 있다.

제 1 노어 게이트(NOR1)는 반전된 퓨즈 인에이블 신호(yrenb) 및 퓨즈 블로 잉 결정 신호(yra<i>, i는 2 내지 7, 및 9)를 노어 연산하며, 제 2 노어 게이트(NOR2)는 반전된 퓨즈 인에이블 신호(yrenb) 및 제 1 노어 게이트(NOR1)의 출력 신호를 노어 연산한다. 제 1 인버터(IN11)는 제 2 노어 게이트(NOR2)의 출력 신호를 반전시켜 상기 트랜스퍼 게이트(TG)에 전달한다. 트랜스퍼 게이트(TG)는 제 2 노어 게이트(NOR2)의 출력 신호 및 제 1 인버터(IN11)의 출력 신호에 따라, 제 2인버터(IN12)에 의해 반전된 컬럼 어드레스 신호(/bay<i>, i는 2 내지 7 및 9)를 전달한다.

비교기(434)는 제 1 PMOS 트랜지스터(P11), 제 2 PMOS 트랜지스터(P12), 제 1 NMOS 트랜지스터(N12), 제 2 NMOS 트랜지스터(N13) 및 제 3 인버터(IN3)로 구성될 수 있다.

제 1 PMOS 트랜지스터(P11)는 제 3 인버터(IN3)에 의해 반전된 제 1 노어 게이트(NOR1)의 출력 신호를 입력받는 게이트, 전원 전압(VDD)과 연결되는 드레인 및 제 2 PMOS 트랜지스터(P12)와 연결되는 소스로 구성된다.

제 2 PMOS 트랜지스터(P12)는 반전된 컬럼 어드레스 신호(/bay<i>)를 입력받는 게이트, 제 1 PMOS 트랜지스터(P11)와 연결된 드레인, 및 제 1 NMOS 트랜지스터(N11)와 연결되는 소스로 구성된다.

제 1 NMOS 트랜지스터(N12)는 반전된 컬럼 어드레스 신호(/bay<i>)를 입력받는 게이트, 제 2 PMOS 트랜지스터(P12)와 연결된 드레인, 및 제 2 NMOS 트랜지스터(N13)와 연결되는 소스로 구성된다.

제 2 NMOS 트랜지스터(N13)는 반전된 제 1 노어 게이트(NOR1)의 출력 신호를 입력받는 게이트, 제 1 NMOS 트랜지스터(N12)와 연결되는 드레인 및 제 2 PMOS 트랜지스터(P12)와 연결되는 소스로 구성된다.

버퍼(436)는 반전된 퓨즈 인에이블 신호(yrenb)를 반전시키는 제 4 인버터(IN14) 및 상기 제 4 인버터(IN14)의 출력 신호에 따라 선택적으로 턴온되어 전원 전압(VDD)을 전달하는 제 3 PMOS 트랜지스터(P13)로 구성될 수 있다.

이와 같은 서브 비교부(430)는 상기 반전된 퓨즈 인에이블 신호(yrenb)가 로우로 인에이블된(활성화) 경우, 컬럼 어드레스 신호(bay<i>)와 이에 대응하는 퓨즈 블로잉 결정 신호(yra<i>)가 동일하면, 로직 로우(low) 레벨의 리페어 선택 신호(yrhitb<i>)를 생성한다. 반면, 반전된 퓨즈 인에이블 신호(yrenb)가 하이 상태이거나, 컬럼 어드레스 신호(bay<i>)와 퓨즈 블로잉 결정 신호(yra<i>)가 상이한 경우, 결함이 발생되지 않았음을 확인하기 위해 로직 하이 레벨의 리페어 선택 신호(yrhitb<i>)를 생성한다.

이렇게 생성된 리페어 선택 신호(yrhitb<i>)는 프리 디코더((490)에 전달된다. 본 실시예의 프리 디코더(490)는 상기 리페어 선택 신호(yrhitb<i>)에 응답해서, 해당 컬럼에서 정상 컬럼 선택 신호(Yi)를 출력할 것인지, 스페어 컬럼 선택 신호(SYi)를 출력할 것인지를 결정한다.

이와 같은 본 실시예는 퓨즈셋 어레이(210)를 포함하는 컬럼 리던던시 퓨즈 블록(200)을 칩 외곽에 배치함으로써, 배선, 특히 데이터 입출력 배선의 배치를 고려함이 없이, 퓨즈셋 어레이(210)를 비교적 넓은 마진으로 배치시킬 수 있다. 이에 따라, 뱅크(bank) 사이에 퓨즈셋 어레이(210)가 존재하지 않으므로 데이터 입출력 배선을 직선 형태로 연장시킬 수 있어 파워 메쉬(power mesh) 특성을 개선할 수 있게 된다.

한편, 일반적인 컬럼 리던던시 퓨즈 블록은 로우계 정보(예컨대, 블록 선택 신호)를 입력받는 퓨즈 블로잉 정보 블록 및 컬럼 리던던시 결정 회로부를 모두 포함하고 있었으나, 본 실시예에 따른 칩 외곽에 배치되는 컬럼 리던던시 퓨즈 블록(200)은 상기 퓨즈 셋 어레이(210)와 함께 퓨즈 블로잉 정보 블록(250)만 포함하도록 설계되고, 상기 컬럼 리던던시 결정 회로부(410)는 뱅크 사이의 컬럼 제어 블록(410)에 위치하도록 설계되었다.

상기 컬럼 리던던시 결정 회로부(410)가 칩 외곽의 상기 컬럼 리던던시 퓨즈 블록(200)내에 설치될 수도 있으나, 이러한 경우 도 11에 도시된 바와 같이, 컬럼 리던던시 결정 회로부(410)에 컬럼 어드레스 신호(bay<2:7,9>)가 입력되는 시간(a) 및 상기 컬럼 리던던시 결정 회로부(410)에서 생성된 리페어 결정 신호(yrhitb<2:7,9>)가 다시 뱅크(bank)를 경유하여 프리 디코더(490)에 전달되기 위한 지연 시간(a) 만큼, 즉, 총 2a 만큼의 지연이 발생될 수 있다. 이에 따라 어드레스 억세스 타임(tAA)이 길어질 수 있다.

반면, 본 실시예와 같이 컬럼 리던던시 퓨즈 블록(200)을 칩 외곽에 배치시키되, 컬럼 어드레스 신호(bay<2:7,9>)를 입력받으며, 프리 디코더(490)와 직접적으로 교류하는 컬럼 리던던시 결정 회로부(410)는 프리 디코더(490)와 인접한 컬럼 제어 블록(400)에 설치하므로써, 컬럼 어드레스 신호(bay<2:7,9>)의 입력 지연 및 리페어 결정 신호(yrhitb<2:7,9>)의 입력 지연이 거의 발생되지 않아, 어드레스 억 세스 타임(tAA)를 줄일 수 있다. 본 실시예의 경우, 퓨즈 블로잉 정보 블록(250)으로 부터 퓨즈 블로잉 정보 신호(yra)가 뱅크를 경유하여 상기 컬럼 리던던시 결정 회로부(410)에 제공되기는 하나, 이는 어드레스와 직접적인 연관이 없는 신호이므로, 어드레스 억세스 타임(tAA)에 영향을 미치지 않는다.

이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 퓨즈셋 어레이를 포함하는 컬럼 리던던시 퓨즈 블록을 뱅크 외곽에 설치한다. 이에 따라, 반도체 메모리 장치를 구성하는 뱅크 사이의 간격을 줄일 수 있어, 유효 넷다이 비율을 증대시킬 수 있고, 배선의 배치 효율을 개선하여, 배선간 크로스토크 방지는 물론 신호 지연을 줄일 수 있다.

또한, 실질적으로 로우계 정보를 입력받는 컬럼 리던던시 회로는 칩 외곽에 배치하고, 컬럼 어드레스를 입력받는 컬럼 리던던시 회로는 뱅크 사이의 컬럼 제어 블록에 설치하므로써, 어드레스 억세스 타임을 증대시키지 않으면서도, 반도체 메모리 장치의 배치 효율을 크게 개선할 수 있다.

본 발명은 상기한 실시예에 한정되는 것만은 아니다.

본 실시예에서는 일예로 로직 로우 또는 로직 하이로 인에이블된다고 하였으나, 이는 회로적인 변경에 의해 능히 로직 하이 또는 로직 로우로 인에블될 수 있는 것이므로, 후속의 회로부를 구동시킬 수 있는 레벨의 신호이면 인에이블된다 혹은 활성화된다고 해석될 것이다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

도 1은 일반적은 반도체 칩을 보여주는 평면도,

도 2는 일반적인 반도체 칩의 리던던시 회로부를 확대하여 보여주는 블록도,

도 3은 본 발명의 일 실시예에 따른 외곽에 컬럼 리던던시 퓨즈 블록이 배치된 반도체 칩의 평면도,

도 4는 도 3의 "X" 부분을 확대하여 도시한 블록도,

도 5a는 본 발명의 실시예에 따른 단위 퓨즈셋과 매트의 관계를 보여주기 위한 블록도,

도 5b는 본 발명의 일 실시예에 따른 퓨즈셋의 평면도,

도 5b는 본 발명의 다른 실시예에 따른 퓨즈셋의 평면도,

도 6은 본 발명의 일 실시예에 따른 퓨즈 결정 회로 블록을 보여주는 블록도,

도 7은 본 발명의 일 실시예에 따른 퓨즈 인에이블 회로부의 상세 회로도,

도 8은 본 발명의 일 실시예에 따른 퓨즈 결정 회로부의 상세 회로도,

도 9는 본 발명의 일 실시예에 따른 컬럼 리던던시 결정 회로부의 구성을 보여주는 블록도,

도 10은 도 9의 컬럼 리던던시 결정 회로부를 구성하는 서브 비교부의 상세 회로도, 및

도 11은 본 발명의 다른 실시예에 따른 반도체 칩의 요부를 보여주는 블록도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 반도체 칩 150 : 패드 영역

200 : 컬럼 리던던시 퓨즈 블록 210 : 퓨즈셋 어레이

250 : 퓨즈 블로잉 정보 블록 300 : 제 1 컬럼 제어 블록

400 : 제 2 컬럼 제어 블록 410 : 컬럼 리던던시 결정 회로부

490 : 프리 디코더 500 : 컬럼 제어 블록

Claims (32)

1. 에지 영역 및 상기 에지 영역 내측에 배치되는 복수의 뱅크 영역을 구비한 반도체 칩;

   상기 에지 영역에 배치되는 컬럼 리던던시 퓨즈 블록; 및

   상기 뱅크 영역내에 구비되는 복수의 컬럼 제어 블록을 포함하며,

   상기 컬럼 리던던시 퓨즈 블록은 복수의 퓨즈 셋들로 구성된 퓨즈 셋 어레이, 및 상기 퓨즈셋을 구성하는 복수의 컬럼 어드레스 퓨즈의 컷팅 여부에 따라, 로우계 정보를 입력받으며 해당 컬럼의 퓨즈 블로잉 결정 신호를 출력하는 퓨즈 블로잉 정보 블록을 포함하고,

   상기 컬럼 제어 블록은 상기 퓨즈 블로잉 결정 신호 및 컬럼 어드레스를 입력받아 리페어될 컬럼 어드레스를 판별하기 위한 리던던시 선택 신호를 생성하는 컬럼 리던던시 결정회로부, 및 상기 리던던시 선택 신호 및 상기 컬럼 어드레스를 입력받아 컬럼 선택 신호 혹은 스페어 컬럼 신호를 상기 뱅크 영역에 제공하는 프리 디코더를 포함하는 반도체 집적 회로 장치.
2. 제 1 항에 있어서,

   상기 뱅크 영역은 로우 방향 및 컬럼 방향에 대해 소정 간격을 두고 배열되는 복수개의 뱅크들을 포함하는 반도체 집적 회로 장치.
3. 삭제
4. 제 1 항에 있어서,

   상기 컬럼 리던던시 퓨즈 블록은 상기 컬럼 방향의 에지 부분에 배치되는 반도체 집적 회로 장치.
5. 제 2 항에 있어서,

   상기 각각의 뱅크는 상기 로우 방향 및 상기 컬럼 방향에 대해 소정 간격을 두고 매트릭스 형태로 배열된 복수의 매트들을 포함하는 반도체 집적 회로 장치.
6. 제 5 항에 있어서,

   상기 퓨즈셋 각각은 상기 로우 방향으로 인접하는 두 개의 매트와 대응되도록 배열되는 반도체 집적 회로 장치.
7. 제 6 항에 있어서,

   상기 퓨즈 셋 각각은 상기 퓨즈 셋 어레이내에서 단일의 행 형태를 이루도록 나란히 배치되는 반도체 집적 회로 장치.
8. 제 7 항에 있어서,

   상기 퓨즈 셋 각각의 상기 컬럼 어드레스 퓨즈들이 단일의 행 형태를 이루도록 나란히 배치되는 반도체 집적 회로 장치.
9. 제 2 항에 있어서,

   상기 퓨즈 블로잉 정보 블록은,

   로우 정보 신호 및 상기 복수의 컬럼 어드레스 퓨즈의 컷팅 여부에 따라, 퓨즈 인에이블 신호를 생성하는 퓨즈 인에이블 회로부; 및

   상기 퓨즈 인에이블 신호 및 상기 로우 정보 신호를 입력받아, 상기 퓨즈 블로잉 결정 신호를 생성하는 퓨즈 블로잉 결정 회로부를 포함하는 반도체 집적 회로 장치.
10. 제 9 항에 있어서,

    상기 퓨즈 인에이블 회로부는 상기 복수의 컬럼 어드레스 퓨즈들 중 어느 하나가 블로잉시, 인에이블되는 퓨즈 인에이블 신호를 생성하도록 구성되는 반도체 집적 회로 장치.
11. 제 9 항에 있어서,

    상기 퓨즈 블로잉 결정 회로부는 상기 퓨즈 인에이블 신호가 인에이블되고, 상기 복수의 컬럼 어드레스 퓨즈 중 어느 하나가 블로잉될 때, 인에이블되는 상기 퓨즈 블로잉 결정 신호를 생성하도록 구성되는 반도체 집적 회로 장치.
12. 제 11 항에 있어서,

    상기 컬럼 제어 블록은 상기 컬럼 방향으로 배열되는 상기 뱅크 사이에 배치되는 반도체 집적 회로 장치.
13. 삭제
14. 제 12 항에 있어서,

    상기 컬럼 리던던시 결정 회로부는 상기 퓨즈 블로잉 결정 신호 및 상기 컬럼 어드레스 신호를 어드레스별로 비교하는 비교부를 포함하는 반도체 집적 회로 장치.
15. 제 14 항에 있어서,

    상기 비교부는 상기 비교될 어드레스 수만큼의 서브 비교부를 포함하는 반도체 집적 회로 장치.
16. 제 15 항에 있어서,

    상기 서브 비교부는 상기기 퓨즈 인에이블 신호의 인에이블 여부에 응답하여, 컬럼 어드레스 신호와 퓨즈 블로잉 결정 신호가 동일할 때, 인에이블된 리페어 선택 신호를 생성하도록 구성되는 반도체 집적 회로 장치.
17. 제 1 항에 있어서,

    상기 컬럼 제어 블록은 메인 디코더를 더 포함하는 반도체 집적 회로 장치.
18. 제 17 항에 있어서,

    상기 메인 디코더 및 상기 프리 디코더/상기 컬럼 리던던시 결정 회로부는 상기 컬럼 방향으로 평행하게 배열된 뱅크와 뱅크 사이의 공간에 배치되되, 서로 다른 공간에 교대로 배치되는 반도체 집적 회로 장치.
19. 삭제
20. 삭제
21. 삭제
22. 삭제
23. 삭제
24. 삭제
25. 삭제
26. 삭제
27. 삭제
28. 삭제
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31. 삭제
32. 삭제

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