KR100275750B1 - 반도체 메모리 장치의 레이저 퓨즈 박스의 배선 배치 - Google Patents

반도체 메모리 장치의 레이저 퓨즈 박스의 배선 배치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 레이저 퓨즈 박스의 배선 배치에 관한 것으로서, 폭이 좁은 일단과 상기 일단보다 폭이 넓은 타단으로 구성되며 중간부가 구부러진 다수개의 레이저 퓨즈들을 구비하고, 상기 레이저 퓨즈들의 일단들의 피치는 좁으며 상기 레이저 퓨즈들의 타단들의 피치는 넓고 상기 다수개의 레이저 퓨즈들은 서로 인접하는 제1 레이저 퓨즈 그룹, 및 폭이 넓은 일단과 상기 일단보다 폭이 좁은 타단으로 구성되며 중간부가 구부러진 다른 다수개의 레이저 퓨즈들을 구비하고, 상기 다른 다수개의 레이저 퓨즈들의 일단들의 피치는 넓으며 상기 다른 다수개의 레이저 퓨즈들의 타단들의 피치는 좁고 상기 다른 다수개의 레이저 퓨즈들은 서로 인접하는 제2 레이저 퓨즈 그룹을 구비하고, 상기 제1 레이저 퓨즈 그룹의 레이저 퓨즈들의 일단들과 상기 제2 레이저 퓨즈 그룹의 레이저 퓨즈들의 일단들이 인접하고, 상기 제1 레이저 퓨즈 그룹의 레이저 퓨즈들의 타단들과 상기 제2 레이저 퓨즈 그룹의 레이저 퓨즈들의 타단들이 인접하며, 상기 제1 및 제2 레이저 퓨즈 그룹의 바깥쪽 레이저 퓨즈들은 중간 부분의 구부러짐없이 일직선으로 형성됨으로써 반도체 메모리 장치의 집적도를 향상시킬 수 있다.

Description

반도체 메모리 장치의 레이저 퓨즈 박스의 배선 배치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 레이저 퓨즈 박스의 배선 배치에 관한 것이다.
반도체 메모리 장치는 그 제조가 완료된 후에 규정대로 동작하는지를 판별하기 위해 여러 가지 테스트 파라메타(Parameter)들을 이용하여 여러 가지 방법으로 테스트된다. 상기 테스트에서 제어 회로들 중 하나가 불량인 반도체 메모리 장치는 페기처분되지만, 메모리 셀(Memory Cell)들 중 일부가 불량인 반도체 메모리 장치는 리던던시(Redundancy) 메모리 셀로 대체되어 정상적으로 사용될 수가 있다. 상기 메모리 셀들과 상기 리던던시 메모리 셀들은 퓨즈를 통해 제어 회로들과 연결된다. 따라서, 불량인 메모리 셀이 있을 경우 상기 불량 메모리 셀에 연결된 퓨즈는 오픈(open)시키고, 그 대신 퓨즈가 오픈되었다는 정보에 의해 상기 리던던시 메모리 셀을 구동시켜서 불량인 메모리 셀을 상기 리던던시 메모리 셀로 대신한다. 반도체 메모리 장치에 이용되는 퓨즈로는 전기에 의해 오픈되는 전기 퓨즈(Electrical Fuse), 레이저 빔(Laser Beam)에 의해 오픈되는 레이저 퓨즈 등이 있다. 전기 퓨즈는 EEPROM(Electrical Erasable Programmable Read Only Memory) 반도체 장치에 주로 이용되며, 레이저 퓨즈는 DRAM(Dynamic Random Access Memory) 계열에 많이 이용된다.
도 1a는 종래의 반도체 메모리 장치의 레이저 퓨즈 박스 내의 배선 배치도이다. 도 1a를 참조하면, 종래의 반도체 메모리 장치(101)에 이용되는 레이저 퓨즈들(111∼116)은 그 폭(W1)과 피치(pitch)(P1)가 모두 동일하다. 레이저 퓨즈들(111∼116)의 중간부분(131)은 레이저에 의해 퓨징(fusing)되는 곳이다.
도 1a에 도시된 바와 같이 레이저 퓨즈들(111∼116)의 피치(P1)가 동일할 경우, 상기 레이저 퓨즈들(111∼116)을 구비하는 반도체 메모리 장치(101)의 크기가 작아지면 레이저 퓨즈들(111∼116)의 피치(P1)도 비례하여 감소된다. 레이저 퓨즈들(111∼116)의 피치(P1)가 감소되면 특정 레이저 퓨즈를 퓨징(fusing)할 때 인접한 레이저 퓨즈들이 손상을 입게 될 수가 있다.
도 1b는 종래의 반도체 메모리 장치의 레이저 퓨즈 박스 내의 다른 배선 배치도이다. 도 1b는 미국 특허 #5,747,869를 인용한 것이다. 도 1b를 참조하면, 레이저 퓨즈들(151∼156)은 폭이 좁은 좁은단들(151a∼156a)과 폭이 넓은 넓은단들(151b∼156b)을 가지고 있다.
도 1b에 도시된 레이저 퓨즈들(151,156)의 좁은단들(151a,156a)의 측면에는 비어있는 공간들(S1,S2)이 존재한다. 최근 반도체 장치의 크기는 점점 작아지고 상기 반도체 장치에 집적되는 소자들의 수는 점차 많아지고 있다. 따라서, 레이저 퓨즈 박스 내에 레이저 퓨즈들을 배치할 때 상기 공간들(S1,S2)을 제거하여 레이저 퓨즈들의 집적도를 향상시키는 것이 바람직하다.
본 발명이 이루고자하는 기술적 과제는 레이저 퓨즈의 퓨징시 인접한 레이저 퓨즈들이 손상을 받지 않는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 레이저 퓨즈들의 집적도가 향상되는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a는 종래의 반도체 메모리 장치의 레이저 퓨즈 박스 내의 배선 배치도.
도 1b는 종래의 반도체 메모리 장치의 레이저 퓨즈 박스 내의 다른 배선 배치도.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 레이저 퓨즈 박스의 레이저 퓨즈들을 도시한 도면.
상기 기술적 과제들을 이루기 위하여 본 발명의 반도체 장치는, 퓨즈 박스를 구비하고, 상기 퓨즈 박스는 제1 레이저 퓨즈 그룹과 제2 레이저 퓨즈 그룹을 구비한다.
제1 레이저 퓨즈 그룹은 폭이 좁은 일단과 상기 일단보다 폭이 넓은 타단으로 구성되며 중간부가 구부러진 다수개의 레이저 퓨즈들을 구비하고, 상기 레이저 퓨즈들의 일단들의 피치는 좁으며 상기 레이저 퓨즈들의 타단들의 피치는 넓고, 상기 다수개의 레이저 퓨즈들은 서로 인접한다.
제2 레이저 퓨즈 그룹은 폭이 넓은 일단과 상기 일단보다 폭이 좁은 타단으로 구성되며 중간부가 구부러진 다른 다수개의 레이저 퓨즈들을 구비하고, 상기 다른 다수개의 레이저 퓨즈들의 일단들의 피치는 넓으며 상기 다른 다수개의 레이저 퓨즈들의 타단들의 피치는 좁고, 상기 다른 다수개의 레이저 퓨즈들은 서로 인접한다.
상기 제1 레이저 퓨즈 그룹의 레이저 퓨즈들의 일단들과 상기 제2 레이저 퓨즈 그룹의 레이저 퓨즈들의 일단들이 인접하고, 상기 제1 레이저 퓨즈 그룹의 레이저 퓨즈들의 타단들과 상기 제2 레이저 퓨즈 그룹의 레이저 퓨즈들의 타단들이 인접하며, 상기 제1 및 제2 레이저 퓨즈 그룹의 바깥쪽 레이저 퓨즈들은 중간 부분의 구부러짐없이 일직선이다.
바람직하기는, 상기 레이저 퓨즈들은 폴리실리콘으로 형성되며 평면적으로 배열된다. 또한, 제1 및 제2 레이저 퓨즈 그룹들은 레이저 퓨즈 박스 내에서 서로 반복적으로 배치되는 구조를 갖기도 한다.
바람직하기는 또한, 상기 제1 레이저 퓨즈 그룹에 구비되는 레이저 퓨즈들의 퓨징 영역은 상기 다수개의 레이저 퓨즈들의 타단들이고, 상기 제2 레이저 퓨즈 그룹에 구비되는 레이저 퓨즈들의 퓨징 영역은 상기 다른 다수개의 레이저 퓨즈들의 일단들이다.
상기 본 발명에 의하여 퓨즈 박스 내에 배치된 레이저 퓨즈들 중 특정 퓨즈의 퓨징시 인접한 레이저 퓨즈들이 손상을 받지 않으며, 레이저 퓨즈 영역의 집적도가 향상된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 레이저 퓨즈들을 도시한 도면이다. 도 2를 참조하면, 반도체 메모리 장치(201)는 제1 및 제2 레이저 퓨즈 그룹들(211,212)을 갖는다.
제1 레이저 퓨즈 그룹(211)은 3개의 레이저 퓨즈들(221∼223)을 구비한다. 3개의 레이저 퓨즈들(221∼223)은 폭이 좁은 일단들(221a∼223a)과 폭이 넓은 중간 부분들(221b∼223b) 및 폭이 넓은 타단(221c∼223c)을 가지고 있다. 레이저 퓨즈들(222∼223)의 중간 부분들(222b∼223b)은 모두 구부러져있고, 바깥쪽의 레이저 퓨즈(221)는 그 중간 부분(221b)이 구부러지지 않고 일직선으로 이루어져있다. 상기 중간 부분들(222b∼223b)은 서로 평행하게 배열된다. 레이저 퓨즈들(221∼223)의 일단들(221a∼223a)의 폭과 일단들(221a∼223a) 사이의 피치(P1)는 좁게 형성된다. 상기 일단들(221a∼223a)의 폭(W1)과 피치(P1)는 각각 최소 간격 디자인 룰(design rule)과 최소 도체 디자인 룰에 정해진 대로 형성된다. 상기 타단들(221c∼223c)의 폭(W3)과 타단들(221c∼223c) 사이의 피치(P3)는 넓다. 또한, 구부러진 중간 부분들(222b∼223b)의 폭(W2)은 상기 타단들(221c∼223c)의 폭(W3)과 동일하거나 상이한 두께의 폭으로 형성된다. 중간 부분들(222b∼223b) 사이의 피치(P2)는 상기 일단들(221a∼223a) 사이의 피치(P1)보다는 넓고 상기 타단들(221c∼223c) 사이의 피치(P3)보다 좁게 할 수도 있고, 동일하거나 넓게 할 수도 있다. 상기 타단들(221c∼223c)의 폭(W3)과 피치(P3)는 레이저 퓨즈 간격과 폭 디자인 룰에 규정된 것보다 크거나 같게 형성된다.
제1 레이저 퓨즈 그룹(211)의 타단들의 일부(231)는 퓨징 프로그램에 따라 레이저에 의해 퓨징된다. 예컨대, 레이저 퓨즈(221)가 퓨징 프로그램에 퓨징된다면, 퓨징시 레이저 퓨즈(221)의 타단(231c)의 일부에 레이저 빔이 발사되고, 그로 인하여 레이저 빔에 노출된 상기 일부는 증발되므로 레이저 퓨즈(221)는 오픈(open)된다.
제2 레이저 퓨즈 그룹(212)은 3개의 레이저 퓨즈들(224∼226)을 구비한다. 레이저 퓨즈들(224∼226)은 폭이 넓은 일단들(224a∼226a)과 폭이 넓은 중간 부분들(224b∼226b) 및 폭이 좁은 타단들(224c∼226c)을 가지고 있다. 중간 부분들(224b,225b)은 구부러져있고, 바깥쪽의 레이저 퓨즈(226)는 중간 부분(226b)이 구부러지지 않고 일직선으로 이루어져있다. 상기 구부러진 중간 부분들(224b,225b)은 서로 평행하게 배열된다. 레이저 퓨즈들(224∼226)의 일단들(224a∼226a)의 폭(W3)과 일단들(224a∼226a) 사이의 피치(P3)는 넓고, 타단들(224c∼226c)의 폭(W1)과 타단들(224c∼226c) 사이의 피치(P1)는 좁다. 구부러진 중간 부분들(224b,225b)의 폭(W2)은 일단들(224a∼226a)의 폭(W3)과 동일하며, 중간 부분들(224b,225b) 사이의 피치(P2)는 상기 일단들(224a∼226a)의 피치(P3)보다는 좁고 상기 타단들(224c∼226c)의 피치(P1)보다는 넓다. 상기 중간 부분들(224b,225b)의 구부러짐 정도는 여러 가지 모양으로 변형될 수 있다.
제2 레이저 퓨즈 그룹(212)의 타단들의 일부(232)는 퓨징 프로그램에 따라 레이저에 의해 퓨징된다.
상기 제1 레이저 퓨즈 그룹(211)의 일단들(221a∼223a)과 상기 제2 레이저 퓨즈 그룹(212)의 일단들(224a∼226a)이 인접하고, 상기 제1 레이저 퓨즈 그룹(211)의 타단들(221c∼223c)과 상기 제2 레이저 퓨즈 그룹(212)의 타단들(224c∼226c)이 인접한다. 상기 레이저 퓨즈들(221∼226)은 도전체인 폴리실리콘(polysilicon)으로 형성된다.
제1 레이저 퓨즈 그룹(211)과 제2 레이저 퓨즈 그룹(212)은 도 2에 도시된 바와 같이 각각 레이저 퓨즈들을 3개만 구비할 수도 있고, 그 이상 또는 그 이하의 수를 구비할 수 있다. 또한, 반도체 메모리 장치(201)는 제1 레이저 퓨즈 그룹(211)과 제2 레이저 퓨즈 그룹(212)을 포함하여 다수개의 레이저 퓨즈 그룹을 구비할 수 있다.
상기 레이저 퓨즈 박스는 노말 메모리 셀이 불량일 경우 이를 리던던시(redundancy) 메모리 셀로 대체하기 위한 리던던시 퓨즈 박스에 주로 사용된다.
상술한 바와 같이, 본 발명의 실시예에 따라 레이저 퓨즈들을 배치함으로써 레이저 퓨즈들 중 특정 퓨즈를 퓨징할 경우 인접한 퓨즈에 손상을 주지 않고 퓨징할 수가 있다. 또한, 도 2에 도시된 바와 같이 레이저 퓨즈들을 배치함으로써 레이저 퓨즈의 집적도는 도 1a에 비해 월등히 높아지며, 도 1b에 도시된 레이저 퓨즈들보다도 높아짐을 알 수 있다. 도 1b에 도시된 레이저 퓨즈 박스의 전체 폭은 (3FW+3FS+3PW+2PS+S1) 인데 반해 도 2에 도시된 레이저 퓨즈 박스의 전체 폭은 (3FW+3FS+3PW+2PS) 이다. 즉, 도 2에 도시된 레이저 퓨즈 박스는 도 1b에 도시된 레이저 퓨즈 박스에 비해 공간(S1)만큼 덜 차지하게 된다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기 본 발명의 실시예를 통하여 설명한 바와 같이 반도체 메모리 장치(201)의 크기는 작고 레이저 퓨즈의 수는 많을 경우 레이저 퓨즈들을 효율적인 모양으로 형성함으로써 인접한 레이저 퓨즈에 손상을 입히지 않고 특정 레이저 퓨즈를 퓨징할 수 있으며, 반도체 메모리 장치(201)의 집적도도 향상된다.

Claims (7)

  1. 반도체 메모리 장치의 레이저 퓨즈 박스의 배선 배치에 있어서,
    폭이 좁은 일단과 상기 일단보다 폭이 넓은 타단으로 구성되며 중간부가 구부러진 다수개의 레이저 퓨즈들을 구비하고, 상기 레이저 퓨즈들의 일단들의 피치는 좁고 상기 레이저 퓨즈들의 타단들의 피치는 넓으며, 상기 다수개의 레이저 퓨즈들은 서로 인접하는 제1 레이저 퓨즈 그룹; 및
    폭이 넓은 일단과 상기 일단보다 폭이 좁은 타단으로 구성되며 중간부가 구부러진 다른 다수개의 레이저 퓨즈들을 구비하고, 상기 다른 다수개의 레이저 퓨즈들의 일단들의 피치는 넓고 상기 다른 다수개의 레이저 퓨즈들의 타단들의 피치는 좁으며, 상기 다른 다수개의 레이저 퓨즈들은 서로 인접하는 제2 레이저 퓨즈 그룹을 구비하는 레이저 퓨즈 박스를 구비하고,
    상기 제1 레이저 퓨즈 그룹의 레이저 퓨즈들의 일단들과 상기 제2 레이저 퓨즈 그룹의 레이저 퓨즈들의 일단들이 인접하고, 상기 제1 레이저 퓨즈 그룹의 레이저 퓨즈들의 타단들과 상기 제2 레이저 퓨즈 그룹의 레이저 퓨즈들의 타단들이 인접하며, 상기 제1 및 제2 레이저 퓨즈 그룹의 바깥쪽 레이저 퓨즈들은 중간 부분이 구부러지지않고 일직선인 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 레이저 퓨즈들은 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 레이저 퓨즈들은 평면적으로 배열되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제1 레이저 퓨즈 그룹에 구비되는 레이저 퓨즈들의 퓨징 영역은 상기 다수개의 레이저 퓨즈들의 타단들인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제2 레이저 퓨즈 그룹에 구비되는 레이저 퓨즈들의 퓨징 영역은 상기 다른 다수개의 레이저 퓨즈들의 일단들인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 레이저 퓨즈 박스 내에서 제1 및 제2 레이저 퓨즈 그룹들이 서로 반복적으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 레이저 퓨즈 박스는 불량 메모리 셀을 리던던시 메모리 셀로 대체하기 위한 리던던시 퓨즈 박스인 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077322A (ja) * 1999-09-02 2001-03-23 Toshiba Corp 半導体集積回路装置
KR100316716B1 (ko) * 1999-09-30 2001-12-12 윤종용 다수개의 레이저 퓨즈들을 구비하는 반도체 메모리장치
KR100317533B1 (ko) 1999-11-10 2001-12-24 윤종용 반도체 집적회로 장치에서의 레이저 퓨즈박스의 구조 및그에 따른 제조 방법
DE10112543A1 (de) * 2001-03-15 2002-10-02 Infineon Technologies Ag Integrierte Schaltung mit elektrischen Verbindungselementen
KR100480614B1 (ko) * 2002-08-27 2005-03-31 삼성전자주식회사 퓨즈 뱅크의 크기를 줄이기 위한 반도체 메모리 장치의퓨즈 뱅크
KR100448909B1 (ko) * 2002-09-27 2004-09-16 삼성전자주식회사 퓨즈 구조 및 그것을 이용한 집적 회로 장치
KR100678634B1 (ko) * 2005-10-27 2007-02-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100725368B1 (ko) * 2005-12-07 2007-06-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100790995B1 (ko) * 2006-08-11 2008-01-03 삼성전자주식회사 반도체 소자의 퓨즈박스 및 그 형성방법
KR100817069B1 (ko) * 2006-10-26 2008-03-27 삼성전자주식회사 퓨즈 박스의 퓨즈 배치 방법 및 그 방법을 사용하는 반도체메모리 장치
KR101516742B1 (ko) * 2007-09-19 2015-05-04 엘렉트로 사이언티픽 인더스트리즈 인코포레이티드 고속 빔 편향 링크 가공
KR100967020B1 (ko) * 2008-01-15 2010-06-30 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
JP2009170903A (ja) * 2008-01-16 2009-07-30 Hynix Semiconductor Inc 複数のカッティング部を有するヒューズ及びこれを含むヒューズセット構造
KR100980416B1 (ko) * 2008-01-16 2010-09-07 주식회사 하이닉스반도체 컬럼 리던던시 퓨즈 블록을 구비한 반도체 집적 회로 장치
KR101046229B1 (ko) * 2009-03-17 2011-07-04 주식회사 하이닉스반도체 퓨즈를 포함하는 반도체 장치
WO2011082065A2 (en) * 2009-12-30 2011-07-07 Gsi Group Corporation Link processing with high speed beam deflection
CN104051417B (zh) * 2013-03-13 2016-08-31 中芯国际集成电路制造(上海)有限公司 电熔丝结构及其形成方法
CN106575650B (zh) * 2014-05-08 2019-10-18 英特尔公司 用于集成电路的颈缩互连熔丝结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0750343B1 (de) * 1995-06-23 1997-10-22 Siemens Aktiengesellschaft Bank von Schmelzsicherungen mit ESD-Schutz
US5636172A (en) 1995-12-22 1997-06-03 Micron Technology, Inc. Reduced pitch laser redundancy fuse bank structure
US5844296A (en) * 1996-09-20 1998-12-01 Mosel Vitelic Corporation Space saving laser programmable fuse layout

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