JPH1167918A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1167918A JPH1167918A JP22365397A JP22365397A JPH1167918A JP H1167918 A JPH1167918 A JP H1167918A JP 22365397 A JP22365397 A JP 22365397A JP 22365397 A JP22365397 A JP 22365397A JP H1167918 A JPH1167918 A JP H1167918A
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Abstract
(57)【要約】
【課題】 半導体装置において、絶縁膜の平坦化のため
のダミー配線の追加によるレチクル作成用データの生成
等に要する時間の増加及びダミー配線に隣接する実配線
の、ダミー配線に対して生じる容量を原因とする信号の
遅延時間の増加を削減する。 【解決手段】 実配線２が存在しない領域に、製造する
半導体装置で定められた最小配線幅の２〜５倍の配線幅
をもつダミー配線を最小配線間隔で並べたダミー配線ブ
ロック１を、ブロック１，１間の距離Ｓ３ａ、Ｓ４ａ及
びブロック１との実配線の距離Ｓ１ａ、Ｓ１ｂ、Ｓ１
ｃ、Ｓ２ａが最小配線間隔より大きくなるように複数配
置する。この際、ダミー配線の量は、エッチングの際の
エッチング装置によるエッチング終了の自動的な判断が
可能で、かつ絶縁膜が平坦になるという条件の下で最小
限とする。
のダミー配線の追加によるレチクル作成用データの生成
等に要する時間の増加及びダミー配線に隣接する実配線
の、ダミー配線に対して生じる容量を原因とする信号の
遅延時間の増加を削減する。 【解決手段】 実配線２が存在しない領域に、製造する
半導体装置で定められた最小配線幅の２〜５倍の配線幅
をもつダミー配線を最小配線間隔で並べたダミー配線ブ
ロック１を、ブロック１，１間の距離Ｓ３ａ、Ｓ４ａ及
びブロック１との実配線の距離Ｓ１ａ、Ｓ１ｂ、Ｓ１
ｃ、Ｓ２ａが最小配線間隔より大きくなるように複数配
置する。この際、ダミー配線の量は、エッチングの際の
エッチング装置によるエッチング終了の自動的な判断が
可能で、かつ絶縁膜が平坦になるという条件の下で最小
限とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
る。
る。
【０００２】
【従来の技術】半導体装置の高密度化、高集積化に伴
い、配線を絶縁膜によって分離し複数の層に分ける多層
配線構造が用いられている。多層配線構造を形成するに
あたり、下層の配線層を絶縁膜で覆った後の表面形状に
凸部が生じると、フォト工程において微細パターンを形
成できない、あるいは上層の配線が断線または短絡する
等の問題が生じる。
い、配線を絶縁膜によって分離し複数の層に分ける多層
配線構造が用いられている。多層配線構造を形成するに
あたり、下層の配線層を絶縁膜で覆った後の表面形状に
凸部が生じると、フォト工程において微細パターンを形
成できない、あるいは上層の配線が断線または短絡する
等の問題が生じる。
【０００３】そこで、ケミカル・メカニカル・ポリッシ
ング法（ＣＭＰ法）等の平坦化の手段が用いられる。そ
の際、配線の粗密差が大きいと、平坦化後の断面構造を
完全に平坦にすることができずに絶縁膜に段差を生じ
る。また、配線のレイアウトデータ率がある程度低下す
ると、エッチングの際に、エッチング装置による自動的
なエッチング終了の判断ができなくなるという問題があ
る。
ング法（ＣＭＰ法）等の平坦化の手段が用いられる。そ
の際、配線の粗密差が大きいと、平坦化後の断面構造を
完全に平坦にすることができずに絶縁膜に段差を生じ
る。また、配線のレイアウトデータ率がある程度低下す
ると、エッチングの際に、エッチング装置による自動的
なエッチング終了の判断ができなくなるという問題があ
る。
【０００４】従来では、前記問題を解決するため、製造
する半導体装置で定められた最小幅のダミー配線を配線
のない領域に、製造する半導体装置で定められた最小間
隔で敷きつめる等の方法が用いられていた。また、ダミ
ー配線８を半導体装置の基板電位とは逆の電位に接続
し、半導体基板との間に容量を形成することにより、電
源電圧の変動を防止し、安定した電圧を内部回路に供給
するようにしていた。
する半導体装置で定められた最小幅のダミー配線を配線
のない領域に、製造する半導体装置で定められた最小間
隔で敷きつめる等の方法が用いられていた。また、ダミ
ー配線８を半導体装置の基板電位とは逆の電位に接続
し、半導体基板との間に容量を形成することにより、電
源電圧の変動を防止し、安定した電圧を内部回路に供給
するようにしていた。
【０００５】図６は、従来の半導体装置を示す図であ
る。図６に示す従来の半導体装置では、ダミー配線８を
実配線２が存在しない空き領域に、製造する半導体装置
で定められた最小間隔Ｓ０を実配線２との間にあけて、
最小幅Ｗ０、最小間隔Ｓ０で格子状にレイアウトしてい
た。
る。図６に示す従来の半導体装置では、ダミー配線８を
実配線２が存在しない空き領域に、製造する半導体装置
で定められた最小間隔Ｓ０を実配線２との間にあけて、
最小幅Ｗ０、最小間隔Ｓ０で格子状にレイアウトしてい
た。
【０００６】図７は、従来の半導体装置を示す図であ
る。図７に示す従来の半導体装置では、ダミー配線８を
実配線２が存在しない空き領域に、製造する半導体装置
で定められた最小間隔Ｓ０を実配線２との間にあけて、
最小幅Ｗ０、最小間隔Ｓ０で線状にレイオウトしてい
た。また、配線６を追加することにより、ダミー配線８
を半導体装置の基板電位とは逆の電位である配線２ｖに
接続し、半導体基板との間に容量を形成することによ
り、内部電源電圧の変動を防止し、安定した電圧を内部
回路に供給していた。
る。図７に示す従来の半導体装置では、ダミー配線８を
実配線２が存在しない空き領域に、製造する半導体装置
で定められた最小間隔Ｓ０を実配線２との間にあけて、
最小幅Ｗ０、最小間隔Ｓ０で線状にレイオウトしてい
た。また、配線６を追加することにより、ダミー配線８
を半導体装置の基板電位とは逆の電位である配線２ｖに
接続し、半導体基板との間に容量を形成することによ
り、内部電源電圧の変動を防止し、安定した電圧を内部
回路に供給していた。
【０００７】図８は、図６のＢ−Ｂ線に沿って切断した
とき及び、図７のＣ−Ｃ線に沿って切断したときのＣＭ
Ｐ法による平坦化後の形状を示す断面図である。図８に
示すように、絶縁膜５の表面形状は、ＣＭＰ法によって
平坦化される。図８中、４は半導体基板または下層配線
の絶縁膜を示している。
とき及び、図７のＣ−Ｃ線に沿って切断したときのＣＭ
Ｐ法による平坦化後の形状を示す断面図である。図８に
示すように、絶縁膜５の表面形状は、ＣＭＰ法によって
平坦化される。図８中、４は半導体基板または下層配線
の絶縁膜を示している。
【０００８】
【発明が解決しようとする課題】しかしながら、図６及
び図７に示す半導体装置の構造では、デザインルールの
検証、及びレチクル作成用データの生成に多大の時間を
要するという問題があった。
び図７に示す半導体装置の構造では、デザインルールの
検証、及びレチクル作成用データの生成に多大の時間を
要するという問題があった。
【０００９】その理由は、ダミー配線を実配線以外のす
べての領域に追加することにより、ダミー配線を含めた
総配線量が膨大になるためである。
べての領域に追加することにより、ダミー配線を含めた
総配線量が膨大になるためである。
【００１０】さらに、ダミー配線の電位を固定していな
い場合には、ダミー配線に隣接する実配線に流れる信号
の遅延時間を計算により正確に見積もることができない
という問題があった。
い場合には、ダミー配線に隣接する実配線に流れる信号
の遅延時間を計算により正確に見積もることができない
という問題があった。
【００１１】その理由は、ダミー配線の電位を固定して
いないため、ダミー配線と実配線の間に生じる容量の容
量値が計算できないためである。
いないため、ダミー配線と実配線の間に生じる容量の容
量値が計算できないためである。
【００１２】さらに、ダミー配線の電位を固定した場合
には、ダミー配線と隣接する実配線に流れる信号の遅延
時間が不必要に大きくなってしまうという問題があっ
た。
には、ダミー配線と隣接する実配線に流れる信号の遅延
時間が不必要に大きくなってしまうという問題があっ
た。
【００１３】その理由は、ダミー配線と実配線の距離が
製造する半導体装置で定められた最小間隔のため、ダミ
ー配線と実配線の間に生じる容量の容量値が非常に大き
くなってしまうためである。
製造する半導体装置で定められた最小間隔のため、ダミ
ー配線と実配線の間に生じる容量の容量値が非常に大き
くなってしまうためである。
【００１４】本発明の目的は、ダミー配線を含めた総配
線量及びダミー配線と隣接する実配線に流れる信号の遅
延時間を最小限にとどめることを可能とし、信頼性の向
上、生産能率の向上及び性能の向上を図った半導体装置
を提供することにある。
線量及びダミー配線と隣接する実配線に流れる信号の遅
延時間を最小限にとどめることを可能とし、信頼性の向
上、生産能率の向上及び性能の向上を図った半導体装置
を提供することにある。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、半導体装置上の実配線
が存在しない空き領域に、製造する半導体装置で定めら
れた最小配線幅の２〜５倍の配線幅のダミー配線を配置
したものである。
め、本発明に係る半導体装置は、半導体装置上の実配線
が存在しない空き領域に、製造する半導体装置で定めら
れた最小配線幅の２〜５倍の配線幅のダミー配線を配置
したものである。
【００１６】また、前記ダミー配線を導体装置上の実配
線が存在しない空き領域にブロック単位に形成し、ブロ
ック間の距離及びブロックと実配線の距離が製造する半
導体装置で定められた最小配線間隔より大きくなるよう
複数配置したものである。
線が存在しない空き領域にブロック単位に形成し、ブロ
ック間の距離及びブロックと実配線の距離が製造する半
導体装置で定められた最小配線間隔より大きくなるよう
複数配置したものである。
【００１７】また、前記ダミー配線のうち実配線と隣接
するダミー配線は、実配線と直交する向きに配置したも
のである。
するダミー配線は、実配線と直交する向きに配置したも
のである。
【００１８】また前記ダミー配線のうち実配線と隣接す
るダミー配線の電位は、半導体装置の基板電位に設定し
たものである。
るダミー配線の電位は、半導体装置の基板電位に設定し
たものである。
【００１９】ダミー配線ブロックの大きさを、ＣＭＰ法
による平坦化の際に絶縁膜に凸部を発生させない程度の
大きさに抑え、このダミー配線ブロック同士をＣＭＰ法
による平坦化の際に絶縁膜に凸部を発生させない程度の
距離以上離すことにより、ＣＭＰ法による平坦化後の絶
縁膜の表面形状を平坦にする。また、ダミー配線を含め
た総配線のレイアウトデータ率が、エッチングの際のエ
ッチング装置による自動的なエッチング終了の判断を可
能にしうる程度を超えるようにダミー配線を形成するこ
とにより、エッチングの際のエッチング装置による自動
的なエッチング終了の判断を可能にする。
による平坦化の際に絶縁膜に凸部を発生させない程度の
大きさに抑え、このダミー配線ブロック同士をＣＭＰ法
による平坦化の際に絶縁膜に凸部を発生させない程度の
距離以上離すことにより、ＣＭＰ法による平坦化後の絶
縁膜の表面形状を平坦にする。また、ダミー配線を含め
た総配線のレイアウトデータ率が、エッチングの際のエ
ッチング装置による自動的なエッチング終了の判断を可
能にしうる程度を超えるようにダミー配線を形成するこ
とにより、エッチングの際のエッチング装置による自動
的なエッチング終了の判断を可能にする。
【００２０】また、ダミー配線は、製造する半導体装置
で定められた最小配線幅の２〜５倍の配線幅をもつよう
にし、前記総配線のレイアウトデータ率を容易に達成す
る。また、ダミー配線の幅を、製造する半導体装置で定
められた最小配線の５倍までとすることにより、ＣＭＰ
法による平坦化の際に絶縁膜にダミー配線を原因とする
凸部が生じない。
で定められた最小配線幅の２〜５倍の配線幅をもつよう
にし、前記総配線のレイアウトデータ率を容易に達成す
る。また、ダミー配線の幅を、製造する半導体装置で定
められた最小配線の５倍までとすることにより、ＣＭＰ
法による平坦化の際に絶縁膜にダミー配線を原因とする
凸部が生じない。
【００２１】また、上記条件を満たす可能な限りダミー
配線を実配線から離して配置することにより、ダミー配
線と実配線の間に生じる容量の容量値を最小限に抑え、
実配線に流れる信号の遅延時間を小さく抑える。また、
実配線と隣接するダミー配線の電位を固定することによ
り、実配線とそれに隣接するダミー配線の間に生じる容
量値を正確に計算することができ、実配線を通る信号の
遅延時間を正確に見積もることができる。また、実配線
と隣接するダミー配線を実配線と直交する向きに配置す
ることにより、実配線とそれに隣接するダミー配線の間
に生じる容量値を最小限に抑えることができる。
配線を実配線から離して配置することにより、ダミー配
線と実配線の間に生じる容量の容量値を最小限に抑え、
実配線に流れる信号の遅延時間を小さく抑える。また、
実配線と隣接するダミー配線の電位を固定することによ
り、実配線とそれに隣接するダミー配線の間に生じる容
量値を正確に計算することができ、実配線を通る信号の
遅延時間を正確に見積もることができる。また、実配線
と隣接するダミー配線を実配線と直交する向きに配置す
ることにより、実配線とそれに隣接するダミー配線の間
に生じる容量値を最小限に抑えることができる。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００２３】（実施形態１）図１は、本発明の実施形態
１における実配線とダミー配線とのレイオウトデータを
示す図である。図１において、実配線２が存在しない空
き領域にダミー配線ブロック１を、ブロック間の距離Ｓ
３ａ及びＳ４ａがＣＭＰ法による平坦化の際に絶縁膜に
凸部を発生させない程度（例えば５００μｍ以上）にな
るように複数配置する。この際、ダミー配線を含めた総
配線のレイアウトデータ率を、エッチングの際のエッチ
ング装置による自動的なエッチング終了の判断ができる
程度（例えば２０％）を超え、かつＣＭＰ法による平坦
化の際に絶縁膜に凸部を発生させる粗密差を解消できる
最小限となるようにする。その上で、実配線とダミー配
線の間に寄生する容量が十分小さくなるように、ダミー
配線ブロック１と実配線２の距離Ｓ１ａ、Ｓ１ｂ、Ｓ１
ｃ及びＳ２ａが、製造する半導体装置で定められた最小
配線間隔以上で、可能な限り離れるよう複数配置する。
１における実配線とダミー配線とのレイオウトデータを
示す図である。図１において、実配線２が存在しない空
き領域にダミー配線ブロック１を、ブロック間の距離Ｓ
３ａ及びＳ４ａがＣＭＰ法による平坦化の際に絶縁膜に
凸部を発生させない程度（例えば５００μｍ以上）にな
るように複数配置する。この際、ダミー配線を含めた総
配線のレイアウトデータ率を、エッチングの際のエッチ
ング装置による自動的なエッチング終了の判断ができる
程度（例えば２０％）を超え、かつＣＭＰ法による平坦
化の際に絶縁膜に凸部を発生させる粗密差を解消できる
最小限となるようにする。その上で、実配線とダミー配
線の間に寄生する容量が十分小さくなるように、ダミー
配線ブロック１と実配線２の距離Ｓ１ａ、Ｓ１ｂ、Ｓ１
ｃ及びＳ２ａが、製造する半導体装置で定められた最小
配線間隔以上で、可能な限り離れるよう複数配置する。
【００２４】図２は、図１に示すダミー配線ブロックの
レイアウトデータを示す図である。図２に示すダミー配
線ブロック１では、製造する半導体装置で定められた最
小配線幅の２〜５倍の配線幅Ｗ１ａをもつダミー配線３
を、ＣＭＰ法による平坦化の際に絶縁膜に凸部を発生さ
せない程度の大きさの縦Ｌ１ａ（例えば５００μｍ以
下）、横Ｌ２ａ（例えば５００μｍ以下）の長方形の領
域に、製造する半導体装置で定められた最小配線間隔Ｓ
０で敷きつめている。
レイアウトデータを示す図である。図２に示すダミー配
線ブロック１では、製造する半導体装置で定められた最
小配線幅の２〜５倍の配線幅Ｗ１ａをもつダミー配線３
を、ＣＭＰ法による平坦化の際に絶縁膜に凸部を発生さ
せない程度の大きさの縦Ｌ１ａ（例えば５００μｍ以
下）、横Ｌ２ａ（例えば５００μｍ以下）の長方形の領
域に、製造する半導体装置で定められた最小配線間隔Ｓ
０で敷きつめている。
【００２５】図３は、図１のＡ−Ａ線に沿って平坦化後
の絶縁膜を断面した断面図である。本発明の実施形態１
において、半導体基板上又は平坦な絶縁膜４上に金属に
より図１の配線パターンを形成し、絶縁膜５で覆った後
にＣＭＰ法により平坦化した場合、図３に示すように、
平坦化後の絶縁膜５は平坦になっていた。
の絶縁膜を断面した断面図である。本発明の実施形態１
において、半導体基板上又は平坦な絶縁膜４上に金属に
より図１の配線パターンを形成し、絶縁膜５で覆った後
にＣＭＰ法により平坦化した場合、図３に示すように、
平坦化後の絶縁膜５は平坦になっていた。
【００２６】図９は、最小配線幅のダミー配線を最小間
隔で並べた領域を広くとったときの平坦化後の形状を示
す断面図である。図９に示すように、例えば、製造する
半導体装置で定められた最小配線幅Ｗ０を配線幅として
もつダミー配線８を、製造する半導体装置で定められた
最小配線間隔Ｓ０で、縦の長さ及び横の長さＬ３がＣＭ
Ｐ法による平坦化の際に絶縁膜に凸部を発生させない程
度長さ（例えば５００μｍ以下）以上の領域にレイアウ
トした場合、ＣＭＰ法による平坦化の際に凸部９が生
じ、絶縁膜が平坦にならない。
隔で並べた領域を広くとったときの平坦化後の形状を示
す断面図である。図９に示すように、例えば、製造する
半導体装置で定められた最小配線幅Ｗ０を配線幅として
もつダミー配線８を、製造する半導体装置で定められた
最小配線間隔Ｓ０で、縦の長さ及び横の長さＬ３がＣＭ
Ｐ法による平坦化の際に絶縁膜に凸部を発生させない程
度長さ（例えば５００μｍ以下）以上の領域にレイアウ
トした場合、ＣＭＰ法による平坦化の際に凸部９が生
じ、絶縁膜が平坦にならない。
【００２７】図９の結果からも明らかなように、デザイ
ンルールの検証及びレチクル作成用データの生成に要す
る時間を短縮する目的でダミー配線の量を単純に減少さ
せると、絶縁膜が平坦にならないことがわかる。絶縁膜
を平坦にするには、上記ダミー配線を分割してＣＭＰ法
による平坦化の際に絶縁膜に凸部を発生させない程度の
大きさのブロック（例えば、縦の長さ５００μｍ以下、
横の長さ５００μｍ以下）に分割し、かつブロック間の
距離をＣＭＰ法による平坦化の際に絶縁膜に凸部を発生
させない程度（例えば５００μｍ以上）にする必要があ
る。
ンルールの検証及びレチクル作成用データの生成に要す
る時間を短縮する目的でダミー配線の量を単純に減少さ
せると、絶縁膜が平坦にならないことがわかる。絶縁膜
を平坦にするには、上記ダミー配線を分割してＣＭＰ法
による平坦化の際に絶縁膜に凸部を発生させない程度の
大きさのブロック（例えば、縦の長さ５００μｍ以下、
横の長さ５００μｍ以下）に分割し、かつブロック間の
距離をＣＭＰ法による平坦化の際に絶縁膜に凸部を発生
させない程度（例えば５００μｍ以上）にする必要があ
る。
【００２８】図１０は、最小配線幅のダミー配線を最小
間隔で並べたときの平坦化後の形状を示す断面図であ
る。上述した条件を満足するように、製造する半導体装
置で定められた最小配線幅Ｗ０の配線幅をもつダミー配
線８を縦の長さＬ４ａ及び横の長さＬ４ａがＣＭＰ法に
よる平坦化の際に絶縁膜に凸部を発生させない程度（例
えば５００μｍ以下）の領域に、製造する半導体装置で
定められた最小配線間隔Ｓ０で並べたダミー配線ブロッ
クを間隔Ｓ５がＣＭＰ法による平坦化の際に絶縁膜に凸
部を発生させない距離（例えば５００μｍ以上）となる
ように配置した場合、図１０に示すように、平坦化の際
に絶縁膜が平坦になる。
間隔で並べたときの平坦化後の形状を示す断面図であ
る。上述した条件を満足するように、製造する半導体装
置で定められた最小配線幅Ｗ０の配線幅をもつダミー配
線８を縦の長さＬ４ａ及び横の長さＬ４ａがＣＭＰ法に
よる平坦化の際に絶縁膜に凸部を発生させない程度（例
えば５００μｍ以下）の領域に、製造する半導体装置で
定められた最小配線間隔Ｓ０で並べたダミー配線ブロッ
クを間隔Ｓ５がＣＭＰ法による平坦化の際に絶縁膜に凸
部を発生させない距離（例えば５００μｍ以上）となる
ように配置した場合、図１０に示すように、平坦化の際
に絶縁膜が平坦になる。
【００２９】しかし、図１０に示す場合、配線幅は、製
造する半導体装置で定められた最小配線幅Ｗ０であるた
め、ダミー配線を含めた総配線のレイアウトデータ率が
２０％を超えず、エッチングの際のエッチング装置によ
る自動的なエッチング終了の判断ができないという欠点
がある。従って、ダミー配線の幅をより太くする必要が
ある。
造する半導体装置で定められた最小配線幅Ｗ０であるた
め、ダミー配線を含めた総配線のレイアウトデータ率が
２０％を超えず、エッチングの際のエッチング装置によ
る自動的なエッチング終了の判断ができないという欠点
がある。従って、ダミー配線の幅をより太くする必要が
ある。
【００３０】図１１では、ダミー配線１０の幅を広く、
すなわち製造する半導体装置で定められた最小配線幅Ｓ
０の５倍以上にとった場合、ＣＭＰ法による平坦化後を
行なって断面している。この場合、図１１のように、ダ
ミー配線の間隔Ｓ６に関係なく平坦化の際に凸部９が生
じ、絶縁膜が平坦にならない。
すなわち製造する半導体装置で定められた最小配線幅Ｓ
０の５倍以上にとった場合、ＣＭＰ法による平坦化後を
行なって断面している。この場合、図１１のように、ダ
ミー配線の間隔Ｓ６に関係なく平坦化の際に凸部９が生
じ、絶縁膜が平坦にならない。
【００３１】以上の考察から、図１のようなダミー配線
のレイアウトは、ダミー配線を含めた総配線のレイアウ
トデータ率がエッチングの際のエッチング装置による自
動的なエッチング終了の判断が可能となる大きさとし、
ＣＭＰ法による平坦化後の絶縁膜を平坦に保ち、かつ、
配線データ率を最小限にとどめる最適なレイアウトであ
ることがわかる。
のレイアウトは、ダミー配線を含めた総配線のレイアウ
トデータ率がエッチングの際のエッチング装置による自
動的なエッチング終了の判断が可能となる大きさとし、
ＣＭＰ法による平坦化後の絶縁膜を平坦に保ち、かつ、
配線データ率を最小限にとどめる最適なレイアウトであ
ることがわかる。
【００３２】また、図１において、他の条件を満たす可
能な限りダミー配線を実配線から離し、ダミー配線と実
配線の間に不必要な容量を生じることを避けていること
から、ダミー配線を追加することによる実配線に流れる
信号の遅延時間の増加を最小限にとどめることを可能と
し、半導体装置の性能の向上を図ることができる。
能な限りダミー配線を実配線から離し、ダミー配線と実
配線の間に不必要な容量を生じることを避けていること
から、ダミー配線を追加することによる実配線に流れる
信号の遅延時間の増加を最小限にとどめることを可能と
し、半導体装置の性能の向上を図ることができる。
【００３３】そこで、本発明の実施形態１に係る半導体
装置では、実配線２が存在しない空き領域に、配線幅
が、製造する半導体装置で定められた最小配線幅Ｗ０の
２〜５倍の幅（図２のＷａ１）のダミー配線３を、製造
する半導体装置で定められた最小配線間隔（図２のＳ
０）で並べたダミー配線ブロック１を、ブロック間の距
離（図１のＳ３ａ及びＳ４ａ）及びブロックと実配線の
距離（図１のＳ１ａ、Ｓ１ｂ、Ｓ１ｃ及びＳ２ａ）が製
造する半導体装置で定められた最小配線間隔より大きく
なるよう複数配置している。
装置では、実配線２が存在しない空き領域に、配線幅
が、製造する半導体装置で定められた最小配線幅Ｗ０の
２〜５倍の幅（図２のＷａ１）のダミー配線３を、製造
する半導体装置で定められた最小配線間隔（図２のＳ
０）で並べたダミー配線ブロック１を、ブロック間の距
離（図１のＳ３ａ及びＳ４ａ）及びブロックと実配線の
距離（図１のＳ１ａ、Ｓ１ｂ、Ｓ１ｃ及びＳ２ａ）が製
造する半導体装置で定められた最小配線間隔より大きく
なるよう複数配置している。
【００３４】（実施形態２）図４は、本発明の実施形態
１における実配線、ダミー配線及びダミー配線の電位を
固定する配線のレイアウトデータを示す図である。図４
に示すレイアウトデータにおいては、ダミー配線ブロッ
ク７と実配線２との距離Ｓ２ｂ、Ｓ１ｄは、ダミー配線
ブロック７と実配線２との間に生じる容量が大きく、し
かもダミー配線と隣接する実配線に流れる信号の遅延時
間を無視しえない程度に近い場合を示す例である。
１における実配線、ダミー配線及びダミー配線の電位を
固定する配線のレイアウトデータを示す図である。図４
に示すレイアウトデータにおいては、ダミー配線ブロッ
ク７と実配線２との距離Ｓ２ｂ、Ｓ１ｄは、ダミー配線
ブロック７と実配線２との間に生じる容量が大きく、し
かもダミー配線と隣接する実配線に流れる信号の遅延時
間を無視しえない程度に近い場合を示す例である。
【００３５】ダミー配線ブロック７に含まれるダミー配
線のうち、実配線２との距離が上記のように短い配線６
を追加し、この配線６を半導体基板の電位に繋がってい
る配線２ｇに接続している。これにより、実配線２と隣
接するダミー配線の電位を固定することができ、ダミー
配線と実配線２との間に生じる容量を正確に計算するこ
とができ、ダミー配線と隣接する実配線に流れる信号の
遅延時間を正確に見積もることが可能になる。
線のうち、実配線２との距離が上記のように短い配線６
を追加し、この配線６を半導体基板の電位に繋がってい
る配線２ｇに接続している。これにより、実配線２と隣
接するダミー配線の電位を固定することができ、ダミー
配線と実配線２との間に生じる容量を正確に計算するこ
とができ、ダミー配線と隣接する実配線に流れる信号の
遅延時間を正確に見積もることが可能になる。
【００３６】図５は、図４に示すダミー配線ブロック７
を拡大した図である。図５に示すように、製造する半導
体装置で定められた最小配線幅Ｗ０の２〜５倍の配線幅
Ｗ１ｃをもつダミー配線３は、ＣＭＰ法による平坦化の
際に絶縁膜に凸部を発生させない程度の大きさの縦Ｌ１
ｃ（例えば５００μｍ以下）、横Ｌ２ｂ（例えば５００
μｍ以下）の長方形の領域に、製造する半導体装置で定
められた最小配線間隔Ｓ０に並べる。実配線２と隣接す
るダミー配線は、実配線と直交する向きにレイアウトさ
れており、実配線２と平行にレイアウトされた場合と比
較して、ダミー配線と実配線２の間に生じる容量を減ら
すことができ、ダミー配線と隣接する実配線 に流れる
信号の遅延時間を最小限にとどめることを可能とし、半
導体装置の性能の向上をはかることができる。
を拡大した図である。図５に示すように、製造する半導
体装置で定められた最小配線幅Ｗ０の２〜５倍の配線幅
Ｗ１ｃをもつダミー配線３は、ＣＭＰ法による平坦化の
際に絶縁膜に凸部を発生させない程度の大きさの縦Ｌ１
ｃ（例えば５００μｍ以下）、横Ｌ２ｂ（例えば５００
μｍ以下）の長方形の領域に、製造する半導体装置で定
められた最小配線間隔Ｓ０に並べる。実配線２と隣接す
るダミー配線は、実配線と直交する向きにレイアウトさ
れており、実配線２と平行にレイアウトされた場合と比
較して、ダミー配線と実配線２の間に生じる容量を減ら
すことができ、ダミー配線と隣接する実配線 に流れる
信号の遅延時間を最小限にとどめることを可能とし、半
導体装置の性能の向上をはかることができる。
【００３７】
【発明の効果】以上説明したように本発明によれば、デ
ザインルールの検証及びレチクル作成用データの生成に
要する不必要な時間を短縮することができる。
ザインルールの検証及びレチクル作成用データの生成に
要する不必要な時間を短縮することができる。
【００３８】その理由は、ダミー配線の配線量を、ＣＭ
Ｐ法による平坦化により絶縁膜が平坦になり、かつダミ
ー配線を含めた総配線のレイアウトデータ率がエッチン
グの際のエッチング装置による自動的なエッチング終了
の判断ができる程度を超えるという条件のもとで最小限
に抑えることが可能であるためである。
Ｐ法による平坦化により絶縁膜が平坦になり、かつダミ
ー配線を含めた総配線のレイアウトデータ率がエッチン
グの際のエッチング装置による自動的なエッチング終了
の判断ができる程度を超えるという条件のもとで最小限
に抑えることが可能であるためである。
【００３９】さらに、ダミー配線に隣接する実配線に流
れる信号の遅延時間を計算により正確に見積もることが
できる。
れる信号の遅延時間を計算により正確に見積もることが
できる。
【００４０】その理由は、実配線に隣接しているダミー
配線の電位を固定しているため、ダミー配線と実配線の
間に生じる容量の容量値が正確に計算できるためであ
る。
配線の電位を固定しているため、ダミー配線と実配線の
間に生じる容量の容量値が正確に計算できるためであ
る。
【００４１】さらに、ダミー配線の追加による実配線に
流れる信号の遅延時間が不必要に大きくなるのを阻止す
ることができる。
流れる信号の遅延時間が不必要に大きくなるのを阻止す
ることができる。
【００４２】その理由は、上記条件を満たす可能な限り
ダミー配線を実配線と離して配置することが可能である
ためである。
ダミー配線を実配線と離して配置することが可能である
ためである。
【図面の簡単な説明】
【図１】本発明の実施形態１における実配線とダミー配
線とのレイオウトデータを示す図である。
線とのレイオウトデータを示す図である。
【図２】図１に示すダミー配線ブロックのレイアウトデ
ータを示す図である。
ータを示す図である。
【図３】図１のＡ−Ａ線に沿って平坦化後の絶縁膜を断
面した断面図である。
面した断面図である。
【図４】本発明の実施形態１における実配線、ダミー配
線及びダミー配線の電位を固定する配線のレイアウトデ
ータを示す図である。
線及びダミー配線の電位を固定する配線のレイアウトデ
ータを示す図である。
【図５】図４に示すダミー配線ブロックを拡大した拡大
図である。
図である。
【図６】従来例において、ダミー配線及びダミー配線の
電位を固定する配線のレイアウトデータを示す図であ
る。
電位を固定する配線のレイアウトデータを示す図であ
る。
【図７】従来例おいて、実配線、ダミー配線及びダミー
配線の電位を固定する配線のレイアウトデータを示す図
である。
配線の電位を固定する配線のレイアウトデータを示す図
である。
【図８】図６のＢ−Ｂ線、及び図７のＣ−Ｃ線に沿って
切断したときのＣＭＰ法による平坦化後の形状を示す断
面図である。
切断したときのＣＭＰ法による平坦化後の形状を示す断
面図である。
【図９】最小配線幅の配線を最小間隔でダミー配線を並
べた領域を広くとったときの平坦化後の形状を示す断面
図である。
べた領域を広くとったときの平坦化後の形状を示す断面
図である。
【図１０】最小配線幅の配線を最小間隔でダミー配線を
並べた領域を本発明と同様にとったときの平坦化後の形
状を示す断面図である。
並べた領域を本発明と同様にとったときの平坦化後の形
状を示す断面図である。
【図１１】隙間なく敷き詰めたときの平坦化後の形状を
示す断面図である。
示す断面図である。
１ ダミー配線ブロック ２ 実配線 ２ｇ 半導体基板の電位に繋がっている実配線 ２ｖ 半導体基板の電位とは逆の電位に繋がっている実
配線 ３ ダミー配線 ４ 半導体基板又は平坦な絶縁膜 ５ 絶縁膜 ６ ダミー配線電位固定用配線 ７ ダミー配線ブロック ８ 最小配線幅のダミー配線 ９ 絶縁膜に生じる凸部 １０ 幅の広いダミー配線 Ｓ０ 製造する半導体装置で定められた最小配線間隔 Ｓ１ａ ダミー配線ブロック１と実配線２の距離 Ｓ１ｂ ダミー配線ブロック１と実配線２の距離 Ｓ１ｃ ダミー配線ブロック１と実配線２の距離 Ｓ１ｄ ダミー配線ブロック７と実配線２の距離 Ｓ２ａ ダミー配線ブロック１と実配線２の距離 Ｓ２ｂ ダミー配線ブロック７と実配線２の距離 Ｓ３ａ ダミー配線ブロック１間の距離 Ｓ４ａ ダミー配線ブロック１間の距離 Ｓ５ ダミー配線ブロック間の距離 Ｓ６ ダミー配線１０の配線間隔 Ｗ０ 製造する半導体装置で定められた最小配線幅 Ｗ１ａ ダミー配線３の配線幅 Ｗ１ｂ ダミー配線３の配線幅 Ｗ１ｃ ダミー配線３の配線幅 Ｗ２ ダミー配線１０の配線幅 Ｌ１ａ ダミー配線ブロック１の縦の長さ Ｌ１ｂ ダミー配線ブロック１の縦の長さ Ｌ１ｃ ダミー配線ブロック７の縦の長さ Ｌ２ａ ダミー配線ブロック１の横の長さ Ｌ２ｂ ダミー配線ブロック７の横の長さ Ｌ３ ダミー配線ブロックの一辺の長さ Ｌ４ａ ダミー配線ブロックの一辺の長さ Ｌ４ｂ ダミー配線ブロックの一辺の長さ
配線 ３ ダミー配線 ４ 半導体基板又は平坦な絶縁膜 ５ 絶縁膜 ６ ダミー配線電位固定用配線 ７ ダミー配線ブロック ８ 最小配線幅のダミー配線 ９ 絶縁膜に生じる凸部 １０ 幅の広いダミー配線 Ｓ０ 製造する半導体装置で定められた最小配線間隔 Ｓ１ａ ダミー配線ブロック１と実配線２の距離 Ｓ１ｂ ダミー配線ブロック１と実配線２の距離 Ｓ１ｃ ダミー配線ブロック１と実配線２の距離 Ｓ１ｄ ダミー配線ブロック７と実配線２の距離 Ｓ２ａ ダミー配線ブロック１と実配線２の距離 Ｓ２ｂ ダミー配線ブロック７と実配線２の距離 Ｓ３ａ ダミー配線ブロック１間の距離 Ｓ４ａ ダミー配線ブロック１間の距離 Ｓ５ ダミー配線ブロック間の距離 Ｓ６ ダミー配線１０の配線間隔 Ｗ０ 製造する半導体装置で定められた最小配線幅 Ｗ１ａ ダミー配線３の配線幅 Ｗ１ｂ ダミー配線３の配線幅 Ｗ１ｃ ダミー配線３の配線幅 Ｗ２ ダミー配線１０の配線幅 Ｌ１ａ ダミー配線ブロック１の縦の長さ Ｌ１ｂ ダミー配線ブロック１の縦の長さ Ｌ１ｃ ダミー配線ブロック７の縦の長さ Ｌ２ａ ダミー配線ブロック１の横の長さ Ｌ２ｂ ダミー配線ブロック７の横の長さ Ｌ３ ダミー配線ブロックの一辺の長さ Ｌ４ａ ダミー配線ブロックの一辺の長さ Ｌ４ｂ ダミー配線ブロックの一辺の長さ
Claims (4)
- 【請求項１】 半導体装置上の実配線が存在しない空き
領域に、製造する半導体装置で定められた最小配線幅の
２〜５倍の配線幅のダミー配線を配置したものであるこ
とを特徴とする半導体装置。 - 【請求項２】 前記ダミー配線を導体装置上の実配線が
存在しない空き領域にブロック単位に形成し、ブロック
間の距離及びブロックと実配線の距離が製造する半導体
装置で定められた最小配線間隔より大きくなるよう複数
配置したものであることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 前記ダミー配線のうち実配線と隣接する
ダミー配線は、実配線と直交する向きに配置したもので
あることを特徴とする請求項１又は２に記載の半導体装
置。 - 【請求項４】 前記ダミー配線のうち実配線と隣接する
ダミー配線の電位は、半導体装置の基板電位に固定した
ものであることを特徴とする請求項１，２又は３に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22365397A JP3180729B2 (ja) | 1997-08-20 | 1997-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22365397A JP3180729B2 (ja) | 1997-08-20 | 1997-08-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1167918A true JPH1167918A (ja) | 1999-03-09 |
| JP3180729B2 JP3180729B2 (ja) | 2001-06-25 |
Family
ID=16801563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22365397A Expired - Fee Related JP3180729B2 (ja) | 1997-08-20 | 1997-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3180729B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076118A (ja) * | 2000-08-23 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置、その設計方法および設計装置 |
| US6581195B2 (en) | 2000-11-09 | 2003-06-17 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for extracting parasitic element of semiconductor circuit |
| WO2006095655A1 (ja) * | 2005-03-11 | 2006-09-14 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
-
1997
- 1997-08-20 JP JP22365397A patent/JP3180729B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076118A (ja) * | 2000-08-23 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置、その設計方法および設計装置 |
| JP4553461B2 (ja) * | 2000-08-23 | 2010-09-29 | ルネサスエレクトロニクス株式会社 | 半導体装置、その設計方法および設計装置 |
| US6581195B2 (en) | 2000-11-09 | 2003-06-17 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for extracting parasitic element of semiconductor circuit |
| WO2006095655A1 (ja) * | 2005-03-11 | 2006-09-14 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
| US7541625B2 (en) | 2005-03-11 | 2009-06-02 | Panasonic Corporation | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3180729B2 (ja) | 2001-06-25 |
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