JP2007250754A - 三次元集積回路設計装置および三次元集積回路設計方法 - Google Patents

Abstract

【課題】設計コストと設計時間を節約しつつ、性能的に優れた三次元集積回路を設計する。
【解決手段】三次元集積回路設計装置は、半導体回路生成部１と、ネットリスト生成部２と、二次元レイアウトデータ生成部３と、三次元レイアウトデータ生成部４とを備えている。二次元レイアウトデータを複数のレイアウトブロックデータに分割して、そのうちの一部を裏表に反転して、複数の基板上に各レイアウトブロックデータを配置するため、二次元レイアウトデータをフルに利用して、二次元的な面積を大幅に削減可能な三次元集積回路を作製できる。
【選択図】図１

Description

本発明は、上下に重ね合わされる複数の層上に半導体回路をレイアウト配置する三次元集積回路設計装置および三次元集積回路設計方法に関する。

上下に重ね合わされた複数のチップ同士の配線を、ボンディングワイヤで行うのではなく、基板内に形成されるビアを用いて行うＳｉ貫通電極が提案されている（特許文献１参照）。Ｓｉ貫通電極は、積層された複数の基板同士を導通させることができるため、二次元的なチップ面積を大幅に削減できる。

Ｓｉ貫通電極を用いれば、SRAMやDRAM等のメモリとプロセッサなどをモジュール化したシステムLSIを積層することができ、配線遅延量を大幅に減少することができる。Ｓｉ貫通電極を形成するためのスルーホールのビア径は、数μm〜数十μmまで小さくできることから、チップ全体で数千個〜数万個の貫通電極を形成することができる。
特許第２８６３６１３号公報

上述したＳｉ貫通電極を利用して半導体集積回路を形成する場合、配線遅延量を減少させるには、チップ内の各所にビアを形成する必要があり、新たなプロセス技術を開発しなければならない。より具体的には、Ｓｉ貫通電極の孔を形成するドライエッチング、孔への電極材料の充填、電極材料の平坦化等の工程が必要となる。これは、プロセスの製造コストとデバイスの単価を引き上げる要因となる。

また、従来の回路配置設計システムは、二次元的な回路配置しか念頭に置いていなかったため、ビアを介して三次元的な回路配置を行うとなると、それに対応した回路配置設計システムを開発しなければならず、多大なコストと時間がかかるおそれがある。

特に、ASIC（Application Specific Integrated Circuit）を開発するには、三次元的な回路配置を最適化する必要があり、回路配置設計システムの開発にさらなるコストと時間がかかる。

上述した特許文献１では、三次元に配置される各面間のルーティングを手作業で行う部分があり、設計が煩雑になり、かつ設計コストもかかるおそれがある。また、特許文献１では、ビアが各面間を貫通しており、ビアを流れる電流による熱の発生を抑制できない。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、設計コストと設計時間を節約しつつ、性能的に優れた三次元集積回路を設計可能な三次元集積回路設計装置および三次元集積回路設計方法を提供することにある。

本発明の一実施形態によれば、半導体基板上に形成される回路の二次元レイアウトデータを、それぞれ異なる層に配置可能な複数のレイアウトブロックデータに分割するブロック分割手段と、上下に隣接配置される二つの層のそれぞれに配置されるレイアウトブロックデータのうち一方のレイアウトブロックデータを裏表に反転したレイアウトブロックデータを生成する反転データ生成手段と、上下に重ね合わされる複数の層上に、前記ブロック分割手段で分割された複数のレイアウトブロックデータと、前記反転データ生成手段で生成されたレイアウトブロックデータとを交互に配置する三次元レイアウト生成手段と、を備えることを特徴とする三次元集積回路設計装置が提供される。

本発明によれば、設計コストと設計時間を節約しつつ、性能的に優れた三次元集積回路を設計できる。

以下、図面を参照しながら、本発明の実施形態について説明する。

（第１の実施形態）
図１は本発明の第１の実施形態による三次元集積回路設計装置の概略構成を示すブロック図である。図１の三次元集積回路設計装置は、半導体回路生成部１と、ネットリスト生成部２と、二次元レイアウトデータ生成部３と、三次元レイアウトデータ生成部４とを備えている。

半導体回路生成部１は、設計仕様書に従ってRTL（Resistor Transfer Level）記述を行う。半導体回路の記述方法は、特にRTLに限定されず、他の記述方法を用いてもよい。ネットリスト生成部２は、RTL記述に基づいて論理合成を行って、回路の接続情報を表したネットリストを生成する。二次元レイアウトデータ生成部３は、ネットリストに基づいて、Ｐ＆Ｒ（Placement & Routing）を行って、二次元レイアウトデータを生成する。

半導体回路生成部１、ネットリスト生成部２および二次元レイアウトデータの処理は、通常はコンピュータ上で専用のＣＡＤツールを起動してソフトウェア的に行われるが、専用のハードウェアで各処理を行ってもよい。

半導体回路生成部１、ネットリスト生成部２および二次元レイアウトデータ生成部３の処理手順をフローチャートで表すと、図２のようになる。まず、システム設計とアーキテクチャの設計を行い（ステップＳ１）、設計仕様書を作成する（ステップＳ２）。このステップＳ１，Ｓ２の処理は専用のツールを用いて行ってもよいし、設計者が手作業で行ってもよい。

次に、設計仕様書に基づいて半導体回路生成部１にてRTL設計を行って（ステップＳ３）、RTL記述を行う（ステップＳ４）。次に、ネットリスト生成部２にてゲートレベルの設計（論理合成）を行って（ステップＳ５）、ネットリストを生成する（ステップＳ６）。

次に、ネットリストに基づいて二次元レイアウトデータ生成部３にて二次元レイアウトデータを生成する（ステップＳ７）。

その後、二次元レイアウトデータに基づいて三次元レイアウトデータ生成部４にて、以下に詳述する三次元レイアウトデータを生成する。

図３は三次元レイアウトデータ生成部４が行う処理手順を示すフローチャートである。図４は二次元レイアウトデータを２つのレイアウトブロックＡ，Ｂに分割して、二層に重ね合わせる例を示す図、図５は図４に対応する回路の一例を示す図である。以下では、図４および図５を参照しながら図３のフローチャートに基づいて三次元レイアウトデータ生成部４の処理動作を説明する。

まず、二次元レイアウトデータを分割する場所を設定する（ステップＳ１１）。図４（ａ）では、二次元レイアウトデータを二つのレイアウトブロックデータＡ，Ｂに分けており、レイアウトブロックデータＡは図５の点線（境界線）５よりも下側の回路に対応し、レイアウトブロックデータＢは境界線５よりも上側の回路に対応する。

次に、レイアウトブロックデータＡを１層目の基板上に配置し、レイアウトブロックデータＢを２層目の基板に配置する。（ステップＳ１２）。

レイアウトブロックデータＡ，Ｂ同士の境界線５は、例えば、回路内のグローバル配線に沿って配置される。ここで、グローバル配線とは、複数のレイアウトブロックデータが共有する配線であり、図５（ａ）の信号線Ｓ０〜Ｓ３と、信号線Ｓ４〜Ｓ１１などである。また、境界線５は、複数のレイアウトブロックデータ内のローカル配線を分断しないように配置される。

回路内には、複数のレイアウトブロック間を接続するグローバル配線と、各レイアウトブロック内の各セル間を接続するローカル配線がある。二次元レイアウトデータ内の配線がグローバル配線かローカル配線かを識別するには、二次元レイアウトデータ内の各機能ブロックに着目すればよい。

図６は二次元レイアウトデータ内の機能ブロックの一例を示す図である。図６の二次元レイアウトデータには、ＲＦ回路１１、ＲＡＭ１２、アナログ回路１３、ＡＳＩＣ１４、ＣＰＵ１５、ＤＳＰ１６、フラッシュメモリ１７などの複数の機能ブロックが含まれている。図６の二次元レイアウトデータを複数のレイアウトブロックデータに分割するには、図示の太線のように機能ブロックの境界領域を基準とするのが望ましい。この境界領域に位置する配線がグローバル配線に相当する。図６の場合、２本の境界線５で３つのレイアウトブロックデータに分割されるため、３層に分けられることになる。なお、境界線５の位置は、図６に示したものに限定されない。

図３のステップＳ１２の処理が終了すると、次に、境界線５で分割された両側２つのレイアウトブロックデータのうち一方を裏表に反転したレイアウトブロックデータを生成する（ステップＳ１３）。図４（ｂ）は、２層目に配置されるレイアウトブロックデータＢを裏表に反転する例を示している。反転して得られるレイアウトデータを、「Ｂ裏」と表示している。なお、レイアウトブロックデータＢの代わりにＡを反転してもよい。

このステップＳ１３の処理を図５の回路を用いて詳述する。図５（ａ）の境界線５よりも上側の回路は２層目に配置されるものであり、この回路に対応するレイアウトブロックデータＢが裏表に反転される。この場合、回路レベルで表現すると、図５（ｂ）のようになる。図５（ａ）の境界線５を軸として上半分の回路を線対称に折り返した回路になる。一方、１層目の回路は、図５（ｃ）のように反転せずに配置される。

隣接する二つの層のうち一方だけ反転処理を行う理由は、隣接する二つの層の配線位置が上下で重なるようにするためである。例えば、図５（ｂ）に示す二層目の回路は、下の層につながる配線Ｃ１〜Ｃ１２を有する。これら１２本の配線の位置が上下に重なるように配置すれば、上下層を接続する配線部の長さを最も短縮でき、配線遅延量を大幅に削減できる。これら１２本の配線の位置が上下に重なるようにするには、上述したように、隣接配置される二層のうち一層のレイアウトブロックデータを反転すればよい。このことから、図３のステップＳ１３では、レイアウトブロックデータの反転処理を行っている。

レイアウトデータの反転処理が終わると、次に、各層間を接続する配線部を配置する（ステップＳ１４）。図４（ｃ）は二層からなる三次元半導体集積回路の断面構造を模式的に示す図である。図示のように、各層６，７をつなぐ配線部８は各配線部８の側面に沿って上下方向に配置されている。これにより、配線部８の長さは各基板の間隔と各基板の厚さを合わせた長さ程度にまで短縮できる。

3次元回路の形成方法には、基板の張り合わせ、Si結晶層の再成長法、あるいはSi以外の材料層を第二層目からCVD法やスパッタ法などにより積層させる方法がある。従って、第二層目以上は第一層のSi基板と異なった材料の場合もあるが、以下では第二層目以降の回路を作製する層も便宜上、“基板”と称することにする。

ここで、上下に配置される各基板６，７はそれぞれ接着層を介して接合されており、各基板６，７の厚さは接着層（例えば、エポキシ系の接着剤を材料とする）の厚さを含めて０．１mm以下である。より具体的には、各基板の厚さは、バルクＳｉ基板を材料とする場合には６０〜７０μm程度、ＳＯＩ基板を材料とする場合には２〜３μm程度である。

上記ステップＳ１３で形成した各基板６，７ごとのレイアウトデータは、マスクデータに変換された後、製造プロセスにて実際に半導体集積回路が形成される。各基板６，７をつなぐ配線層は、例えば、各基板６，７の側面が横になるように配置した状態で、通常の電界メッキ等を用いたパターニングを行って形成される。図４（ｃ）を見ればわかるように、配線部８は側面の一部にだけ形成されるため、配線部８のない箇所から各基板６，７の熱を放熱することができ、配線部８を形成しても放熱性能が悪くなるおそれはない。

仮に、図４（ａ）のレイアウトブロックデータＡ，Ｂが同じ面積であれば、本実施形態により得られる三次元半導体集積回路の二次元的な面積は、元の回路の半分になり、チップサイズを大幅に縮小できる。

図７および図８は三次元レイアウトデータ生成部４の処理手順を模式的に説明する図であり、二次元レイアウトデータを４つの層からなる三次元レイアウトデータに変換する例を示している。図７は二次元レイアウトデータ内の４つのレイアウトブロックデータＡ，Ｂ，Ｃ，Ｄを、Ａ→Ｂ→Ｃ→Ｄの順に重ね合わせる例、図８はＡ→Ｄ→Ｃ→Ｂの順に重ね合わせる例を示している。

図７の場合、４つのレイアウトブロックデータＡ，Ｂ，Ｃ，Ｄに分割した後、レイアウトブロックデータＢ，Ｄを裏表に反転したレイアウトデータを生成し、Ａ→Ｂ→Ｃ→Ｄの順に上下に重ね合わせる。

図８の場合、４つのレイアウトブロックデータＡ，Ｂ，Ｃ，Ｄに分割した後、レイアウトブロックデータＣ，Ｄを裏表に反転したレイアウトデータを生成し、Ａ→Ｄ→Ｃ→Ｂの順に上下に重ね合わせる。

図７と図８のいずれの場合も、各基板を接続する配線部８は、各基板の側面を沿って電界メッキ等を用いたパターニングなどを行って形成される。これにより、各基板の内部に配線用のビアを形成する必要がなくなり、製造が容易になって製造コストの削減が図れる。また、各基板の内部にビアがない分、回路の配置についての制約が少なくなり、回路配置上も利点が大きくなる。なお基板間の配線については、ワイヤボンディング法を用いても良い。

さらに、図７と図８のように４つのレイアウトブロックデータＡ，Ｂ，Ｃ，Ｄに分割して重ね合わせることにより、元の二次元回路の１／４の二次元的な面積に削減でき、チップサイズを大幅に縮小できる。

図７と図８のいずれを採用するかは、例えば二次元レイアウトデータ内のクリティカルパスの位置によって決められる。クリティカルパスは、タイミング的な制約が大きい重要な信号経路（例えば、システムクロックの信号経路）を指しており、クリティカルパスの長さが最短となるように回路配置を行う必要がある。したがって、例えば、クリティカルパスがＡ→Ｂ→Ｃ→Ｄの経路で配置されていれば、図７を採用するのが望ましく、あるいはクリティカルパスがＡ→Ｄ→Ｃ→Ｂの経路で配置されていれば、図８を採用するのが望ましい。

なお、４つのレイアウトブロックデータＡ，Ｂ，Ｃ，Ｄを上下に並べる順序は、図７と図８以外にも考えられるため、各層をどのような順序で並べるかは、上述したクリティカルパス、配線部８の配線長、消費電力、熱の発生度合、ノイズ量等を考慮に入れて、決定すればよい。

例えば、層に跨る配線部分は、回路の外側に接しているため、放熱しやすい。従って熱の発生が起こりやすい配線部分についてはできるだけ2層にまたがるようにすればよい。また逆にノイズに敏感な配線部分は同じ層内でまとまるようにすればよい。

また、三次元的に配置された複数の基板からなる半導体集積回路を同じパッケージ内に収納することを考えると、各基板のサイズは同じにするのが望ましいが、各基板上に配置されるレイアウトブロックデータのサイズは必ずしも同じである必要はない。この場合、最大の面積をもつレイアウトブロックデータに合わせて各基板のサイズを予め設定すればよい。

本実施形態の場合、各基板の配線部８を側面を介して互いに接続している。したがって、配線部８につながる各基板の配線は側面まで引き回さなければならず、二次元レイアウトの場合よりも配線長が多少長くなるおそれがあるが、クリティカルパスなどのタイミング的に厳しい信号線をなるべく一つの層に配置するか、あるいは近接した二層に配置することで、タイミング的な不具合を防止できる。

三次元レイアウトデータ生成部４は、ハードウェアとソフトウェアのいずれで構成してもよいが、ＣＡＤツールを用いてソフトウェア的に処理を行う場合には、二次元レイアウトデータの分割処理や、分割したレイアウトブロックデータの裏表の反転処理も、ＣＡＤツール上で行われる。この場合、分割して得られたレイアウトブロックデータのデータを一時的に記録装置に格納したり、予め他の装置で生成したレイアウトブロックデータのデータをネットワーク経由で、あるいはCD-ROM等の記録媒体を介して入手して反転処理を行うようにしてもよい。このように、三次元レイアウトデータ生成部４は、一つのハードウェアやソフトウェアで構成してもよいし、複数のハードウェアやソフトウェアを協働させて構成してもよい。

上述した説明では、二次元レイアウトデータをグローバル配線に沿って分割してレイアウトブロックデータを生成したが、レイアウトブロックデータを生成する手法は他にも考えられる。例えば、図９は機能ブロック内のスタンダードセル間の配線を境界として分割する例を示している。図９（ａ）のＲＡＭ１２、ＡＳＩＣ１４およびＤＳＰ１６を分断する太線が境界線５である。これら分断される機能ブロックでは、隣接するセルの間に境界線５が配置されている。

分断されるセルの間隔が図９（ｂ）のように狭い場合には、ブロック分割を行う際に図９（ｃ）のようにセル間の間隔を広げてもよい。

本実施形態における配線部８の材料は特に問わないが、カーボンナノチューブを用いると特に有益である。カーボンナノチューブは、ＣｕやＡｌよりも導電性をよくすることができ、また異なる二層間に自己組織的に接続するという性質があり、複雑な製造工程を経なくても微小幅の配線部８を形成可能である。

図１０（ａ）は隣接する二つの基板同士をカーボンナノチューブからなる配線部２３で接続した例を示す断面図であり、図１０（ｂ）は図１０（ａ）とは９０度異なる方向から見た断面図である。図１０（ａ）では、各基板２１，２２上に、ローカル配線からなる配線層２１ａ，２２ａと、その上に形成されるグローバル配線からなる配線層２１ｂ，２２ｂとを形成した例を示している。配線部２３は、各基板のグローバル配線同士を接続している。

配線部２３の材料としてカーボンナノチューブを用いることにより、配線部２３を自己組織的に形成できるため、製造プロセスの簡略化が図れる。

図１１は図１０の変形例であり、各基板上配線層を、格子状に配置されるカーボンナノチューブ２４で構成した半導体集積回路の斜視図である。図１１の場合、隣接する二つの基板２５を接続する配線部２３を各基板２５の左右に交互に配置している。これにより、各基板２５の左右両側に配線部２３のない場所を均等に設けることができ、この場所から基板２５内の熱を放熱することができ、各基板２５の一方の側だけに配線部２３を配置した場合よりも放熱性能を向上させることができる。なお、各基板２５は、各層のカーボンナノチューブ２４同士が短絡しない程度の薄さのSiO₂などの層間絶縁膜で形成してもよい。

このように、本実施形態では、二次元レイアウトデータを複数のレイアウトブロックデータに分割して、そのうちの一部を裏表に反転して、複数の基板上に各レイアウトブロックデータを配置するため、二次元レイアウトデータをフルに利用して、二次元的な面積を大幅に削減可能な三次元集積回路を作製できる。すなわち、本実施形態によれば、製造および開発のコストと時間をかけることなく、簡易な手法で三次元集積回路を作製できる。

本発明の第１の実施形態による三次元集積回路設計装置の概略構成を示すブロック図。 半導体回路生成部１、ネットリスト生成部２および二次元レイアウトデータ生成部３の処理手順の一例を示すフローチャート。 三次元レイアウトデータ生成部４が行う処理手順を示すフローチャート。 二次元レイアウトデータを２つのレイアウトブロックデータＡ，Ｂに分割して、二層に重ね合わせる例を示す図。 図４に対応する回路の一例を示す図。 二次元レイアウトデータ内の機能ブロックの一例を示す図。 二次元レイアウトデータ内の４つのレイアウトブロックデータＡ，Ｂ，Ｃ，Ｄを、Ａ→Ｂ→Ｃ→Ｄの順に重ね合わせる例を示す図。 二次元レイアウトデータ内の４つのレイアウトブロックデータＡ，Ｂ，Ｃ，Ｄを、Ａ→Ｄ→Ｃ→Ｂの順に重ね合わせる例を示す図。 機能ブロック内のスタンダードセル間の配線を境界として分割する例を示す図。 （ａ）は隣接する二つの基板同士をカーボンナノチューブからなる配線部２３で接続した例を示す断面図であり、（ｂ）は（ａ）とは９０度異なる方向から見た断面図。 図１０の変形例であり、各基板上配線層を、格子状に配置されるカーボンナノチューブ２４で構成した半導体集積回路の斜視図。

符号の説明

１ 半導体回路生成部
２ ネットリスト生成部
３ 二次元レイアウトデータ生成部
４ 三次元レイアウトデータ生成部
８ 配線部

Claims (10)

1. 半導体基板上に形成される回路の二次元レイアウトデータを、それぞれ異なる層に配置可能な複数のレイアウトブロックデータに分割するブロック分割手段と、
   上下に隣接配置される二つの層のそれぞれに配置されるレイアウトブロックデータのうち一方のレイアウトブロックデータを裏表に反転したレイアウトブロックデータを生成する反転データ生成手段と、
   上下に重ね合わされる複数の層上に、前記ブロック分割手段で分割された複数のレイアウトブロックデータと、前記反転データ生成手段で生成されたレイアウトブロックデータとを交互に配置する三次元レイアウト生成手段と、を備えることを特徴とする三次元集積回路設計装置。
2. 前記ブロック分割手段は、複数のレイアウトブロックデータに対応する複数のレイアウトブロック同士で共有するグローバル配線に沿って、二次元レイアウトデータを前記複数のレイアウトブロックデータに分割することを特徴とする請求項１に記載の三次元集積回路設計装置。
3. 前記ブロック分割手段は、二次元レイアウトデータを、回路の機能に応じて分類して前記複数のレイアウトブロックデータに分割することを特徴とする請求項１または２に記載の三次元集積回路設計装置。
4. 前記ブロック分割手段は、二次元レイアウトデータを、回路の機能とは無関係に各レイアウトブロックデータに対応するレイアウトブロック内のセル間で入出力される配線に沿って前記複数のレイアウトブロックデータに分割することを特徴とする請求項１乃至３のいずれかに記載の三次元集積回路設計装置。
5. 前記ブロック分割手段は、各レイアウトブロックデータに対応するレイアウトブロック内の内部配線が複数のレイアウトブロックをまたがることがないように、二次元レイアウトデータを前記複数のレイアウトブロックデータに分割することを特徴とする請求項１乃至４のいずれかに記載の三次元集積回路設計装置。
6. 前記三次元レイアウト生成手段は、上下に隣接配置される二つの層同士を接続する配線部を前記二つの層の側面に沿って上下方向に配置することを特徴とする請求項１乃至５のいずれかに記載の三次元集積回路設計装置。
7. 前記配線部は、カーボンナノチューブを材料とすることを特徴とする請求項６に記載の三次元集積回路設計装置。
8. 三つ以上の層が重ね合わされる場合、前記配線部は、上下に隣接配置される二つの層を組として、各組ごとに二つの層の別個の辺に沿って形成されることを特徴とする請求項６または７に記載の三次元集積回路設計装置。
9. 前記三次元レイアウト生成手段は、クリティカルパスが複数のレイアウトブロックデータに含まれる場合には、前記クリティカルパスが上下に隣接配置される二つの層を通過するようにレイアウトブロックデータの配置を行うことを特徴とする請求項１乃至８のいずれかに記載の三次元集積回路設計装置。
10. 半導体基板上に形成される回路の二次元レイアウトデータを、それぞれ異なる層に配置可能な複数のレイアウトブロックデータに分割するステップと、
    上下に隣接配置される二つの層のそれぞれに配置されるレイアウトブロックデータのうち一方のレイアウトブロックデータを裏表に反転したレイアウトブロックデータを生成するステップと、
    上下に重ね合わされる複数の層上に、前記分割された複数のレイアウトブロックデータと、前記反転されたレイアウトブロックデータとを交互に配置するステップと、を備えることを特徴とする三次元集積回路設計方法。

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