CN111027274B - 一种三维芯片布局的方法 - Google Patents
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Abstract
本发明涉及一种三维FPGA芯片设计的布局方法，首先使用二维芯片的平面布局方法，以及三维芯片的电路面积和元器件容量，来模拟三维芯片，二维平面布局结果产生后，再对其进行三维芯片的层次划分，最后将所有划分后的分层布局垂直叠加为三维芯片布局。这种三维芯片布局方法相对于现有方法：布局质量更好，布局结果具有更多解；主要工作量集中到二维模拟部分，减少软件工程的复杂度；可以更好的复用当前软件流程，加快三维布局软件开发进度。
Description
技术领域
本发明涉及现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的芯片布局技术领域，更具体地，本发明涉及一种三维芯片布局的方法。
背景技术
FPGA是由许多的逻辑单元构成的逻辑器件，其中逻辑单元包括门、查找表、和触发器，它具有丰富硬件资源、强大并行处理能力和灵活可重配置能力，在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。
在FPGA芯片的设计流程通常包括：设计输入、调试、功能仿真、综合、布局布线、时序仿真、配置下载等步骤。其中，其中布局是指从映射取出定义的逻辑和输入输出块，并把它们分配到FPGA内部的物理位置，往往需要在速度最优和面积最优之间做出选择。
三维FPGA芯片是将不同FPGA电路单元制作在多个平面晶片上，并通过硅通孔(ThroughSiliconVias,TSVs)层间垂直互连技术将多个晶片(Die)在垂直方向进行堆叠互连而形成的一种全新的芯片结构，具有集成度高、功耗低、带宽高、面积小、互连线短、支持异构集成等特点,三维芯片的出现为半导体行业的发展带来了新的生机与活力。三维芯片是一种全新的三维芯片，目前的EDA工具和设计方法中，三维芯片布局所遵循的方法，一般使用先对用户网表进行划分，然后对划分后的多个网表进行独立的二维平面布局，这种方法还不能最优的配合三维芯片的布局，具有布局质量需要提高、当前流程复用度小，软件工程复杂度较大的缺点。
发明内容
本发明目的在于提供一种三维芯片布局的方法，以在三维芯片设计中更好的复用当前软件流程，减少三维芯片布局的复杂度，加快三维布局软件开发进度。
本发明为解决上述技术问题采用的技术方案为，一种FPGA三维芯片布局的方法，所述方法包括:
获得用户网表；
根据二维芯片结构信息，计算将所述用户网表映射(Map)于二维FPGA芯片中的基本元件布局，生成二维模拟布局电路图；所述二维模拟布局电路图的电路面积的上限为三维芯片各层晶片电路面积之和，所述二维模拟布局电路图的数据容量的上限为三维芯片各层晶片数据容量之和；
依据每个子电路图对等于所述三维芯片的每一层晶片电路图的规则，以及三维芯片结构信息，对所述二维模拟布局电路图的电路进行切分，获得若干个子电路图；
将所述各子电路图进行合并，生成将用户网表映射(Map)到三维芯片中的基本元件布局电路图。
优选地，用户网表包括LUT，REG。
优选地，将所述用户网表映射(Map)到二、三维FPGA芯片中，还包括，对所述用户网表文件进行translate，再映射(MAP)到二、三维FPGA芯片中。
优选地，所述二维模拟布局电路图的电路面积的上限,为所述三维芯片晶片层数与所述三维芯片单层晶片电路面积的乘积，所述二维模拟布局电路图的数据容量的上限,为所述三维芯片的晶片层数与所述三维芯片单层晶片数据容量的乘积。
优选地，对所述二维模拟布局电路图的电路进行切分包括，根据所述二维模拟布局电路图包含的LUT、REG的数量和连接关系、以及各子电路图需要的IO配置，将所述二维模拟布局电路图划分为n个子电路图，n为所述三维芯片的晶片层数。
具体地，对所述二维模拟布局电路图的电路进行切分包括，将所述二维模拟布局电路图划分为电路面积和LUT、REG数量大致相等的n个子电路图。
优选地，将所述各子电路图进行合并包括，为将所述各子电路图在垂直方向进行堆叠互连而形成一个完整的多层电路图，所述多层电路图的层数为n,n为所述三维芯片的晶片层数。
本发明实施例提供的一种三维芯片布局的方法，具有以下的优点：
1)三维芯片的布局质量优于现有三维布局方法，且相对现有技术先划分后布局的策略,先布局后划分的解空间更大。
2)主要工作量集中到二维模拟部分,整体上更方便复用当前软件流程，加快三维布局软件开发进度。
3)减少三维芯片设计中软件工程的复杂度。
附图说明
图1为本发明实施例提供的一种三维芯片布局的方法的流程图；
图2为现有方法和本发明实施例提供的方法的区别比较图；
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它的实施例，都属于本发明保护的范围。
在当前三维芯片布局中，一般使用先对用户网表进行划分，然后对划分后的网表进行独立的二维平面布局，本发明提出一种三维芯片布局的方法，首先使用二维芯片模拟三维芯片，进行二维平面布局，等布局结果产生后，然后对芯片进行划分,见图2。这种三维芯片布局方法相对于现有划分后再布局的方法，可以更好的复用当前软件流程，减少三维芯片布局的复杂度，加快三维布局软件开发进度。
图1为本发明实施例提供的一种三维芯片布局的方法的流程图。如图所示，所述方法包括如下步骤：
步骤110，获得用户网表数据。
具体的，在FPGA芯片设计中，网表(netlist)是用于描述电路元件相互之间连接关系的，网表数据一般以网表文件是形式存在，用户网表体现了用户希望的芯片功能和设计逻辑。
在本发明的一个实施例中，网表包含LUT，REG。
步骤120，根据二维芯片结构数据，计算将所述用户网表映射(Map)到二维FPGA芯片中的布局方案，布局方案的电路的面积和数据容量的上限为三维芯片各层的电路面积和数据容量之和。
其中，映射(Map)是指将网表中逻辑门映射成物理元素，即把逻辑设计分割到构成FPGA可编程逻辑阵列内的可配置逻辑块与输入输出块及其它资源中的过程。简单讲，Map过程用于将设计映射到一个具体的目标FPGA中。布局(Place)是指从映射取出定义的逻辑和输入输出块，并把它们分配到FPGA内部的物理位置，通常基于某种先进的算法，如最小分割、模拟退火和一般的受力方向张弛等来完成。
而计算将用户网表映射(Map)到二维FPGA芯片中的布局方案，可以使用现有EDA设计工具和流程。相比三维芯片设计的尚不够成熟，在二维芯片设计中，现有的EDA工具和流程具有更为成熟的各个阶段能力，因此可以复用当前的软件设计流程。此外，相对于划分网表后对每个子网表分别进行布局，本方法的工程复杂度也更低。
一般的，设计三维芯片的原因主要为如下两点：
1)三维芯片主要扩大芯片电路面积，提高元器件密度。比如，增加LUT的数量，如果单层芯片的LUT容量为100k，同单层面积的4层叠加三维芯片的LUT容量就可以接近乘以4，约为400K。
2)单纯的二维芯片电路面积做大难度较大，生产成品良率低。
由此，容易看到使用三维芯片的优点就在于在不用加大芯片单层晶体的面积的条件下，而使得芯片的可使用电路面积成倍增加。
在本发明的方案中，在本步骤内，计算将所述用户网表映射(Map)到二维FPGA芯片中的布局方案，并不考虑二维芯片成片的难度，而是按照三维芯片可以提供的总电路面积和数据容量来设计。由于在实际Map阶段之前，需要对布局方案进行划分，所以容易理解，在本步骤这样做是可以的，该内容见于本说明书后续描述，这里不再赘述。
在一个实施例中，所述的二维芯片结构数据为京微齐力出品FPGA二维芯片的数据，在另一个实施例中，所述的三维芯片为京微齐力出品FPGA三维芯片。
步骤130,根据三维芯片结构数据，对步骤120得到的布局方案的电路图进行切分，切分后得到的各子电路对应所述三维芯片的各个分层电路。
具体，切分主要是依据布局方案所包含的LUT、REG的数量和连接关系,以及分层后各子电路的IO设计，将二维布局方案的电路划分为n个子电路，n为三维芯片的层次，一个子电路即为三维芯片中一个分层晶片上的电路。
在一个实施例中，将二维布局方案的电路划分为电路面积和数据容量大致相等n个子电路。
在另一个实施例中，数据容量为电路包含的LUT的数量。
由于这种切分方法是在具有整体二维布局后进行的切分，相对于先划分网表，再对划分后的各子网表进行布局，具有更多布局解，以及更好的布局质量。
步骤140，将步骤130得到的各子电路进行合并，得到将用户网表映射(Map)到三维芯片上的布局方案的电路图。
具体的，合并的方法为将所述各子电路在垂直方向进行堆叠互连而形成一个完整的多层电路布局，即将用户网表映射(Map)到三维芯片上的布局方案。
从以上实施例可以看出，采用本发明公开的一种三维芯片布局的方法，首先使用二维芯片模拟三维芯片，进行二维平面布局，布局结果产生后，再对芯片进行划分。这种三维芯片布局方法相对于现有方法：布局质量更好，布局结果具有更多解；主要工作量集中到二维模拟部分，减少软件工程的复杂度；可以更好的复用当前软件流程，加快三维布局软件开发进度。
上述对本说明书特定实施例进行了描述。其它实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。
专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (5)
1.一种FPGA三维芯片布局的方法，其特征在于，所述方法包括:
获得用户网表；
根据二维芯片结构信息，计算将所述用户网表映射(Map)于二维FPGA芯片中的基本元件布局，生成二维模拟布局电路图；所述二维模拟布局电路图的电路面积的上限为三维芯片各层晶片电路面积之和，所述二维模拟布局电路图的数据容量的上限为三维芯片各层晶片数据容量之和；
依据每个子电路图对等于所述三维芯片的每一层晶片电路图的规则，以及三维芯片结构信息，对所述二维模拟布局电路图的电路进行切分，获得若干个子电路图；对所述二维模拟布局电路图的电路进行切分包括，根据所述二维模拟布局电路图包含的LUT、REG的数量和连接关系、以及各子电路图需要的IO配置，将所述二维模拟布局电路图划分为n个子电路图，n为所述三维芯片的晶片层数,其中，n个子电路图的电路面积和LUT、REG数量大致相等；
将所述各子电路图进行合并，生成将用户网表映射(Map)到三维芯片中的基本元件布局电路图。
2.根据权利要求1所述的方法，其特征在于，用户网表包括LUT，REG。
3.根据权利要求1所述的方法，其特征在于，将所述用户网表映射(Map)到二、三维FPGA芯片中，还包括，对所述用户网表文件进行translate，再映射(MAP)到二、三维FPGA芯片中。
4.根据权利要求1所述的方法，其特征在于，所述二维模拟布局电路图的电路面积的上限,为所述三维芯片晶片层数与所述三维芯片单层晶片电路面积的乘积，所述二维模拟布局电路图的数据容量的上限,为所述三维芯片的晶片层数与所述三维芯片单层晶片数据容量的乘积。
5.根据权利要求1所述的方法，其特征在于，将所述各子电路图进行合并包括，为将所述各子电路图在垂直方向进行堆叠互连而形成一个完整的多层电路图，所述多层电路图的层数为n,n为所述三维芯片的晶片层数。
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