KR100230421B1 - 반도체장치의 더미패턴 형성방법 - Google Patents

반도체장치의 더미패턴 형성방법 Download PDF

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Abstract

본 발명은 반도체장치의 더미패턴 형성방법에 관해 개시한다. 본 발명에 의한 더미패턴 형성방법은 더미패턴을 형성하는데 있어서, 칩 영역내의 도전층 패턴이 형성되지 않은 영역중 일부영역에만 더미패턴을 형성한다. 특히, 상기 더미패턴을 형성하기 위해 칩 상에 더미패턴 형성영역을 한정하는 과정에서 상기 도전층 패턴의 오버사이징 정도를 조절하여 상기 더미패턴의 폭과 더미패턴과 상기 도전층패턴간의 이격 거리등을 조절할 수 있고 상기 도전층 패턴의 오버사이징과 언더사이징을 적절히 하여 필요에 따라 상기 더미패턴들의 간격이 지나치게 좁은 부분에서는 더미패턴을 통합하는 등 원하는 영역에 선별적으로 더미패턴을 형성할 수 있다.
이에 따라 하부층과 더미패턴간의 기생 커패시터의 형성을 최소화할 수 있어 누설전류의 발생을 줄일 수 있으므로 반도체장치의 오동작율을 낮출 수 있으면서도 상기 도전층 패턴들의 과도식각에 의한 손상을 상기 더미패턴이 손상되는 정도로 줄일 수 있다.

Description

반도체장치의 더미패턴 형성방법
(1)발명의 분야(Field of the Invention)
본 발명은 반도체장치의 더미패턴(dummy pattern) 형성방법에 관한 것으로서, 특히 밀집된 패턴군과 고립된 패턴이 함께 형성되어 있는 물질층에서의 더미패턴을 형성하는 방법에 관한 것이다.
(2)관련 기술의 설명(Description of the Related Art)
반도체장치가 고 집적화됨에 따라 기판상에서 반도체소자들이 형성될 수 있는 영역이 점점 작아지고 있다. 따라서 제한된 영역내에서 보다 높은 집적도의 반도체장치를 형성하기 위해서는 반도체장치를 다층구조화할 수밖에 없다. 이에 따라 기판상에서 패턴이 밀집된 부분과 그렇지 않은 부분사이의 단차는 반도체장치의 집적도가 높아 질수록 계속 높아지고 있다.
이와 같이 높이를 달리하는 부분이 있는 물질층을 패터닝하기 위해서는 초점심도(Depth of focus)가 깊은 노광장비가 필요하다. 일반적으로 노광장비의 초점심도와 분해능은 서로 경쟁적인 관계에 있다. 즉, 노광장비의 분해능이 낮을수록 그 초점심도는 깊어지고 분해능이 높을수록 초점심도는 얕아진다. 그런데, 노광장비의 분해능은 반도체장치가 점점 더 고집적화 됨에 따라 디자인 룰(design rule)이 더욱 엄격해져서 더욱 높아지고 있다. 따라서 반도체장치의 제조공정에서 웨이퍼 또는 임의의 물질층상에 특정 패턴을 형성할 때 그 두께를 박막화하여 전체적인 수직 단차를 최소화하는 것이 필요하다. 이렇게 하기 위해서는 패턴이 형성되는 하부막의 표면을 전체적으로 평탄화하는 것이다. 표면의 평탄화는 패턴의 박막화를 위해서도 필요하지만, 디자인 룰의 축소에 따른 과도식각마진의 감소를 방지하기 위해서도 필요하다.
이를 위해서는 웨이퍼 상에서 패턴의 밀도를 전체적으로 균일하게 하는 것이 필요하다. 따라서 웨이퍼 상에서 패턴의 밀도가 높은 부분에 비해 상대적으로 패턴의 밀도가 낮거나 패턴이 형성되지 않은 부분에 더미패턴을 형성하여 전체적으로 웨이퍼상에 형성되는 패턴의 밀도를 균일화하는 방법이 제시되고 있는데,
종래 기술에 의한 반도체장치의 더미패턴 형성방법에서는 다음과 같은 두 가지 방법으로 더미패턴을 형성하는 대안을 제시하고 있다.
첫 번째 대안은 도 1에 도시된 바와 같이 칩(10)상에 도전층 패턴들(12a, 12b, 12c)이 게이트 어레이와 같은 격자 위를 지나는 경우로서 이때는 칩(10) 상의 도전층 패턴(12a, 12b, 12c)이 형성되지 않은 영역에 더미패턴을 형성하는 데, 이 영역 전체에 더미패턴(14)을 격자 배열 형태로 형성한다.
두 번째 대안은 첫 번째 대안과 유사한 것으로 도 2에 도시된 바와 같이 더미패턴(18)이 칩(16) 상의 도전층 패턴들(17a, 17b, 17c)이 형성되지 않은 전 영역에 형성되지만, 두 번째 대안에서는 복수개의 격자 배열 형태가 아니라 정방형 형태의 단일체로 형성한다.
첫 번째 대안은 미리 일정한 넓이의 간격을 갖는 정방형 형태의 더미패턴을 칩 상에 형성한 다음 도전층 패턴(12a, 12b, 12c)이 형성되는 영역에서 더미패턴을 제거함으로써 도 1에 도시된 바와 같은 더미패턴을 형성하는 데, 이 대안에 의한 더미패턴 형성방법은 칩의 전 영역에서 패턴의 밀도를 균일하게 하여 이 결과물 위에 형성되는 층간절연막의 표면의 평탄화는 달성할 수 있겠지만, 도 4에 도시된 바와 같이 상부 층간절연막(27) 상에 형성된 격자 배열의 더미패턴(29)과 하부 층간절연막(25) 상에 형성된 도전층 패턴(26)사이에는 상부 층간절연막(27)을 유전체로 사용하는 기생 커패시터가 형성되므로 누설전류의 발생을 막을 수는 없다. 따라서 반도체장치의 오동작 가능성을 배제할 수 없다. 또한, 첫 번째 대안에 의한 더미패턴 형성방법은 게이트 어레이와 같은 규칙적인 배열을 갖는 하부막에 대하여 형성된 것이므로 하부막의 패턴 배열이 규칙적이지 못할 때에는 적용하기 어려운 점이 있다.
반면, 두 번째 대안은 첫 번째 대안과 달리 그 적용성이 하부막의 패턴 배열 형태와는 무관하게 적용할 수 있고, 전체적으로 균일한 패턴 밀도를 달성할 수 있어서 이어지는 층간절연막의 형성공정에서 층간절연막의 평탄화는 손쉽게 이룰 수 있다. 따라서 식각공정에서 전체적으로 식각이 균일하게 이루어고 부분적인 과도 식각이 나타나지 않아 과도 식각에 의한 패턴의 손상은 나타나지 않는다.
그러나, 두 번째 대안은 더미패턴이 인접한 도전층 패턴에 비해 넓은 층간절연막 상에 형성되므로 더미패턴에 스트레스가 집중되어 더미패턴 또는 더미패턴의 아래에 형성되어 있는 하부 신호배선에 크랙(crack)이 발생될 수 있다. 뿐만 아니라 도 5에 도시된 바와 같이 상부 층간절연막(27) 상에 형성된 더미패턴(31)과 하부 층간절연막(25) 상에 형성된 도전층 패턴(26) 사이에는 상부 층간절연막(27)을 유전체로 사용하는 기생 커패시터(32)가 형성되어 누설전류가 발생된다. 이에 따라 반도체장치가 오동작할 수 있다. 도 4 및 도 5에서 참조번호 28은 상부 층간절연막(27) 상에 형성된 도전층 패턴을 나타낸다.
도 3에는 다른 종래 기술에 의한 반도체장치의 더미패턴 형성방법에 따라 형성된 더미패턴들(22a, 22b, 22c)을 포함하는 레이 아웃도인데, 구체적으로는 칩(20) 상의 소정의 영역에 도전층 패턴들(21a, 21b, 21c)을 형성한다. 도전층 패턴들(21a, 21b, 21c)은 다양한 형태로 형성할 수 있다. 예컨데, 도 3에 도시된 바와 같이 직선형태와 영문 역 엘자 형태 및 직선과 역 엘자형태를 결합한 형태로 도전층 패턴들(21a, 21b, 21c)을 형성할 수 있다.
도 3을 참조하면, 칩(20) 영역에는 도전층 패턴들(21a, 21b, 21c)이 형성되고도 비어 있는 영역이 넓게 존재한다. 이들 영역에는 도 1 및 도 2에 도시된 바와 같이 전 영역에 더미패턴들(22a, 22b, 22c)을 형성하는 데, 도 1 및 도 2에 도시된 바와는 달리 소정의 간격을 갖는 직선 형태의 더미패턴들(22a, 22b, 22c)을 형성한다.
이와 같은 종래 기술에 의한 더미패턴 형성방법은 상기 언급한 두 번째 대안에서 처럼 더미패턴에 인가되는 과중한 스트레스에 의한 더미패턴 또는 하부막질이 크랙(crack)되는 문제는 나타나지 않지만, 여전히 상, 하부막간에 더미패턴과 신호배선간의 기생 커패시터의 형성으로 인한 누설전류의 증가와 그로 인한 반도체장치의 오동작 가능성을 배제할 수 없다.
따라서 본 발명이 이루고자 하는 기술적 과제는 과도식각에 따른 고립된 영역에 형성된 배선의 손상을 방지함과 아울러 더미패턴의 형성으로 인한 상, 하부층간에 형성되는 기생 커패시터의 형성을 최소화하여 누설전류의 감소와 함께 반도체장치의 오동작을 배제할 수 있는 반도체장치의 더미패턴 형성방법을 제공함에 있다.
도 1 내지 도 3은 각각 종래 기술에 의한 반도체장치의 더미패턴 형성방법에 의해 형성된 더미 패턴을 포함하는 레이아웃도이다.
도 4 및 도 5는 각각 종래 기술에 의한 반도체장치의 더미패턴 형성방법에 의해 형성된 더미 패턴이 포함된 층과 그 하부층간에 기생 커패시터가 형성되는 개념을 도시한 단면도이다.
도 6 내지 도 10은 본 발명의 제1 실시예에 의한 반도체장치의 더미패턴 형성방법을 단계별로 나타낸 도면들이다.
도 11 및 도 12는 본 발명의 제2 실시예에 의한 반도체장치의 더미패턴 형성방법을 단계별로 나타낸 도면들이다.
도 13은 본 발명의 제3 실시예에 의한 반도체장치의 더미패턴 형성방법에 의해 형성된 더미 패턴을 포함하는 레이아웃도이다.
도 14 및 도 15는 본 발명의 제4 실시예에 의한 반도체장치의 더미패턴 형성방법을 단계별로 나타낸 도면들이다.
도 16은 본 발명의 제5 실시예에 의한 반도체장치의 더미패턴 형성방법에 의해 형성된 더미 패턴을 포함하는 레이아웃도이다.
* 도면의 주요부분에 대한 부호설명
40 : 칩 영역 42 : 더미패턴 형성 경계영역
44, 46 : 제1 및 제2 영역 48 : 하부 회로영역
50 : 제1 패턴군 형성영역 52 : 제2 패턴군 형성영역
54, 56 : 제1 패턴 형성영역 57 : 제1 패턴군
58 : 제2 패턴 형성영역 60 : 제3 패턴 형성영역
62, 64, 66 : 제3 내지 제5 영역
68, 70, 72 : 제6 내지 제8 영역
74, 76, 78 : 제1 내지 제3 더미패턴 형성영역
74a, 76a, 78a : 제1 내지 제3 더미패턴
86 : 제4 더미패턴 형성영역 86a : 제4 더미패턴
90, 92, 94 : 제5 내지 제7 더미패턴
96, 98, 100 : 제9 내지 제11 영역
102, 104, 106 : 제12 내지 제14 영역
116, 118 : 제9 및 제10 더미패턴
120, 122 : 제11 및 제12 더미패턴
d1, d2, d3, d4 : 제1 내지 제4 간격
상기 기술적 과제를 달성하기 위하여, 본 발명의 제1 실시예에 의한 반도체장치의 더미패턴 형성방법은 다음과 같이 더미패턴을 형성한다.
(a) 칩에 대응하는 영역에 소정의 더미패턴 형성경계영역을 한정한다.
(b) 상기 더미패턴 형성경계영역 상에 소정의 크기로 제1 영역을 한정하고 아울러 상기 제1 영역으로부터 소정의 거리 만큼 이격된 소정의 영역에 제2 영역을 한정한다.
(c) 상기 제1 영역에는 제1 패턴군 형성영역과 함께 상기 제1 패턴군 형성영역으로부터 소정거리 이격된 소정의 영역에 제2 패턴 형성영역을 한정하고 상기 제1 패턴군 형성영역을 구성하는 제1 패턴 형성영역들간의 간격 및 상기 제1 패턴군 형성영역과 상기 제2 패턴 형성영역 사이의 간격에 비해 상기 제1 패턴군 형성영역으로부터 상대적으로 멀리 이격되어 있는 상기 제2 영역의 소정의 영역에 제3 패턴 형성영역을 한정한다.
(d) 상기 제1 패턴군 형성영역, 상기 제2 패턴 형성영역 및 상기 제3 패턴 형성영역 둘레의 각각에 상기 각 영역들로부터 제1 간격만큼 이격되는 거리에 제2 간격에 해당하는 폭을 갖는 제1, 제2 및 제3 더미패턴 형성영역을 한정한다.
(e) 상기 제1 패턴형성영역들과 상기 제2 패턴 및 제3 패턴 형성영역 및 상기 제1 내지 제3 더미패턴 형성영역들에 대응하는 패턴을 포함하는 마스크 패턴을 형성한다.
(f) 상기 칩 상에 도전층을 형성한다. 그리고
(g) 상기 마스크 패턴을 이용, 상기 도전층을 패터닝하여 상기 칩 상에 상기 제1 내지 제3 패턴 형성영역에 대응하는 제1 내지 제3 도전층 패턴 및 상기 제1 내지 제3 더미패턴 형성영역에 대응하는 제1 내지 제3 더미패턴을 각각 형성한다.
본 발명의 제1 실시예에 따르면, 상기 제1 내지 제3 더미패턴 형성영역을 한정하기 위해서,
(d1) 상기 칩 영역에 상기 제1 패턴 형성영역들, 상기 제2 패턴 형성영역 및 상기 제3 패턴 형성영역보다 각각 상기 제1 간격 만큼 확장되어 상기 제1 패턴군 형성영역, 상기 제2 패턴 형성영역 및 상기 제3 패턴 형성영역을 각각 포함하는 제3 내지 제5 영역을 한정한다.
(d2) 상기 칩 영역에 상기 제3 내지 제5 영역을 포함하고 상기 제3 내지 제5 영역보다 각각 상기 제2 간격 만큼 확장된 제6 내지 제8 영역을 한정한다. 그리고
(d3) 상기 제6 내지 제8 영역으로부터 상기 제3 내지 제5 영역을 각각 제거한다.
본 발명의 제1 실시예에 따르면, 상기 제1 내지 제3 더미패턴 형성영역은 상기 더미패턴 형성 경계영역 안쪽영역으로 한정한다.
본 발명의 제1 실시예에 따르면, 상기 제3 내지 제5 영역은 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 및 상기 제3 패턴형성영역을 각각 제1 오버사이징하여 한정하되,
상기 제1 패턴형성영역들 사이의 간격이 상기 제1 패턴형성영역들 각 영역의 제1 오버사이징에 의해 확장되는 거리의 1/2이하인 부분에서는 통합하고 그 이상인 부분에서는 그대로 확장하여 상기 제3 영역을 한정한다.
본 발명의 제1 실시예에 따르면, 상기 제6 내지 제8 영역은 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 및 상기 제3 패턴형성영역을 각각 제2 오버사이징하여 한정하되,
상기 제1 패턴형성영역들 사이의 간격이 상기 제1 패턴형성영역들 각 영역의 제2 오버사이징에 의해 확장되는 거리의 1/2이하인 부분에서는 통합하고 그 이상인 부분에서는 그대로 확장하여 상기 제6 영역을 한정한다.
본 발명의 제1 실시예에 의하면, 상기 제1 오버사이징은 상기 제1 간격이 상기 제1 패턴형성영역들 사이의 최소간격의 1.5배 내지 2배가 되도록 실시한다. 그리고 상기 제2 오버사이징은 상기 제2 간격이 적어도 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 또는 상기 제3 패턴형성영역중 최소 폭을 갖는 영역의 폭보다는 크게 되도록 실시한다.
본 발명의 제2 실시예에 의한 반도체장치의 더미패턴 형성방법은 다음과 같이 더미패턴을 형성한다.
(a) 칩에 대응하는 영역에 소정의 더미패턴 형성경계영역을 한정한다.
(b) 상기 더미패턴 형성경계영역 상에 소정의 크기로 제1 영역을 한정하고 아울러 상기 제1 영역으로부터 소정의 거리 만큼 이격된 소정의 영역에 제2 영역을 한정한다.
(c) 상기 제1 영역에는 제1 패턴군 형성영역과 함께 상기 제1 패턴군 형성영역으로부터 소정거리 이격된 소정의 영역에 제2 패턴 형성영역을 한정하고 상기 제1 패턴군 형성영역을 구성하는 제1 패턴 형성영역들간의 간격 및 상기 제1 패턴군 형성영역과 상기 제2 패턴 형성영역 사이의 간격에 비해 상기 제1 패턴군 형성영역으로부터 상대적으로 멀리 이격되어 있는 상기 제2 영역의 소정의 영역에 제3 패턴 형성영역을 한정한다.
(d) 상기 제1 패턴군 형성영역, 상기 제2 패턴 형성영역 및 상기 제3 패턴 형성영역 둘레의 각각에 상기 각 영역들로부터 제1 간격만큼 이격되는 거리에 제2 간격에 해당하는 폭을 갖는 제1, 제2 및 제3 더미패턴 형성영역을 한정한다.
(e) 상기 제1 더미패턴 형성영역과 상기 제2 더미패턴 형성영역을 일부 통합하여 제4 더미패턴 형성영역을 한정한다.
(f) 상기 제1 패턴형성영역들과 상기 제2 패턴 및 제3 패턴 형성영역과 상기 제3 및 제4 더미패턴 형성영역들에 대응하는 패턴들을 포함하는 마스크 패턴을 형성한다.
(g) 상기 칩 상에 도전층을 형성한다. 그리고
(h) 상기 마스크 패턴을 이용, 상기 도전층을 패터닝하여 상기 칩 상에 상기 제1 내지 제3 패턴 형성영역에 대응하는 제1 내지 제3 도전층 패턴 및 상기 제3 및 제4 더미패턴 형성영역에 대응하는 제3 및 제4 더미패턴을 각각 형성한다.
본 발명의 제2 실시예에 따르면, 상기 제4 더미패턴 형성영역은 상기 제1 패턴군 형성영역과 상기 제2 패턴형성영역 사이의 상기 제1 및 제2 더미패턴 형성영역의 간격이 소정간격이하인 부분을 통합하여 한정한다.
본 발명의 제2 실시예에 따르면, 상기 제1 내지 제3 더미패턴 형성영역을 오버사이징한 후 언더사이징(undersizing)하여 상기 제1 및 제2 더미패턴 형성영역중 영역의 간격이 소정간격이하인 부분을 통합하여 상기 제4 더미패턴 형성영역을 한정한다.
본 발명의 제2 실시예에 따르면, 상기 (d)단계의 제1 내지 제3 더미패턴 형성영역은 본 발명의 제1 실시예에 따라 한정한다.
또한, 상기 제1 내지 제3 더미패턴 형성영역은 상기 더미패턴 형성 경계영역 안쪽영역으로 한정하는 것도 같다.
본 발명의 제2 실시예에 따르면, 상기 제3 내지 제8 영역은 상기 본 발명의 제1 실시예에와 동일한 방법으로 한정한다. 이때, 실시하는 제1 및 제2 오버사이징의 실시정도도 제1 실시예의 경우를 따른다.
본 발명의 제3 실시예에 의한 반도체장치의 더미패턴 형성방법은 다음과 같이 더미패턴을 형성한다.
먼저, 칩 영역에 제1 내지 제3 더미패턴 형성영역을 한정하는 (a)∼(d)단계까지는 상기 본 발명의 제1 실시예를 따른다.
상기 제1 내지 제3 더미패턴 형성영역을 한정한 후에는 칩 영역에
(e) 상기 제1 내지 제3 더미패턴 형성영역에 복수개의 소 더미패턴들로 이루어지는 제5 내지 제7 더미패턴 형성영역을 한정한다.
(f) 상기 제1 패턴형성영역들과 상기 제2 패턴 및 제3 패턴 형성영역 및 상기 제5 내지 제7 더미패턴 형성영역들에 대응하는 패턴을 포함하는 마스크 패턴을 형성한다.
(g) 상기 칩 상에 도전층을 형성한다.
(h) 상기 마스크 패턴을 이용, 상기 도전층을 패터닝하여 상기 칩 상에 상기 제1 내지 제3 패턴 형성영역에 대응하는 제1 내지 제3 패턴 및 상기 제5 내지 제7 더미패턴 형성영역에 대응하는 제5 내지 제7 더미패턴을 각각 형성한다.
본 발명의 제3 실시예에 따르면, 상기 제1 내지 제3 더미패턴 형성영역은 상기 제1 실시예와 동일한 과정으로 제3 내지 제5 영역과 제6 내지 제8 영역을 한정하고 상기 제6 내지 제8 영역으로부터 상기 제3 내지 제5 영역을 각각 제거하여 한정한다.
본 발명의 제3 실시예에서도 상기 제1 내지 제3 더미패턴 형성영역은 상기 더미패턴 형성 경계영역 안쪽영역으로 한정한다.
또한, 본 발명의 제3 실시예에서는 상기 제3 내지 제8 영역을 한정하는데 상기 제1 실시예에서와 동일한 방법으로 한정한다.
또한, 본 발명의 제3 실시예에서는 상기 제1 및 제2 오버사이징을 상기 제1 실시예에서와 동일하게 실시한다.
본 발명의 제3 실시예에 따르면, 상기 제5 내지 제7 더미패턴 형성영역을 오버사이징 한 후 언더사이징(undersizing)하여 상기 상기 제5 내지 제7 더미패턴 형성영역을 이루는 상기 소 더미패턴 형성영역들중 영역간의 간격이 소정간격이하인 영역은 통합한다.
본 발명의 제4 실시예에 의한 반도체장치의 더미패턴 형성방법은 다음과 같이 더미패턴을 형성한다.
먼저, 칩 영역에 제1 내지 제3 더미패턴 형성영역을 한정하는 (a)∼(d)단계까지는 상기 본 발명의 제1 실시예를 따른다.
이어서, 상기 제1 내지 제3 더미패턴 형성영역을 한정한 다음에는
(e) 상기 제1 더미패턴 형성영역으로부터 상기 칩 중심으로 제3 간격 만큼 이격되는 위치에 제4 간격에 해당하는 폭을 갖는 제9 더미패턴 형성영역과 상기 제3 더미패턴 형성영역으로부터 상기 칩 중심 및 칩 바깥쪽으로 상기 제3 간격 만큼 이격되는 위치에 상기 제4 간격에 해당하는 폭을 갖는 제10 더미패턴 형성영역을 각각 한정한다.
(f) 상기 제1 패턴형성영역들과 상기 제2 패턴 및 제3 패턴 형성영역과 상기 제1 내지 제3 더미패턴 형성영역들과 상기 제9 및 제10 더미패턴 형성영역에 대응하는 패턴을 포함하는 마스크 패턴을 형성한다.
(g) 상기 칩 상에 도전층을 형성한다. 그리고
(h) 상기 마스크 패턴을 이용, 상기 도전층을 패터닝하여 상기 칩 상에 상기 제1 내지 제3 패턴 형성영역에 대응하는 제1 내지 제3 도전층 패턴, 상기 제1 내지 제3 더미패턴 형성영역에 대응하는 제1 내지 제3 더미패턴 및 상기 제9 및 제10 더미패턴 형성영역에 대응하는 제9 및 제10 더미패턴을 각각 형성한다.
본 발명의 제4 실시예에 따르면, 상기 제3 내지 제5 영역과 상기 제6 내지 제8 영역의 한정과 상기 제6 내지 제8 영역으로부터 상기 제3 내지 제5 영역을 각각 제거하여 상기 제1 내지 제3 더미패턴 형성영역을 한정하는 단계는 상기 본 발명의 제1 실시예를 따른다. 또한, 상기 제1 내지 제3 더미패턴 형성영역은 상기 더미패턴 형성 경계영역 안쪽영역으로 한정하는 것도 상기 제1 실시예를 따른다.
본 발명의 제4 실시예에 따르면, 상기 제3 내지 제5 영역을 한정하기 위한 제1 오버사이징과 상기 제6 내지 제8 영역을 한정하기 위한 제2 오버사이징은 상기 제1 실시예에 따라 실시한다. 이때, 상기 제1 및 제2 오버사이징의 정도도 제1 실시예에 따른다.
본 발명의 제4 실시예에 따르면, 상기 제9 및 제10 더미패턴 형성영역은 상기 제1 내지 제3 더미패턴 형성영역을 한정하는 과정을 반복실시하여 한정하되,
상기 칩 영역에서 상기 더미패턴 형성 경계영역 안쪽영역으로 한정한다.
본 발명의 제4 실시예에 따르면, 상기 제9 및 제10 더미패턴 형성영역은 다음과 같이 한정된다.
먼저, (e1) 상기 칩 영역에 상기 제6, 제7 및 제8 영역보다 상기 제3 간격에 해당하는 거리 만큼 확장되어 상기 제6, 제7 및 제8 영역을 각각 포함하는 제9, 제10 및 제11 영역을 한정한다.
(e2) 상기 칩 영역에 각각 상기 제9 내지 제11 영역을 포함하고 상기 제9 내지 제11 영역보다 상기 제4 간격 만큼 확장된 제12 내지 제14 영역을 한정한다. 그리고
(e3) 상기 더미패턴 형성 경계영역안쪽 영역에서 상기 제12 내지 제14 영역으로부터 상기 제9 내지 제11 영역을 각각 제거하여 상기 제9 및 제10 더미패턴 형성영역을 한정한다.
본 발명의 제4 실시예에 따르면, 상기 제1, 제2, 제3, 제9 및 제10 더미패턴 형성영역중 적어도 선택된 어느 한 더미패턴 형성영역이 복수개의 소 더미패턴 형성영역으로 분할된다.
본 발명의 제4 실시예에 따르면, 상기 제1, 제2, 제3, 제9 및 제10 더미패턴 형성영역중 적어도 선택된 어느 한 더미패턴 형성영역을 복수개의 소 더미패턴 형성영역으로 분할한 다음 그 결과물을 오버사이징 한 후 언더사이징하여 상기 소 더미패턴 형성영역들중 영역간의 간격이 소정간격이하인 부분은 통합한다.
본 발명의 제4 실시예에 따르면, 상기 제9 내지 제11 영역은 각각 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 및 상기 제3 패턴형성영역을 각각 제3 오버사이징하여 한정하되,
상기 제1 패턴형성영역들 사이의 간격이 상기 제1 패턴형성영역들 각 영역의 제1 오버사이징에 의해 확장되는 거리의 1/2이하인 부분에서는 통합하고 그 이상인 부분에서는 그대로 확장하여 상기 제9 영역을 한정한다.
또한, 본 발명의 제4 실시예에 의하면, 상기 제12 내지 제14 영역은 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 및 상기 제3 패턴형성영역을 각각 제4 오버사이징하여 한정하되,
상기 제1 패턴형성영역들 사이의 간격이 상기 제1 패턴형성영역들 각 영역의 제2 오버사이징에 의해 확장되는 거리의 1/2이하인 부분에서는 통합하고 그 이상인 부분에서는 그대로 확장하여 상기 제12 영역을 한정한다.
본 발명의 제4 실시예에 따르면, 상기 제3 오버사이징은 상기 제3 간격이 상기 제1 패턴형성영역들 사이의 최소간격의 1.5배 내지 2배가 되도록 실시한다.
그리고 본 발명의 제4 실시예에 따르면, 상기 제4 오버사이징은 상기 제4 간격이 적어도 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 또는 상기 제3 패턴형성영역중 최소 폭을 갖는 영역의 폭보다는 크게 되도록 실시한다.
본 발명에 의한 반도체장치의 더미패턴 형성방법에서는 칩상의 배선이 형성되지 않은 영역 대 부분에 걸쳐서 더미패턴을 형성하지 않고, 원하는 영역에 선별적으로 더미패턴을 형성할 수 있다. 따라서 기 형성된 하부의 배선영역과 형성하고자 하는 더미패턴이 형성되는 영역이 겹치는 면적을 최소화할 수 있으므로 하부 배선 패턴과 더미패턴간의 기생 커패시터의 형성은 최소화된다. 이 결과 더미 패턴에 스트레스가 집중되는 것을 막을 수 있음은 물론, 기생 커패시터에 의한 누설전류를 최소화할 수 있으므로 기생 커패시터 형성에 의한 반도체장치의 오동작을 방지할 수 있다. 또한, 배선 패턴이 형성되는 영역과 더미패턴간의 거리와 더미패턴의 폭을 적절히 함으로써 식각공정에서 칩의 배선 밀도가 낮은 부분에 형성된 배선을 식각하기 위한 과도식각이 실시되는 경우 배선의 손상을 더미패턴으로 대신할 수 있으므로 배선의 손상없이 안정적으로 식각공정을 진행할 수 있다.
이하, 본 발명의 실시예에 의한 반도체장치의 더미패턴 형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.
참조도면중, 도 6 내지 도 10은 본 발명의 제1 실시예에 의한 반도체장치의 더미패턴 형성방법을 단계별로 나타낸 도면들이고,
도 11 및 도 12는 본 발명의 제2 실시예에 의한 반도체장치의 더미패턴 형성방법을 단계별로 나타낸 도면들이며,
도 13은 본 발명의 제3 실시예에 의한 반도체장치의 더미패턴 형성방법에 의해 형성된 더미패턴을 포함하는 레이아웃도이다.
또한, 도 14 내지 도 15는 본 발명의 제4 실시예에 의한 반도체장치의 더미패턴 형성방법을 단계별로 나타낸 도면들이다.
도 16은 본 발명의 제5 실시예에 의한 반도체장치의 더미패턴 형성방법에 의해 형성된 더미패턴을 포함하는 레이아웃도이다.
먼저, 본 발명의 제1 실시예에 의한 반도체장치의 더미패턴 형성방법을 설명한다. 도 6은 칩에 대응하는 소정의 영역에서 도전층 패턴이 형성되는 제1 및 제2 영역(44, 46)과 더미패턴 형성영역을 한정하는 단계를 나타내는데, 구체적으로 설명하면, 먼저, 상기 칩에 대응하는 소정의 영역에서 더미패턴을 형성할 수 있는 영역 즉, 더미패턴 형성 경계 영역(42)을 한정한다. 더미패턴은 상기 더미패턴 형성 경계 영역(42)으로 한정된 영역에서 도전층 패턴이 형성되는 영역을 제외하고는 어느 영역에나 형성할 수 있다.
상기 더미패턴 형성 경계영역(42)을 다시 도전층 패턴들이 형성되는 영역과 더미패턴들을 형성할 수 있는 영역으로 한정하는 데, 이때, 상기 본 발명의 목적부분에 기술된 고립된 패턴의 과도식각에 따른 손상을 방지할 수 있다는 취지를 살리기 위해서, 상기 더미패턴 형성 경계영역(42)에는 고립된 도전층 패턴 형성영역을 별도로 한정한다. 구체적으로, 상기 더미패턴 형성 경계 영역(42)중 소정의 영역을 한정하여 제1 영역(44)으로 하고, 상기 제1 영역(44)과 소정의 간격 이격된 위치에 소정의 영역을 한정하여 제2 영역(46)으로 한정한다. 상기 제1 영역(44)은 도전층 패턴의 밀도가 높은 영역이고 상기 제2 영역(46)은 상기 고립된 도전층 패턴이 형성되는 밀도가 낮은 영역으로 한정한다. 편의 상, 상기 제2 영역(46)에는 한 개의 도전층 패턴을 형성할 수 있는 영역으로 제3 도전층 패턴 형성 영역(도시하지 않음)을 한정한다.
상기 제1 영역(44)은 다시 제1 패턴군 형성영역(50)과 상기 제1 패턴군 형성영역(50)으로부터 소정거리 만큼 이격된 제2 패턴군 형성영역(52)으로 한정한다. 상기 제2 패턴군 형성영역(52)은 상기 제2 영역(46)보다는 도전층 패턴의 밀도가 높은 영역이지만, 상기 제1 패턴군 형성영역(50)보다는 도전층 패턴의 밀도가 낮은 영역이다. 상기 제1 및 제2 패턴군 형성영역(50, 52)간의 이격거리는 상기 제1 영역(44)과 상기 제2 영역(46)간의 이격 거리에 비해 작다.
도 6에서 참조번호 48로 나타낸 영역은 하부 회로영역으로 기 형성된 임의의 도전층 패턴 또는 더미패턴이 형성될 영역을 나타낸다. 도 6에는 이와 같은 하부 회로영역(48)이 한 영역만 도시하지만, 더 많은 하부 회로영역이 있을 수 있다.
계속해서 도 7에 도시한 바와 같이 상기 제1 영역(44)내의 상기 제1 패턴군 형성영역(50)과 제2 패턴군 형성영역(52) 및 상기 제2 영역(46)에 대응하는 영역에 각각 제1 패턴형성영역들(45)과 제2 패턴형성영역(58) 및 제3 패턴형성영역(60)을 한정한다. 상기 제2 패턴군 형성영역(52)에는 상기 제1 패턴군 형성영역(50) 처럼 복수개의 도전층 패턴 형성영역이 한정될 수 있으나, 편의 상 한 개의 도전층 패턴 형성영역 즉, 제2 패턴 형성영역(58)을 한정한다.
상기 제1 패턴군 형성영역(도 6의 50)과 제2 패턴군 형성영역(도 6의 52) 및 제2 영역(46)에 각 패턴 형성영역을 한정하는 경우 상기 각 패턴 형성영역에는 후에 도전층 패턴이 형성되므로 정해진 디자인 룰(design rule)에 따라 상기 각 패턴 형성영역들을 한정한다.
상기 제1 패턴 형성영역들(54, 56)은 다양한 형태로 한정할 수 있지만, 일반적으로 도전층 패턴이라는 것이 금속배선으로 사용되므로 직선형태가 된다. 따라서 상기 제1 패턴군 형성영역(도 6의 50)을 이루고 있는 상기 제1 패턴형성영역들(54, 56)로는 직선형태가 대부분 이지만, 상기 제1 패턴형성영역(54, 56)으로는 다양한 형태의 도전층 패턴이 있을 수 있음을 감안하여 그 예시로서 상기 제1 패턴군 형성영역(50)에는 제1 패턴형성영역의 하나로서 비 직선형태 즉, 영문 알파벳 대문자중 엘자(L)형 영역도 한정한다.
메모리 디바이스의 경우 상기 제1 영역(44)은 셀 형성영역에 해당되고 상기 제2 영역(46)은 주변회로영역에 해당된다.
이와 같이 상기 칩 영역(40)의 상기 더미패턴 형성 경계영역(도 6의 42)에서 상기 제1 영역(44)과 제2 영역(46)을 제외한 영역을 그대로 내버려둘 경우에는, 상기 제1 및 제2 영역(44, 46)에 상기 정해진 도전층 패턴들은 형성한 후 이어지는 평탄화 공정에서 상기 각 영역에 형성된 도전층 패턴의 밀도 차에 의한 영역간에 단차가 발생될 것이다. 따라서 상기 더미패턴 형성 경계영역(도 6의 42)에서 상기 제1 및 제2 영역(44, 46)으로 한정된 영역이외의 다른 영역에는 더미패턴(dummy pattern)형성영역을 한정하여 더미패턴(도시하지 않음)을 형성함으로써 평탄화된 결과면을 형성할 수 있으며, 이러한 평탄화된 면 상에 도전층 패턴을 형성하면 박막화된 도전층 패턴을 박막화할 수 있고 아울러 과도식각에 대한 충분한 마진도 확보할 수 있다.
하지만, 상기 칩 영역(40)에서 상기 제1 및 제2 영역(44, 46)으로 한정되지 않은 전체 영역을 더미패턴 형성영역으로 한정하는 경우에는 상기 언급한 바와 같이 하부에 기 형성된 더미패턴 형성 영역이나 하부 회로 형성 영역(48)과 겹치는 영역이 넓어져서 도 4 또는 도 5에 도시된 바와 같이 상부에 형성된 더미패턴들(도 4 또는 도 5의 29, 31)과 하부 회로영역을 구성하는 도전층 패턴들(도 4 또는 도 5의 26) 사이에 기생 커패시터(도 4의 30, 도 5의 32)를 형성하게 된다.
또한, 상기 더미패턴 형성 경계영역(42)에 더미패턴 형성영역을 한정하는 경우에는 상층부에 형성될 더미패턴 형성영역이나 도전층 패턴 형성영역들을 고려하여야 하는 데, 상기 더미패턴 형성 경계 영역(42)내의 상기 제1 및 제2 영역(44, 46)을 제외한 전 영역에 더미패턴을 형성하는 경우에는 상층부에 한정할 수 있는 더미패턴 형성영역이나 도전층 패턴 형성영역을 매우 좁게 한정해야 결과를 가져온다.
따라서 상기 더미패턴 형성 경계 영역(42)의 상기 제1 및 제2 영역(44, 46)을 제외한 나머지 영역에 더미패턴 형성영역을 한정하더라도 최소한으로 한정해야 할 필요가 있다. 이렇게 하는 경우 상기한 바와 같이 평탄화 문제와 과도식각 마진의 부족에 따른 패턴의 손상문제가 발생될 소지가 있으나, 평탄화 문제는 화학적 기계적 폴리싱(Chemical Mechanical Polishing : 이하, CMP라 함), 스핀 언 글래스(Spin On Glass : 이하, SOG라 함)에치 백 또는 포토레지스트 에치 백등의 방법을 조합함으로써 어느 정도 해결가능함으로 큰 문제가 되지 않는다. 또한, 상기 과도식각 마진의 부족에 따른 패턴 손상 문제는 손상을 더미패턴으로 한정시킬 수 있으면 되므로 굳이 상기 더미패턴 형성 경계영역(42)에서 상기 제1 및 제2 영역(44, 46)이외의 나머지 전 영역을 더미패턴 형성영역으로 한정할 필요는 없게 된다.
따라서 상기 칩 영역(40)에서 상기 더미패턴 형성영역은 상기 칩 영역(40)에서 더미패턴 형성 경계영역(42)으로 한정된 영역에서 상기 제1 패턴군 형성영역(50), 제2 패턴군 형성영역(52) 및 상기 제2 패턴 형성영역(60)과 소정 간격 이격된 소정의 영역에 더미패턴 형성영역을 한정하고 상기 더미패턴 형성 경계영역(도 6의 42)의 나머지 영역은 그대로 두는 것이 가장 바람직할 것이다.
상기 제1 패턴군 형성영역(50), 제2 패턴군 형성영역(52) 및 상기 제2 패턴 형성영역(60)과 상기 더미패턴 형성영역간에 이격거리를 적정하게 하는 것은 상기한 바와 같이 상기 제1 및 제2 영역(44, 46) 상에 도전층 패턴을 형성하는 과정에서 과도식각에 따른 도전층 패턴의 손상을 더미패턴 손상으로 대신하기 위해서 매우 중요하다.
이와 같은 사실을 바탕으로 상기 칩 영역(40)의 더미패턴 형성 경계영역(42)에 더미패턴 형성영역을 한정하는데, 도 8을 참조하면, 도 8은 상기 제1 패턴군 형성영역(50)을 이루는 상기 제1 패턴 형성영역들(54, 56), 상기 제2 패턴 형성영역(58) 및 상기 제3 패턴 형성영역(60)을 각각 2차에 걸쳐서 확장하여 상기 더미패턴 형성 경계영역(42)내에 제3 내지 제8 영역(62, 64, 66, 68, 70, 72)을 한정하는 단계를 나타낸 도면으로서, 구체적으로 설명하면, 먼저, 상기 제1 패턴 형성영역들(54, 56), 상기 제2 패턴 및 제3 패턴 형성영역(58, 60)을 각각 제1 오버사이징(oversizing)하여 상기 칩 영역(40)에 상기 제1 패턴 형성영역들(54, 56)의 각각의 제1 오버사이징에 의한 제3 영역(62)과 상기 제2 패턴 형성영역(58)의 제1 오버사이징에 의한 제4 영역(64) 및 상기 제3 패턴 형성영역(60)의 상기 제1 오버사이징에 의한 제5 영역(66)을 한정한다.
상기 제5 영역(66)의 한정은 단일 영역인 상기 제2 패턴 형성영역(58)의 제1 오버사이징이므로 오버사이징에 따른 영역의 한정이 간단해지지만, 상기 제3 영역(62)을 한정하는 경우에는 상기 제1 패턴 형성영역들(54, 56)을 각각 제1 오버사이징하여 한정하므로 상기 제5 영역(66)을 한정하는 경우처럼 간단하지는 않다.
상기 제3 영역(62)은 다음과 같은 절차에 따라 한정된다. 상기 제1 패턴 형성영역들(54, 56)을 각각 제1 오버사이징하는데, 이에 따라 상기 제1 패턴 형성영역들(54, 56) 각각의 오버사이징 영역을 중첩되게 된다. 이때, 상기 제1 패턴 형성영역들(54, 56)사이의 간격(d)이 상기 제1 패턴 형성영역들(54, 56)이 각 영역의 제1 오버사이징되는 양의 1/2보다 작은 부분에서는 상기 제1 패턴 형성영역들(54, 56)에 의한 제1 오버사이징 영역은 한 영역으로 통합하고, 1/2 이상인 부분에서는 상기 제1 패턴 형성영역들(54, 56)의 제1 오버사이징된 영역을 그대로 확장하는데, 상기 제1 패턴 형성영역들(54, 56)간의 간격(d)은 한정할 때 디자인 룰이 적용되므로 매우 좁다. 따라서 상기 제1 패턴 형성영역들(54, 56)의 전체적으로 한 영역으로 취급되고 그 결과 상기 제1 패턴 형성영역들(54, 56)의 제1 오버사이징된 결과는 상기 제1 패턴 형성영역들(54, 56) 전체를 감싸는 하나의 영역으로 한정되고 이 영역이 상기 제3 영역(62)이다.
상기 제1 오버사이징 정도에 의해 상기 제1 패턴 형성영역들(54, 56)의 외곽 영역들, 상기 제2 패턴 형성영역(58) 및 상기 제3 패턴 형성영역(60)과 후에 한정될 더미패턴 형성영역들 사이의 제1 간격(d1)이 정해진다. 곧, 칩 상에 형성될 도전층 패턴들과 이들 도전층 패턴들의 더미패턴들간의 소정의 간격이 정해진다.
상기 제1 간격(d1)은 과도식각시 도전층 패턴들 특히, 제2 패턴 형성영역(58)에 형성되는 고립된 도전층 패턴의 손상을 방지할 수 있는 수단이 되기 때문에 그 결정은 신중해야 한다. 따라서 상기 제1 오버사이징을 적절히 조절하면, 과도식각에 의한 칩 상에 형성된 도전층 패턴들의 손상을 칩 상에 상기 도전층 패턴들과 함께 형성되는 더미패턴들의 손상으로 대치할 수 있다. 상기 제1 간격(d1)은 반도체장치의 달성하고자 하는 집적도의 정도나 사용자에 따라 달라질 수 있으므로 상기 제1 오버 사이징의 정도는 여기에 맞춰서 실시한다.
그리고 상기 제1 패턴 형성영역들(54, 56), 상기 제2 패턴 형성영역(58) 및 제3 패턴 형성영역(60)에 형성되는 도전층 패턴들과 더미패턴들 사이에 형성될 수 있는 기생 커패시터의 형성을 최소화하기 위해서도 상기 제1 오버사이징의 정도는 적절히 조절해야 하는데, 예컨데, 상기 제1 오버사이징은 상기 제1 간격(d1)이 상기 제1 패턴 형성영역들(54, 56)간의 최소간격의 1.5배 내지 2배 정도가 되도록 실시하는 것이 바람직하다.
상기 제1 오버사이징에 이어서 상기 제1 패턴 형성영역들(54, 56)과 상기 제2 패턴 형성영역(58) 및 상기 제3 패턴 형성영역(60)을 각각 제2 오버사이징한다. 상기 제2 오버사이징은 상기 제1 오버사이징과 동일한 방법을 실시할 수 있다. 하지만, 상기 제2 오버사이징은 상기 제1 오버사이징보다 상기 제1 패턴 형성영역들(54, 56)과 상기 제2 패턴 형성영역(58) 및 상기 제3 패턴 형성영역(60)을 더 넓게 확장시켜야 한다. 상기 제2 오버사이징 결과 상기 칩 영역(40)에는 상기 제1 패턴 형성영역들(54, 56)의 제2 오버사이징에 의한 제6 영역(68)과 상기 제2 패턴 형성영역(58)의 제2 오버사이징에 의한 제7 영역(70) 및 상기 제3 패턴 형성영역(60)의 제2 오버사이징에 의한 제8 영역(72)이 한정된다. 상기 제6 내지 제8 영역(68, 70, 72)은 상기 제3 내지 제5 영역(62, 64, 66)보다 넓게 확장되어 상기 제3 내지 제5 영역(62, 64, 66)을 포함하도록 한정된다. 상기 제6 내지 제8 영역(68, 70, 72)은 상기 제3 영역 내지 제5 영역(62, 64, 66)에 대해서 각각 제2 간격(d2)을 유지하도록 한정된다. 상기 제2 간격은 실질적으로 후에 형성될 더미패턴 형성영역과 이 영역에 형성되는 더미패턴의 폭에 해당하는 것으로 상기 제2 오버사이징의 정도에 따라 조절할 수 있다.
상기 제2 오버사이징은 상기 제2 간격(d2)이 적어도 상기 칩 영역(40)에 형성되는 도전층 패턴의 최소 폭보다 크게 되도록 실시하는 것이 바람직하다. 이렇게 할 경우 상기 칩 상에 도전층 패턴과 더미패턴을 형성할 때 과도식각에 의한 도전층 패턴의 손상을 방지할 수 있다.
상기 제1 및 제2 오버사이징은 이러한 사실에 맞춰서 그 정도차를 조절하는 것이 바람직하다.
상기 제1 패턴 형성영역들(54, 56)과 상기 제2 패턴 형성영역 및 제3 패턴 형성영역(58, 60)을 상기 제1 및 제2 오버사이징하는 경우 상기 각 확장되는 영역은 상기 더미패턴 형성 경계영역(42)을 벗어날 수 있는데, 이때, 확장영역중 상기 더미패턴 형성 경계영역(42)을 벗어나는 영역을 더미패턴 형성영역에 사용되지 않으므로 상기 제1 및 제2 오버사이징에 의해 한정된 상기 제3 내지 제8 영역(62, 64, 66, 68, 70, 72)은 상기 칩 영역(40)중 상기 더미패턴 형성 경계영역(42)을 벗어나지 않는 영역으로 한정한 영역이다.
도 9는 상기 제1 및 제2 오버사이징에 의해 확정된 상기 제3 내지 제8 영역(62, 64, 66, 68, 70, 72)을 이용한 제1 내지 제3 더미패턴 형성영역들(74, 76, 78)을 한정하는 단계인데, 구체적으로 설명하면, 상기 제1 더미패턴 형성영역(74)은 상기 제1 패턴 형성영역들(54, 56) 전체를 둘러싸는 더미패턴 형성영역으로서 상기 제6 영역(68)에서 상기 제3 영역(62)을 제거한 영역중에서 상기 더미패턴 형성 경계영역(42) 안쪽에 해당하는 영역으로 한정된다.
상기 제2 더미패턴 형성영역(76)은 상기 제2 패턴 형성영역(58)을 둘러싸는 영역으로서 상기 제7 영역(70)에서 상기 제4 영역(64)을 제거한 영역중에서 상기 더미패턴 형성 경계영역(42)의 안쪽에 해당하는 영역으로 한정한다.
또한, 상기 제3 더미패턴 형성영역은 상기 제3 패턴 형성영역(60)을 둘러싸는 영역으로서 상기 제8 영역(72)에서 상기 제5 영역(66)을 제거한 영역중에서 상기 더미패턴 형성 경계영역(42)의 안쪽에 해당하는 영역으로 한정한다.
상기 언급한 바와 같이 상기 제1 내지 제3 더미패턴 형성영역(74, 76, 78)은 상기 제2 두께(d2)에 해당하는 폭을 가지며, 상기 제1 패턴 형성영역들(54, 56)중 외각 영역과 상기 제2 및 제3 패턴 형성영역(58, 60)과 각각 상기 제1 간격에 해당하는 거리를 두고 있다.
도 9에서 상기 제1 내지 제3 더미패턴 형성영역(74, 76, 78)의 상기 더미패턴 형성 경계영역(42)을 벗어나는 영역(80, 82, 84)은 언급한 바와 같이 더미패턴 형성영역으로 사용되지 않는다.
도 10은 칩 영역의 상기 제1 패턴 형성영역들(54, 56), 제2 패턴 및 제3 패턴 형성영역(58, 60)과 상기 제1 내지 제3 더미패턴 형성영역(74, 76, 78)에 해당하는 제1 패턴군(57)과 제2 및 제3 패턴(58a, 60a)과 제1 내지 제3 더미패턴(74a, 76a, 78a)을 형성하는 단계를 나타낸 도면으로서, 구체적으로 설명하면, 도 9에서 상기 칩 영역(40)의 상기 제1 패턴 형성영역들(54, 56), 제2 및 제3 패턴 형성영역(58, 60)과 상기 제1 내지 제3 더미패턴 형성영역(74, 76, 78)과 관련된 데이터를 반도체장치의 제조공정에 사용되는 전자빔(Electron Beam) 발생장치와 같은 마스크 드로잉 장비에 입력시켜 상기 제1 패턴 형성영역들(54, 56), 제2 패턴 및 제3 패턴 형성영역(58, 60)과 상기 제1 내지 제3 더미패턴 형성영역(74, 76, 78)들에 해당하는 패턴을 포함하는 마스크 패턴을 형성한다. 이어서 칩 상에 형성되어 평탄화된 층간절연막(도시하지 않음)의 전면에 도전층(도시하지 않음)을 형성하고 상기 마스크 패턴을 사용하여 상기 도전층상에 상기 마스크 패턴이 전사된 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각마스크로 사용하여 상기 도전층을 패터닝하면, 상기 층간절연막 상에는 상기 제1 패턴 형성영역들(54, 56), 제2 패턴 및 제3 패턴 형성영역(58, 60)과 상기 제1 내지 제3 더미패턴 형성영역(74, 76, 78)에 대응하는 위치에 제1 패턴들(54a, 56a)으로 이루어지는 제1 패턴군(57)과 제2 및 제3 패턴(58a, 60a)이 형성되고 상기 각 패턴들과 상기 제1 간격(d1)을 갖고 제2 간격(d2)에 해당하는 폭을 갖는 제1 내지 제3 더미패턴(74a, 76a, 78a)도 형성된다. 이와 같은 도전층 패턴들과 더미패턴들을 형성하는 과정에서 상기 제1 내지 제3 더미패턴(74a, 76a, 78a)은 각각 상기 제1 패턴군(57)중 인접한 패턴들(54a, 56a)과 상기 제2 및 제3 패턴(58a, 60a)간에는 제1 간격(d1)으로 유지되고 또한, 상기 제1 내지 제3 더미패턴(74a, 76a, 78a) 자체는 상기 제2 간격(d2)에 해당하는 폭으로 형성되므로 상기 제1 패턴들(54a, 56a)이나 상기 제2 및 제3 패턴(58a, 60a)의 손상은 상기 제1 내지 제3 더미패턴들(74a, 76a, 78a)의 손상으로 대체할 수 있다.
또한, 도 10에 도시한 바와 같이 상기 제1 내지 제3 더미패턴(74a, 76a, 78a)은 상기 하부 회로영역(48)과 겹치는 영역이 도전층 패턴들 중 한 개의 도전층패턴과 상기 하부 회로영역(48)이 겹치는 영역에 해당할 정도로 매우 작으므로 하부 회로영역(48)에 형성된 도전층 패턴들과 상기 제1 내지 제3 더미패턴(74a, 76a, 78a)패턴들간에 형성되는 수직적 기생 커패시터의 수를 최소화할 수 있다. 아울러 상기한 바와 같이 상기 제1 간격(d1)을 적절하게 조절하여 상기 제1 내지 제3 더미패턴(74a, 76a, 78a)과 그에 인접한 도전층 패턴사이에 형성되는 수평적 기생 커패시터의 수도 최소화할 수 있다.
지금까지 본 발명의 제1 실시예에 의한 반도체장치의 더미패턴 형성방법을 기술하였는데, 상술한 바와 같이 상기 제1 및 제2 오버사이징을 조절하여 상기 더미패턴의 인접한 도전층 패턴들과의 간격과 더미패턴자체의 폭을 조절함으로써 상기 더미패턴과 도전층 패턴간에 형성되는 기생 커패시터의 최소화와 상기 더미패턴과 하부층에 형성된 패턴간에 기생 커패시터의 형성도 최소화하여 기생 커패시터에 의한 누설전류 발생을 줄일 수 있다. 따라서 반도체장치의 오 동작을 크게 감소시킬 수 있다. 또한, 도전층 패턴과 더미패턴 형성과정에서 과도식각에 의한 도전층 패턴의 손상을 방지할 수도 있고 칩 영역에서 상기 더미패턴 형성 경계영역을 임의로 조절하여 칩 영역에서 원하는 영역에 선별적으로 더미패턴 형성영역을 한정할 수 있으므로 다양한 형태의 더미패턴을 형성할 수도 있다.
상기 제1 실시예에 의한 반도체장치의 더미패턴 형성방법으로 더미패턴을 형성하는 경우 상술한 바와 같은 여러 잇점이 있지만, 도 10에 도시한 바와 같이 상기 제1 더미패턴(74a)과 상기 제2 더미패턴(76a)사이에는 부분적으로 간격이 좁은 부분이 있다. 이와 같이 더미패턴들간에 간격이 좁은 부분이 존재하는 경우 이 부분에 이 물질이 잔류하는 경우가 있어 후속 공정에 영향을 미칠 수 있다.
본 발명의 제2 실시예에 의한 반도체장치의 더미패턴 형성방법은 이와 같이 상기 제1 실시예에 의한 반도체장치의 더미패턴 형성방법에서 더미패턴간의 간격이 좁은 부분을 제거하는 방법이 추가된 더미패턴 형성방법이다.
본 발명의 제2 실시예에 의한 반도체장치의 더미패턴형성 방법을 상세히 설명하기 위해 첨부된 도면을 참조한다. 그리고 필요에 따라 상기 제1 실시예에서 설명된 도 6 내지 도 12도 함께 참조한다. 아울러 본 발명의 제2 실시예에서는 사용하는 부재가 상기 제1 실시예에서 인용된 부재와 동일한 경우에는 그 부재와 관련된 참조번호나 참조부호는 상기 제1 실시예에서 인용한 것을 그대로 인용한다.
참조도면중 먼저, 도 11을 참조하면, 도 11은 본 발명의 제2 실시예에 의한 반도체장치의 더미패턴 형성방법에 의해 형성된 간격이 좁은 부분의 제거된 더미패턴 형성영역을 포함하는 레이아웃도인데, 구체적으로 설명하면, 상기 제1 실시예에 의한 반도체장치의 더미패턴 형성방법에서 기술한 바와 같은 절차를 통해서 상기 칩 영역(40)의 제1 패턴 형성영역들(54, 56), 제2 패턴 형성영역(58) 및 제3 패턴형성영역(60)을 한정한다. 이어서 상기 각 영역들(54, 56, 58, 60)을 각각 순차적으로 제1 및 제2 오버사이징하여 상기 제3 내지 제8 영역(62, 64, 66, 68, 70, 72)을 한정한다. 이때, 상기 제1 및 제2 오버사이징은 제1 실시예와 마찬가지로 상기 제1 및 제2 간격(d1, d2)을 고려하여 적절히 실시한다. 이어서 제1 실시예에 의한 더미패턴 형성방법에서 처럼 상기 제6 내지 제8 영역(68, 70, 72)에서 제3 내지 제5 영역(62, 64, 66)을 각각 제거하면, 상기 제1 패턴군 형성영역(50)과 상기 제2 패턴 형성영역(58) 및 제3 패턴 형성영역(60)과 제1 간격(d1)에 해당하는 거리만큼 이격되는 위치에 상기 제2 간격(d2)에 해당하는 폭을 갖는 제1 내지 제3 더미패턴 형성영역들(74, 76, 78)이 한정된다.
상기 제1 내지 제3 더미패턴 형성영역(74, 76, 78)을 한정한 후 도 9에 도시한 바와 같은 상태에서 상기 제1 내지 제3 더미패턴 형성영역(74, 76, 78)중 간격이 소정간격 이하인 영역(A1, A2)은 합쳐서 하나의 영역으로 한정한다. 이와 같은 영역의 통합은 다음과 같은 방법으로 실시할 수 있다. 즉, 상기 제1 패턴형성영역들(54, 56)을 이루는 각 영역과 상기 제2 및 제3 패턴형성영역(58, 60)의 제1 및 제2 오버사이징할 때와 동일하게 실시하는 데, 이때는 오버사이징하는 대상이 상기 패턴형성영역들이 아니라 상기 제1 내지 제3 더미패턴 형성영역(74, 76, 78)이 된다. 상기 제1 내지 제3 더미패턴 형성영역(74, 76, 78)을 오버사이징하는 경우에도 상기 제1 내지 제3 더미패턴 형성영역들(74, 76, 78)사이의 간격이 소정간격이하인 부분은 통합시키고 그렇지 않은 부분은 그대로 확장시킨다. 이 결과 상기 더미패턴영역들(58, 60)중 간격이 좁은 부분(도 9의 A1, A2)은 서로 통합되어 하나의 더미패턴 형성영역으로 한정되게 된다.
그런데, 상기 제1 내지 제3 더미패턴 형성영역들(74, 76, 78)을 오버사이징한 상태로 두면 그 영역들이 지나치게 커지게 되므로 통합의 목적을 달성한 후에는 상기 오버사이징된 더미패턴 형성영역들을 원래의 크기로 회복시켜야 한다. 이를 위해 상기 오버사이징된 더미패턴 형성영역들을 대상으로 언더사이징(undersizing)을 실시한다. 이렇게 하여 상기 더미패턴 형성영역들(58, 60)은 원래의 크기로 되며, 상기 제1 및 제2 더미패턴 형성영역(74, 76) 사이에 존재하는 간격이 좁은 부분(도 9의 A1, A2)은 제거된다. 결국, 상기 제1 및 제2 더미패턴 형성영역(74, 76)은 상기 간격이 좁은 부분(도 9의 A1, A2)을 통해서 합쳐지므로 상기 제1 내지 제3 더미패턴 형성영역(74, 76, 78)과는 다른 형태의 제4 더미패턴 형성영역(도시하지 않음)이 상기 칩 영역(40)에 한정된다.
도 11에서 상기 칩 영역(40)의 제1 영역(도 6의 44)에 대응하는 영역에는 상기 제1 실시예에서는 분리되었던 상기 제1 및 제2 더미패턴 형성영역(도 9의 74, 76)이 간격이 좁은 부분(도 9의 A1, A2)을 통해서 한정되는 상기 제4 더미패턴 형성영역(86)을 볼 수 있다. 상기 제3 더미패턴 형성영역(78)은 도시된 바와 같이 상기 제1 및 제2 더미패턴 형성영역(76, 78)으로부터 다소멀리 이격되어 있으므로 상기 오버사이징 및 언더사이징에 영향을 받지 않는다.
제1 실시예에 의한 반도체장치의 더미패턴 형성방법에서와 마찬가지로 상기 제4 더미패턴 형성영역(86)은 상기 더미패턴 형성 경계영역(42)의 안쪽에 속하는 영역에 해당한다. 따라서 도 11에서 상기 더미패턴 형성 경계영역(42)을 벗어나는 영역(88)은 더미패턴 형성영역으로 사용하지 않는다.
계속해서 상기 제1 패턴 형성영역들(54, 56), 제2 및 제3 패턴 형성영역(58, 60)과 상기 제3 및 제4 더미패턴 형성영역(78, 86)에 해당하는 패턴을 포함하는 마스크 패턴의 형성과 이를 이용하여 도 12에 도시한 바와 같은 칩 상(40)에 제1 패턴군(57)과 상기 제2 패턴(58a) 및 제3 패턴(60a)과 제3 및 제4 더미패턴(78a, 86a)의 형성은 그 과정이 상기 제1 실시예와 동일한 절차를 따라서 진행하면 되므로 구체적인 설명은 생략한다.
본 발명의 제2 실시예에 의한 반도체장치의 더미패턴 형성방법에서는 형성된 제1 내지 제3 더미패턴(74, 76, 78)을 대상으로 오버사이징과 언더사이징을 순차적으로 실시함으로써 상기 제1 내지 제3 더미패턴들(74, 76, 78) 사이에서 간격이 좁은 부분을 제거할 수 있다. 따라서 상기 제1 실시예를 통해서 기술된 바와 같은 효과외에도 본 발명의 제2 실시예에서는 더미패턴간에 이물질이 잔류하는 것을 방지할 수 있는 효과를 더 제공한다. 따라서 후속공정에 평탄화된 깨끗한 결과면을 제공할 수 있다.
다음에는 본 발명의 제3 실시예에 의한 반도체장치의 더미패턴 형성방법에 관해 설명한다. 이를 위해 도 13을 참조하고 필요에 따라 상기 제1 및 제2 실시예에서 설명된 도 6 내지 도 12도 참조한다. 아울러 본 발명의 제3 실시예에서는 사용하는 부재가 상기 제1 및 제2 실시예에서 인용된 부재와 동일한 경우에는 그 부재와 관련된 참조번호나 참조부호는 상기 제1 및 제2 실시예에서 인용한 것을 그대로 인용한다. 이러한 사실은 이후 계속될 본 발명의 제4 및 제5 실시예에 의한 반도체장치의 더미패턴 형성방법의 상세한 설명에도 그대로 적용한다.
본 발명의 제3 실시예에 의한 반도체장치의 더미패턴 형성방법은 상기 제1 및 제2 실시예에 의한 더미패턴 형성방법과 동일한 절차를 밝아서 더미패턴을 형성하는 방법인데, 제3 실시예에 의한 더미패턴 형성방법에서는 도 13에 그 결과를 도시한 바와 같이 상기 제1 및 제2 실시예에 의한 더미패턴 형성방법에 의해 형성되는 더미패턴들과는 다른 형태의 더미패턴을 형성한다. 구체적으로 설명하면, 본 발명의 제3 실시예에 의한 반도체장치의 더미패턴 형성방법은 상기 제1 및 제2 실시예에 의한 더미패턴 형성방법에 따라 형성되는 제1 내지 제4 더미패턴들(도 10의 74a, 76a, 78a 및 도 12의 86a)은 각각 적어도 한 개의 도전층 패턴을 감싸는 더미패턴인데 비해, 본 발명의 제3 실시예에 의한 더미패턴 형성방법에 따라 형성하는 상기 제1 패턴군(57)을 소정간격을 두고 둘러싸는 제5 더미패턴(90)과 상기 제2 패턴(58a)을 소정간격을 두고 둘러싸는 제6 더미패턴(92) 및 상기 제3 패턴(60a)을 소정간격을 두고 둘러싸는 제7 더미패턴(94)은 각각 복수개의 소 더미패턴들로 형성한다. 따라서 한 개의 도전층 패턴에 대해 적어도 복수개의 더미패턴들이 대응된다.
곧, 제3 실시예에 의한 더미패턴 형성방법은 상기 제1 및 제2 실시예에 의한 더미패턴 형성방법에 따라 형성한 상기 제1 내지 제4 더미패턴들(도 10의 74a, 76a, 78a 및 도 12의 86a)을 각각 소정의 크기와 간격으로 분할하여 더미패턴을 형성하는 방법이다. 따라서 본 발명의 제3 실시예에 의한 더미패턴 형성방법은 상기 제1 및 제2 실시예에 따라 다르게 진행할 수 있으며, 다음과 같이 두가지 형태로 실시할 수 있다.
첫 째, 상기 제1 실시예에 의한 반도체장치의 더미패턴 형성방법에 따라 상기 제1 내지 제3 더미패턴(도 10의 74a, 76a, 78a)을 형성한 다음 상기 제1 내지 제3 더미패턴들(도 10의 74a, 76a, 78a)을 각각 서로 소정의 간격을 갖는 소 더미패턴들로 분할하는 방법이다. 도 13에 도시한 상기 제5 내지 제7 더미패턴들(90, 2, 94)은 이 방법에 따라 형성한 더미패턴들이다.
둘 째, 상기 제2 실시예에 의한 반도체장치의 더미패턴 형성방법에 따라 상기 제1 실시예에 의한 더미패턴 형성방법에 따라 형성된 상기 제1 및 제2 더미패턴(도 10의 74a, 76a)을 통합하여 상기 제4 더미패턴(도 12의 86a)을 형성한 다음 상기 제3 및 제4 더미패턴들(78a, 86a) 각각 서로 소정의 간격을 갖는 복수개의 소 더미패턴들로 분할하는 방법이다.
상기 제1 내지 제4 더미패턴들(도 10의 74a, 76a, 78a 및 도 12의 86a)의 분할은 실제 상기 제1 및 제2 실시예에 의한 반도체장치의 더미패턴 형성방법에서 알 수 있듯이 상기 제1 내지 제4 더미패턴들(도 10의 74a, 76a, 78a 및 도 12의 86a)을 형성한 다음 실시하는 것이 아니라 상기 제1 내지 제4 더미패턴 형성영역들(도 9의 74, 76, 78 및 도 11의 86)을 칩 영역(40)에 한정한 후에 실시한다.
구체적으로 도 9에 도시된 바와 같이 상기 칩 영역(40)의 제1 및 제2 영역(도 6의 44, 46)에 대응하는 영역에 한정된 상기 제1 패턴군 형성영역(50)과 제2 패턴군 형성영역(52)을 한정하고 상기 제1 패턴군 형성영역(50)과 제2 패턴군 형성영역(52)을 각각 제1 패턴 형성영역들(54, 56)과 제2 패턴 형성영역(58)으로 한정하며, 상기 제2 영역(46)은 제3 패턴 형성영역(60)으로 한정한다. 이어서 상기 제1 실시예에 의한 반도체장치의 더미패턴 형성방법에서 기술한 바와 같이 상기 각 영역을 각각 순차적으로 제1 및 제2 오버사이징 하여 상기 제3 내지 제8 영역들(도 8의 62, 64, 66, 68, 70, 72)을 한정하고 상기 제2 오버사이징영역에서 상기 제1 오버사이징영역을 제거하여 상기 더미패턴 형성 경계영역(42) 안쪽영역으로 한정되는 상기 제1 내지 제3 더미패턴 형성영역들(도 9의 74, 76, 78)을 한정한다. 이때, 상기 제1 내지 제3 더미패턴 형성영역들(74, 76, 78)의 인접한 패턴 형성영역들과의 간격과 상기 더미패턴 형성영역들(74, 76, 78)의 폭은 각각 상기 제1 실시예의 제1 및 제2 간격(d1, d2)d2)을 따르도록 한다. 이어서 캐드 툴(CAD tool)을 사용하여 상기 제1 내지 제3 더미패턴 형성영역들(74, 76, 78)을 각각 소정 간격 이격된 복수개의 소 더미패턴 형성영역들로 분할한다. 이 결과 상기 제1 더미패턴 형성영역(74)을 복수개의 소 더미패턴들로 분할한 제5 더미패턴 형성영역(도시하지 않음)과 상기 제2 더미패턴 형성영역(76)을 복수개의 소 더미패턴들로 분할한 제6 더미패턴 형성영역(도시하지 않음) 및 상기 제3 더미패턴 형성영역(78)을 복수개의 소 더미패턴들로 분할한 제7 더미패턴 형성영역(도시하지 않음)이 한정된다. 이후 상기 제1 실시예에 의한 더미패턴 형성방법과 동일한 절차를 따르면, 도 13에 도시한 바와 같이 칩 영역(40)의 상기 제1 패턴 형성영역들(54, 56)과 제2 및 제3 패턴 형성영역(58, 60) 및 상기 제5 내지 제7 더미패턴 형성영역에 해당하는 영역에 각각 상기 제1 패턴군(57)을 이루는 제1 패턴들(54a, 56a)과 상기 제2 패턴 및 제3 패턴(58a, 60a)이 형성됨과 아울러 상기 제1 패턴군(57)과 상기 제2 및 제3 패턴(58a, 60a)의 각 둘레에는 상기 각 패턴들과 제1 간격(d1)을 갖는 상기 제5 내지 제7 더미패턴들(90, 92, 94)이 형성된다. 상기 제5 내지 제7 더미패턴들(90, 92, 94)을 이루는 복수개의 소 더미패턴들은 각각 상기 제2 간격(d2)에 해당하는 폭을 갖는다.
도면으로 도시하지는 않았지만, 상기 제2 실시예에 따라 더미패턴을 형성하는 경우에는 본 발명의 제3 실시예에 의한 반도체장치의 더미패턴 형성방법은 상기 제1 실시예에 의한 반도체장치의 더미패턴 형성방법에 따라 상기 제1 내지 제3 더미패턴 형성영역들(74, 76, 78)을 형성한 후 상기 제1 내지 제3 더미패턴 형성영역들(74, 76, 78)을 오버사이징한 후 다시 언더사이징하여 상기 제1 내지 제3 더미패턴 형성영역들(74, 76, 78)중 더미패턴 형성영역간의 간격이 좁은 부분(A1,A2)을 통합하여 도 11에 도시한 바와 같이 제3 및 제4 더미패턴 형성영역(78, 86)을 한정한다. 이어서 상기 캐드 툴을 사용하여 상기 제3 및 제4 더미패턴 형성영역(78, 86)을 각각 소정의 간격을 갖는 복수개의 소 더미패턴 형성영역들로 분할한다. 이 결과 상기 제3 더미패턴 형성영역(78)을 복수개의 소 더미패턴들로 분할한 제7 더미패턴 형성영역(도시하지 않음)과 상기 제4 더미패턴 형성영역(86)을 복수개의 소 더미패턴들로 분할한 제8 더미패턴 형성영역(도시하지 않음)이 한정된다. 이후, 상기 칩 영역(40)의 상기 제1 패턴 형성영역들(54, 56), 제2 및 제3 패턴형성영역(58, 60)과 상기 제7 더미패턴 형성영역 및 상기 제8 더미패턴 형성영역에 대응하는 영역에 상기 제1 패턴군(57)을 이루는 제1 패턴들(54a, 56a)과 상기 제2 및 제3 패턴(58a, 60a) 및 상기 제7 더미패턴(94)과 제8 더미패턴을 형성하는 절차는 상기 제1 실시예에 의한 더미패턴 형성방법과 동일한 절차로 실시한다.
상기한 바와 같이 본 발명의 제3 실시예에 의한 반도체장치의 더미패턴 형성방법은 상기 제1 및 제2 실시예에 의한 반도체장치의 더미패턴 형성방법에 따라 형성한 더미패턴들을 복수개의 소 더미패턴들로 분할하는 더미패턴 형성방법이다. 이에 따라 도 13을 참조하면, 자명해지는 바와 같이 하부 회로영역(48)과 상기 제5 내지 제7 더미패턴들(90, 92, 94)이 겹치는 영역이 줄어든다. 따라서 상기 제5 내지 제7 더미패턴들(90, 92, 94)과 상기 하부 회로영역(48)에 형성되어 있는 도전층 패턴들간에 형성되는 기생 커패시터의 수는 상기 제1 및 제2 실시예에 의한 반도체장치의 더미패턴 형성방법에서 형성될 수 있는 기생 커패시터의 수 보다 작다. 그러므로 반도체장치의 오 동작 가능성은 더욱 작아진다.
한편, 본 발명의 제3 실시예에 의한 반도체장치의 더미패턴 형성방법에 따라 형성되는 제5 내지 제7 더미패턴들(90, 92, 94)은 도 13에서 볼 수 있는 바와 같이 소 더미패턴들로 분할된 형태이므로 상기 제1 및 제2 실시예에 의한 반도체장치의 더미패턴 형성방법에 따라 형성되는 더미패턴을 형성할 때 보다 과도식각에 의한 상기 제1 내지 제3 패턴(54a, 56a, 58a, 60a)이 손상될 수 있는데, 이것은 상기 제1 간격(d1)을 적절히 조절함과 아울러 상기 제5 내지 제7 더미패턴들(90, 92, 94)을 이루는 상기 소 더미패턴들간의 간격과 소 더미패턴들의 폭을 조절함으로써 방지할 수 있다.
다음에는 본 발명의 제4 실시예에 의한 반도체장치의 더미패턴 형성방법을 설명한다. 본 발명의 제4 실시예에 의한 더미패턴 형성방법은 상기 제1 내지 제3 실시예에 의한 더미패턴 형성방법에서 과도식각에 대한 상기 제1 내지 제3 패턴(54a, 56a, 58a, 60a)의 보호를 더욱 강화하는 방법인데, 이러한 사실을 도 15를 참조하면, 쉽게 알 수 있다.
구체적으로 설명하면, 칩 영역(40)에 상기 제1 실시예에 의한 반도체장치의 더미패턴 형성방법에 따라 제1 내지 제3 더미패턴들(74a, 76a, 78a)을 형성하는 경우 하부 회로영역(48)에 형성되어 있는 도전층 패턴들과 상기 제1 내지 제3 더미패턴들(74a, 76a, 78a)간에 기생 커패시터의 형성은 최소화할 수 있으나, 상기 제1 패턴군(57)이나 제2 및 제3 패턴(76a, 78a) 및 상기 제1 내지 제3 더미패턴들(74a, 76a, 78a)을 패터닝하는 과정에서 상기 제1 패턴군(57)이나 제2 및 제3 패턴(76a, 78a)의 손상 가능성을 완전히 배제하기는 어려운 경우가 있다. 따라서 상기 제4 실시예에 의한 더미패턴 형성방법은 이와 같은 경우에 대한 대응방안을 제시하는 것으로서 상기 제1 내지 제3 더미패턴들(74a, 76a, 78a)중 과도식각에 대해 취약한 쪽에 추가로 더미패턴을 형성하는 방법이다.
예를 들어, 도 15를 참조하면, 상기 제1 패턴군(57)과 상기 제3 패턴(60a)의 상기 더미패턴 형성 경계영역(42) 안쪽에 형성되어 있는 부분은 각각 상기 제1 더미패턴(74a)과 제3 더미패턴(78a)과 제1 간격(d1)만큼 거리를 두고 둘러싸여 있다. 그리고 상기 제1 패턴군(57)과 소정의 거리에 형성되어 있는 상기 제2 패턴(58a)은 역시 제1 간격(d1)만큼 거리를 두고 상기 제2 더미패턴(76a)에 의해 둘러싸여 있다. 따라서 상기 제1 패턴군(57)과 상기 제2 패턴(58a) 사이의 칩 영역상에는 상기 제1 및 제2 더미패턴(74a, 76a)이 함께 형성되어 있다. 따라서 상기 제1 패턴군(57)과 제2 패턴(58a)이 인접되어 있는 칩 영역은 과도식각에 대해 다른 영역에 비해 안전하다고 할 수 있다.
한편, 상기 칩 영역(40)의 상기 제1 패턴군(57)과 상기 제3 패턴(60a)사이에도 상기 제1 더미패턴(74a)과 상기 제3 더미패턴(78a)이 함께 형성되어 있지만, 상기 제1 패턴군(57)과 상기 제3 패턴(60a)사이의 간격은 상기 제1 패턴군(57)과 상기 제2 패턴(58a)사이의 간격에 비해 훨씬 넓다. 따라서 상기 제1 및 제3 더미패턴(74a, 78a)이 함께 형성되어 있는 효과는 나타나지 않는다. 다시 말하면, 상기 제1 패턴군(57)을 이루는 상기 제1 패턴들(54a, 56a)중 칩 중심에 가깝게 형성된 패턴과 제3 패턴(60a)은 다른 패턴에 비해 과도식각에 대해 작지만 손상될가능성이 존재한다. 이에 따라 상기 제1 패턴군(57)의 칩 중심쪽과 상기 제3 패턴(60a)의 칩 중심쪽 및 칩 바깥쪽에 각각 제9 및 제10 더미패턴(116, 118)을 형성한다. 상기 제9 및 제10 더미패턴(116, 118)은 각각 그에 인접한 상기 제1 더미패턴(74a) 및 제3 더미패턴(78a) 제3 간격(d3)에 해당하는 거리 만큼 이격되도록 형성함과 아울러 상기 제9 및 제10 더미패턴(116, 118) 자체는 제4 간격(d4)에 해당하는 폭을 갖도록 형성한다. 물론 상기 제1 및 제2 간격(d1, d2)과 마찬가지로 상기 제3 및 제4 간격(d3, d4)은 조절이 가능하다.
상기 제9 및 제10 더미패턴(116, 118)은 상기 제1 내지 제7 더미패턴들(도 10의 74a, 76a, 78a 및 도 12의 86a, 도 13의 90, 92, 94)을 형성하는 방법과 동일한 절차를 통해서 형성할 수 있다. 구체적으로는 먼저, 상기 칩 영역(40)에 상기 제9 및 제10 더미패턴(116, 118)을 형성할 영역을 한정하는 데, 도 14를 참조하면, 상기 제1 실시예에 의한 반도체장치의 더미패턴 형성방법처럼 칩 영역(40)에 제1 및 제2 영역(44, 46)을 한정하고 상기 제1 영역(44)에는 제1 실시예에서 언급한 바와 같이 제1 패턴군 형성영역(50) 및 제2 패턴군 형성영역(52)을 한정한다. 이어서 상기 제1 패턴군 형성영역(50)을 이루는 제1 패턴 형성영역들(54, 56)과 제2 및 제3 패턴 형성영역(58, 60)에 대해서 각각 제1 및 제2 오버사이징을 실시하여 상기 제3 내지 제8 영역(62, 64, 66, 68, 70, 72)을 한정한다. 계속해서 본 발명의 제4 실시예에 의한 더미패턴 형성방법의 핵심인 상기 제1 패턴 형성영역들(54, 56)과 상기 제2 패턴 및 제3 패턴 형성영역(58, 60)을 각각 순차적으로 제3 및 제4 오버사이징한다. 상기 제3 및 제4 오버사이징은 단순히 상기 제1 및 제2 오버사이징을 한번 더 반복하는 것이다. 하지만, 상기 제3 및 제4 오버사이징은 각각 상기 제1 및 제2 오버사이징보다 상기 제1 패턴 형성영역들(54, 56)과 상기 제2 및 제3 패턴 형성영역들(58, 60)을 더 확장시킨다. 곧, 상기 제1 오버사이징에서 제4 오버사이징으로 갈수록 상기 제1 패턴 형성영역들(54, 56)과 상기 제2 및 제3 패턴 형성영역들(58, 60)은 더욱 확장된다.
상기 제3 오버사이징에 의해 상기 칩 영역(40)에는 상기 제1 패턴 형성영역들(54, 56)의 상기 제3 오버사이징 결과인 제9 영역(96)과 상기 제2 패턴 형성영역(58)의 제3 오버사이징 결과인 제10 영역(98) 및 상기 제3 패턴 형성영역(60)의 상기 제3 오버사이징 결과인 제11 영역(100)이 한정되는 데, 상기 제9 내지 제11 영역(96, 98, 100)은 각각 상기 제2 오버사이징 결과인 상기 제6 내지 제8 영역(53, 54, 55)보다 제3 간격(d3)에 해당하는 거리 만큼 더 확장되도록 한정한다.
마찬가지로 상기 제4 오버사이징에 의해 상기 칩 영역(40)에는 상기 제1 패턴 형성영역들(54, 56)의 상기 제4 오버사이징 결과인 제12 영역(102)과 상기 제2 패턴 형성영역(58)의 제4 오버사이징 결과인 제13 영역(104) 및 상기 제3 패턴 형성영역(60)의 상기 제4 오버사이징 결과인 제14 영역(106)이 한정되는 데, 상기 제 12 내지 제14 영역(102, 104, 106)은 각각 상기 제9 내지 제11 영역(96, 98, 100)보다 제4 간격(d4)에 해당하는 거리 만큼 더 확장되도록 한정한다.
계속해서 상기 제1 실시예에 의한 반도체장치의 더미패턴 형성방법에서 상기 제2 오버사이징에 의해 한정되는 영역들(68, 70, 72)에서 상기 제1 오버사이징에 의해 한정되는 영역들(62, 64, 66)을 각각 제거하여 상기 칩 영역(40)에 제1 내지 제3 더미패턴 형성영역들(도 9의 74, 76, 78)이 한정되고 상기 제1 내지 제3 더미패턴 형성영역들(74, 76, 78)의 폭이 결정되어 결국, 상기 제1 내지 제3 더미패턴들(74a, 76a, 78a)의 폭이 결정되는 것 처럼, 상기 제4 오버사이징에 의해 한정되는 상기 제12 내지 제14 영역들(102, 104, 106)로부터 상기 제3 오버사이징에 의해 한정되는 상기 제9 내지 제11 영역들(96, 98, 100)을 각각 제거하면 상기 칩 영역(40)내에는 소정의 영역이 한정되는 데, 이 영역들 중 상기 더미패턴 형성 경계영역(42) 안쪽에 한정되는 영역을 취하고 상기 더미패턴 형성 경계영역(42)을 벗어나는 영역들(108, 110, 112, 114)을 버리면, 상기 칩 영역(40)에는 제9 및 제10 더미패턴 형성영역(도시하지 않음)이 한정된다. 이렇게 하면, 상기 제9 및 제10 더미패턴 형성영역의 두께도 결정되어 이후에 형성될 제9 및 제10 더미패턴의 두께 뿐만 아니라 상기 제1 내지 제3 더미패턴(74a, 76a, 78a)과의 간격도 결정된다. 따라서 상기 제3 및 제4 오버사이징정도를 조절하여 상기 제3 및 제4 간격(d3, d4)를 조절하여 상기 제9 및 제10 더미패턴 형성영역의 폭과 상기 제1 내지 제3 더미패턴 형성영역(74, 76, 78)과의 간격도 조절할 수 있다.
상기 제3 및 제4 오버사이징 정도의 차이는 상기 본 발명의 제1 실시예에 의한 반도체장치의 더미패턴 형성방법에서 상기 제1 및 제2 오버사이징 정도의 차이를 결정하는 기준에 따른다.
결국, 상기 제9 및 제10 더미패턴 형성영역은 상기 제1 더미패턴 형성영역(도 9의 74)의 상기 칩 중심쪽과 상기 제3 더미패턴 형성영역(도 9의 78)의 양 쪽 칩 영역에만 한정되는데, 이는 상기 제1 패턴군 형성영역(50)과 상기 제3 패턴 형성영역(60)이 상기 제1 패턴군 형성영역(50)을 이루는 제1 패턴 형성영역들(54, 56)간의 거리에 비에 충분히 멀리 이격되어 상기 제3 및 제4 오버사이징에 따른 확장되는 각 영역이 겹치지 않기 때문이다.
반면, 상기 제2 패턴 형성영역(58)과 상기 제1 패턴군 형성영역(50)은 상기 제3 패턴 형성영역(60)에 비해 가까우므로 상기 제3 및 제4 오버사이징에 의한 각 영역의 확장정도는 상기 제2 패턴 형성영역(58)과 상기 제1 패턴군 형성영역(50)사이의 거리의 2배 이상이 되므로 결국, 한 영역으로 합쳐지는 데 이 영역이 칩 영역(40)에서 상기 더미패턴 형성 경계영역(42)을 벗어나기 때문에 상기 제9 및 제10 더미패턴 형성영역이 한정에는 기여하지 못한다.
상기 칩 영역(40)에 상기 제9 및 제10 더미패턴 형성영역을 한정한 다음에는 상기 본 발명의 제1 실시예에 의한 반도체장치의 더미패턴 형성방법에서 기술한 바와 같은 절차를 밟으면, 상기 칩 영역(40)에는 도 15에 도시한 바와 같이 제1 패턴군(57), 제2 및 제3 패턴(58a, 60a) 및 제1 내지 제3 더미패턴(74a, 76a, 78a)이 형성되고, 아울러 상기 제9 및 제10 더미패턴 형성영역에 대응하는 영역에는 제9 및 제10 더미패턴들(116, 118)이 형성된다. 상기 제9 및 제10 더미패턴(116, 118)은 각각 상기 제3 간격(d3) 만큼 상기 제1 내지 제3 더미패턴(74a, 76a, 78a)과 이격되도록 형성된다.
이와 같이 본 발명의 제4 실시예에 의한 반도체장치의 더미패턴 형성방법은 칩 영역(40) 상에 형성되는 도전층 패턴의 과도식각에 대해 취약한 일측에 2중으로 더미패턴을 형성함으로써 상기 도전층 패턴의 과도식각에 대해 취약한 부분을 강화시킬 수 있다. 더불어, 상기 제9 및 제10 더미패턴 형성영역을 한정하는 과정에서 상기 더미패턴 형성 경계영역(42)을 조정하면, 상기 도전층 패턴의 과도식각에 대한 취약한 부분이 국소적이라 하더라도 이 부분에만 선별적으로 더미패턴을 2중으로 형성할 수 있다. 따라서 칩의 불필요한 영역에 더미패턴을 형성함에 따른 하부층 또는 인접한 도전층 패턴과의 기생 커패시터 형성부담을 경감시킬 수 있다. 또한, 상기 제4 실시예에서는 상기 제3 및 제4 오버사이징을 조절하여 상기 제9 및 제10 더미패턴(116, 118)중 어느 한 더미패턴, 예컨데, 제9 더미패턴(116)만을 형성할 수도 있다.
다음에는 본 발명의 제5 실시예에 의한 반도제장치의 더미패턴 형성방법을 도 16을 참조하여 상세하게 설명한다. 제5 실시예에 의한 더미패턴 형성방법은 상기 제1 내지 제4 실시예들의 조합한 실시예의 하나로서 칩 영역에 형성되는 더미패턴들 중 일부는 제1 또는 제2 실시예를 따라서 형성하고 일부는 제3 또는 제4 실시예를 따라서 형성한다. 구체적으로 도 16을 참조하면, 칩 영역(40)의 제1 패턴군( 57)과 제2 및 제3 패턴(58a, 60a)에 각각 대응하는 상기 제1 내지 제3 더미패턴(74a, 76a, 78a)은 상기 제1 실시예에 의한 더미패턴 형성방법에 따라 형성하고 상기 제1 패턴군(50)의 칩 중심영역과 상기 제3 패턴(60a)을 과도식각에 대해 강화시키기 위해 상기 제1 더미패턴(74a)과 제3 더미패턴(78a)으로부터 소정간격 이격된 위치에는 상기 제3 및 제4 실시예에 의한 반도체장치의 더미패턴 형성방법에 따라 제11 및 제12 더미패턴(120, 122)을 형성하는 데, 이때, 상기 제11 및 제12 더미패턴(120, 122)의 상기 칩 영역(40)에서의 위치선정은 상기 제4 실시예에 의한 반도체장치의 더미패턴 형성방법을 따르고 그 형태는 상기 제3 실시예에 의한 반도체장치의 더미패턴 형성방법을 따른다. 즉, 상기 제11 및 제12 더미패턴(120, 122)을 형성하는 것은 상기 제9 및 제10 더미패턴(116, 118)의 위치에 복수개의 분할된 소 더미패턴들을 형성하는 것과 같다.
상기 제1 내지 제3 더미패턴(74a, 76a, 78a)과 함께 상기 제11 및 제12 더미패턴(120, 122)을 형성하는 방법은 각각 상기 제1 실시예에 의한 반도체장치의 더미패턴 형성방법과 상기 제3 및 제4 실시예에 의한 반도체장치의 더미패턴 형성방법에서 상세하게 설명하였으므로 생략한다.
본 발명에 의한 반도체장치의 더미패턴 형성방법은 상기 제1 내지 제5 실시예외에도 다른 실시예가 더 있을 수 있다. 예를 들면, 상기 제3 및 제4 실시예에 의한 반도체장치의 더미패턴 형성방법을 조합한 실시예가 있을 수 있는 데, 곧 상기 도 15에 도시된 바와 같이 상기 제1 내지 제3 더미패턴들(74a, 76a, 78a)과 상기 제9 및 제10 더미패턴들(116, 118)로 이루어진 더미패턴군중 적어도 선택된 어느 하나의 더미패턴을 복수개의 소 더미패턴으로 분할하는 방법이다.
이 방법에 의하면, 상기 제1 및 제2 더미패턴(74a, 76a)을 모두 각각 복수개의 소 더미패턴으로 분할하여 형성하고 상기 제3 더미패턴(78a)은 그대로 형성하는 더미패턴 형성방법이 있을 수 있다. 이 상태에서 상기 제2 실시예를 적용하면, 상기 분할된 제1 및 제 더미패턴(74a, 76a)중 간격이 소정간격이하인 부분을 통합하여 더미패턴간에 이물질이 잔류되는 것을 방지할 수 있다.
또한, 이 방법에 의하면, 상기 제3 및 제4 실시예가 조합된 반도체장치의 더미패턴 형성방법이 있을 수 있다. 예를 들면, 칩 영역(40)에 더미패턴 형성영역을 한정하는 단계에서 상기 제1 실시예에 의한 반도체장치의 더미패턴 형성방법에 따라 상기 칩 영역(40)에 상기 제1 내지 제3 더미패턴 형성영역(74, 76, 78)을 한정하고 이어서 상기 제4 실시예에 의한 반도체장치의 더미패턴 형성방법에 따라 상기 제1 더미패턴 형성영역(74)의 칩 중심쪽과 상기 제3 더미패턴 형성영역(78)의 칩 중심과 칩 바깥쪽 영역에 상기 제9 및 제10 더미패턴 형성영역을 한정한다. 이어서 상기 제9 및 제10 더미패턴 형성영역은 그대로 둔채, 상기 제3 실시예에 의한 반도체장치의 더미패턴 형성방법에 따라 상기 캐드 툴을 사용하여 상기 제1 및 제2 더미패턴 형성영역(74, 76)이나 상기 제3 패턴 형성영역(78) 또는 상기 제1 내지 제3 더미패턴 형성영역들(74, 76, 78)전부를 복수개의 소 더미패턴 형성영역으로 분할한다. 이후, 이들 영역들을 상기 제1 실시예에 의한 반도체장치의 더미패턴 형성방법에서 기술된 바에 따라 칩 영역상에 전사시키면, 칩 상에는 상기 제9 및 제10 더미패턴(116, 118)과 함께 상기 제1, 제2 및 제3 더미패턴(74a, 76a, 78a)중 적어도 어느 한 더미패턴이 복수개의 소 더미패턴들로 분할된 형태의 더미패턴이 형성된다.
본 발명에 의한 더미패턴 형성방법의 또 다른 실시예에서는 상기 제1 내지 제3 더미패턴(74a, 76a, 78a)과 상기 제9 및 제10 더미패턴(116, 118)을 함께 형성하되, 상기 제1 및 제2 더미패턴(74a, 76a)과 상기 제9 더미패턴(116)은 분할하지 않은 형태로 형성하고 상기 제3 더미패턴(78a)과 상기 제10 더미패턴(118)은 복수개의 분할된 소 더미패턴들로 형성한다. 이 실시예에서도 상기 제2 실시예에 의한 반도체장치의 더미패턴 형성방법이 적용되어 더미패턴들중 간격이 소정간격 이하인 부분에서는 서로 통합된 더미패턴을 형성할 수 있다.
이와 같이 본 발명에 의한 더미패턴 형성방법은 상기 제1 내지 제4 실시예에 의한 더미패턴 형성방법을 서로 조합함에 따라 다양한 형태로 더미패턴을 형성할 수 있다.
이상으로, 본 발명에 의한 더미패턴 형성방법은 상기 실시예들을 통해서 기술된 바와 같이 더미패턴을 형성하는데 있어서, 칩 영역내의 도전층 패턴이 형성되지 않은 영역중 일부영역에만 더미패턴을 형성한다. 특히, 상기 더미패턴을 형성하기 위해 칩 상에 더미패턴 형성영역을 한정하는 과정에서 상기 도전층 패턴의 오버사이징 정도를 조절하여 상기 더미패턴의 폭과 더미패턴과 상기 도전층패턴간의 이격 거리등을 조절할 수 있고 상기 도전층 패턴의 오버사이징과 언더사이징을 적절히 하여 필요에 따라 상기 더미패턴들의 간격이 지나치게 좁은 부분에서는 더미패턴을 통합하는 등 원하는 영역에 선별적으로 더미패턴을 형성할 수 있다.
이에 따라 하부층과 더미패턴간의 기생 커패시터의 형성을 최소화할 수 있어 누설전류의 발생을 줄일 수 있으므로 반도체장치의 오동작율을 낮출 수 있으면서도 상기 도전층 패턴들의 과도식각에 의한 손상을 상기 더미패턴이 손상되는 정도로 줄일 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (39)

  1. (a) 칩에 대응하는 영역에 소정의 더미패턴 형성경계영역을 한정하는 단계;
    (b) 상기 더미패턴 형성경계영역 상에 소정의 크기로 제1 영역을 한정하고 아울러 상기 제1 영역으로부터 소정의 거리 만큼 이격된 소정의 영역에 제2 영역을 한정하는 단계;
    (c) 상기 제1 영역에는 제1 패턴군 형성영역과 함께 상기 제1 패턴군 형성영역으로부터 소정거리 이격된 소정의 영역에 제2 패턴 형성영역을 한정하고 상기 제1 패턴군 형성영역을 구성하는 제1 패턴 형성영역들간의 간격 및 상기 제1 패턴군 형성영역과 상기 제2 패턴 형성영역 사이의 간격에 비해 상기 제1 패턴군 형성영역으로부터 상대적으로 멀리 이격되어 있는 상기 제2 영역의 소정의 영역에 제3 패턴 형성영역을 한정하는 단계;
    (d) 상기 제1 패턴군 형성영역, 상기 제2 패턴 형성영역 및 상기 제3 패턴 형성영역 둘레의 각각에 상기 각 영역들로부터 제1 간격만큼 이격되는 거리에 제2 간격에 해당하는 폭을 갖는 제1, 제2 및 제3 더미패턴 형성영역을 한정하는 단계;
    (e) 상기 제1 패턴형성영역들과 상기 제2 패턴 및 제3 패턴 형성영역 및 상기 제1 내지 제3 더미패턴 형성영역들에 대응하는 패턴을 포함하는 마스크 패턴을 형성하는 단계;
    (f) 상기 칩 상에 도전층을 형성하는 단계; 및
    (g) 상기 마스크 패턴을 이용, 상기 도전층을 패터닝하여 상기 칩 상에 상기 제1 내지 제3 패턴 형성영역에 대응하는 제1 내지 제3 도전층 패턴 및 상기 제1 내지 제3 더미패턴 형성영역에 대응하는 제1 내지 제3 더미패턴을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  2. 제1항에 있어서, 상기 (d)단계는
    (d1) 상기 칩 영역에 상기 제1 패턴 형성영역들, 상기 제2 패턴 형성영역 및 상기 제3 패턴 형성영역보다 각각 상기 제1 간격 만큼 확장되어 상기 제1 패턴군 형성영역, 상기 제2 패턴 형성영역 및 상기 제3 패턴 형성영역을 각각 포함하는 제3 내지 제5 영역을 한정하는 단계;
    (d2) 상기 칩 영역에 상기 제3 내지 제5 영역을 포함하고 상기 제3 내지 제5 영역보다 각각 상기 제2 간격 만큼 확장된 제6 내지 제8 영역을 한정하는 단계; 및
    (d3) 상기 제6 내지 제8 영역으로부터 상기 제3 내지 제5 영역을 각각 제거하여 상기 제1 내지 제3 더미패턴 형성영역을 한정하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  3. 제2항에 있어서, 상기 (d3)단계에서 상기 제1 내지 제3 더미패턴 형성영역은 상기 더미패턴 형성 경계영역 안쪽영역으로 한정하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  4. 제2항에 있어서, 상기 제3 내지 제5 영역은 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 및 상기 제3 패턴형성영역을 각각 제1 오버사이징하여 한정하되,
    상기 제1 패턴형성영역들 사이의 간격이 상기 제1 패턴형성영역들 각 영역의 제1 오버사이징에 의해 확장되는 거리의 1/2이하인 부분에서는 통합하고 그 이상인 부분에서는 그대로 확장하여 상기 제3 영역을 한정하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  5. 제2항에 있어서, 상기 제6 내지 제8 영역은 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 및 상기 제3 패턴형성영역을 각각 제2 오버사이징하여 한정하되,
    상기 제1 패턴형성영역들 사이의 간격이 상기 제1 패턴형성영역들 각 영역의 제2 오버사이징에 의해 확장되는 거리의 1/2이하인 부분에서는 통합하고 그 이상인 부분에서는 그대로 확장하여 상기 제6 영역을 한정하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  6. 제4항에 있어서, 상기 제1 오버사이징은 상기 제1 간격이 상기 제1 패턴형성영역들 사이의 최소간격의 1.5배 내지 2배가 되도록 실시하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  7. 제5항에 있어서, 상기 제2 오버사이징은 상기 제2 간격이 적어도 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 또는 상기 제3 패턴형성영역중 최소 폭을 갖는 영역의 폭보다는 크게 되도록 실시하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  8. (a) 칩에 대응하는 영역에 소정의 더미패턴 형성경계영역을 한정하는 단계;
    (b) 상기 더미패턴 형성경계영역 상에 소정의 크기로 제1 영역을 한정하고 아울러 상기 제1 영역으로부터 소정의 거리 만큼 이격된 소정의 영역에 제2 영역을 한정하는 단계;
    (c) 상기 제1 영역에는 제1 패턴군 형성영역과 함께 상기 제1 패턴군 형성영역으로부터 소정거리 이격된 소정의 영역에 제2 패턴 형성영역을 한정하고 상기 제1 패턴군 형성영역을 구성하는 제1 패턴 형성영역들간의 간격 및 상기 제1 패턴군 형성영역과 상기 제2 패턴 형성영역 사이의 간격에 비해 상기 제1 패턴군 형성영역으로부터 상대적으로 멀리 이격되어 있는 상기 제2 영역의 소정의 영역에 제3 패턴 형성영역을 한정하는 단계;
    (d) 상기 제1 패턴군 형성영역, 상기 제2 패턴 형성영역 및 상기 제3 패턴 형성영역 둘레의 각각에 상기 각 영역들로부터 제1 간격만큼 이격되는 거리에 제2 간격에 해당하는 폭을 갖는 제1, 제2 및 제3 더미패턴 형성영역을 한정하는 단계;
    (e) 상기 제1 더미패턴 형성영역과 상기 제2 더미패턴 형성영역을 일부 통합하여 제4 더미패턴 형성영역을 한정하는 단계;
    (f) 상기 제1 패턴형성영역들과 상기 제2 패턴 및 제3 패턴 형성영역과 상기 제3 및 제4 더미패턴 형성영역들에 대응하는 패턴들을 포함하는 마스크 패턴을 형성하는 단계;
    (g) 상기 칩 상에 도전층을 형성하는 단계; 및
    (h) 상기 마스크 패턴을 이용, 상기 도전층을 패터닝하여 상기 칩 상에 상기 제1 내지 제3 패턴 형성영역에 대응하는 제1 내지 제3 도전층 패턴 및 상기 제3 및 제4 더미패턴 형성영역에 대응하는 제3 및 제4 더미패턴을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  9. 제8항에 있어서, 상기 제4 더미패턴 형성영역은 상기 제1 패턴군 형성영역과 상기 제2 패턴형성영역 사이의 상기 제1 및 제2 더미패턴 형성영역의 간격이 소정간격이하인 부분을 통합하여 한정하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern)형성방법.
  10. 제9항에 있어서, 상기 제1 내지 제3 더미패턴 형성영역을 오버사이징한 후 언더사이징(undersizing)하여 상기 제1 및 제2 더미패턴 형성영역중 영역의 간격이 소정간격이하인 부분을 통합하여 상기 제4 더미패턴 형성영역을 한정하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern)형성방법.
  11. 제8항에 있어서, 상기 (d)단계는
    (d1) 상기 칩 영역에 상기 제1 패턴 형성영역들, 상기 제2 패턴 형성영역 및 상기 제3 패턴 형성영역보다 각각 상기 제1 간격 만큼 확장되어 상기 제1 패턴군 형성영역, 상기 제2 패턴 형성영역 및 상기 제3 패턴 형성영역을 각각 포함하는 제3 내지 제5 영역을 한정하는 단계;
    (d2) 상기 칩 영역에 상기 제3 내지 제5 영역을 포함하고 상기 제3 내지 제5 영역보다 각각 상기 제2 간격 만큼 확장된 제6 내지 제8 영역을 한정하는 단계; 및
    (d3) 상기 제6 내지 제8 영역으로부터 상기 제3 내지 제5 영역을 각각 제거하여 상기 제1 내지 제3 더미패턴 형성영역을 한정하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  12. 제11항에 있어서, 상기 (d3)단계에서 상기 제1 내지 제3 더미패턴 형성영역은 상기 더미패턴 형성 경계영역 안쪽영역으로 한정하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  13. 제11항에 있어서, 상기 제3 내지 제5 영역은 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 및 상기 제3 패턴형성영역을 각각 제1 오버사이징하여 한정하되,
    상기 제1 패턴형성영역들 사이의 간격이 상기 제1 패턴형성영역들 각 영역의 제1 오버사이징에 의해 확장되는 거리의 1/2이하인 부분에서는 통합하고 그 이상인 부분에서는 그대로 확장하여 상기 제3 영역을 한정하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  14. 제11항에 있어서, 상기 제6 내지 제8 영역은 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 및 상기 제3 패턴형성영역을 각각 제2 오버사이징하여 한정하되,
    상기 제1 패턴형성영역들 사이의 간격이 상기 제1 패턴형성영역들 각 영역의 제2 오버사이징에 의해 확장되는 거리의 1/2이하인 부분에서는 통합하고 그 이상인 부분에서는 그대로 확장하여 상기 제6 영역을 한정하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  15. 제13항에 있어서, 상기 제1 오버사이징은 상기 제1 간격이 상기 제1 패턴형성영역들 사이의 최소간격의 1.5배 내지 2배가 되도록 실시하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  16. 제14항에 있어서, 상기 제2 오버사이징은 상기 제2 간격이 적어도 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 또는 상기 제3 패턴형성영역중 최소 폭을 갖는 영역의 폭보다는 크게 되도록 실시하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  17. (a) 칩에 대응하는 영역에 소정의 더미패턴 형성경계영역을 한정하는 단계;
    (b) 상기 더미패턴 형성경계영역 상에 소정의 크기로 제1 영역을 한정하고 아울러 상기 제1 영역으로부터 소정의 거리 만큼 이격된 소정의 영역에 제2 영역을 한정하는 단계;
    (c) 상기 제1 영역에는 제1 패턴군 형성영역과 함께 상기 제1 패턴군 형성영역으로부터 소정거리 이격된 소정의 영역에 제2 패턴 형성영역을 한정하고 상기 제1 패턴군 형성영역을 구성하는 제1 패턴 형성영역들간의 간격 및 상기 제1 패턴군 형성영역과 상기 제2 패턴 형성영역 사이의 간격에 비해 상기 제1 패턴군 형성영역으로부터 상대적으로 멀리 이격되어 있는 상기 제2 영역의 소정의 영역에 제3 패턴 형성영역을 한정하는 단계;
    (d) 상기 제1 패턴군 형성영역, 상기 제2 패턴 형성영역 및 상기 제3 패턴 형성영역 둘레의 각각에 상기 각 영역들로부터 제1 간격만큼 이격되는 거리에 제2 간격에 해당하는 폭을 갖는 제1, 제2 및 제3 더미패턴 형성영역을 한정하는 단계;
    (e) 상기 제1 내지 제3 더미패턴 형성영역을 각각 분할하여 복수개의 소 더미패턴들로 이루어지는 제5 내지 제7 더미패턴 형성영역을 한정하는 단계;
    (f) 상기 제1 패턴형성영역들과 상기 제2 패턴 및 제3 패턴 형성영역 및 상기 제5 내지 제7 더미패턴 형성영역들에 대응하는 패턴을 포함하는 마스크 패턴을 형성하는 단계;
    (g) 상기 칩 상에 도전층을 형성하는 단계; 및
    (h) 상기 마스크 패턴을 이용, 상기 도전층을 패터닝하여 상기 칩 상에 상기 제1 내지 제3 패턴 형성영역에 대응하는 제1 내지 제3 도전층 패턴 및 상기 제5 내지 제7 더미패턴 형성영역에 대응하는 제5 내지 제7 더미패턴을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  18. 제17항에 있어서, 상기 (d)단계는
    (d1) 상기 칩 영역에 상기 제1 패턴 형성영역들, 상기 제2 패턴 형성영역 및 상기 제3 패턴 형성영역보다 각각 상기 제1 간격 만큼 확장되어 상기 제1 패턴군 형성영역, 상기 제2 패턴 형성영역 및 상기 제3 패턴 형성영역을 각각 포함하는 제3 내지 제5 영역을 한정하는 단계;
    (d2) 상기 칩 영역에 상기 제3 내지 제5 영역을 포함하고 상기 제3 내지 제5 영역보다 각각 상기 제2 간격 만큼 확장된 제6 내지 제8 영역을 한정하는 단계; 및
    (d3) 상기 제6 내지 제8 영역으로부터 상기 제3 내지 제5 영역을 각각 제거하여 상기 제1 내지 제3 더미패턴 형성영역을 한정하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  19. 제18항에 있어서, 상기 (d3)단계에서 상기 제1 내지 제3 더미패턴 형성영역은 상기 더미패턴 형성 경계영역 안쪽영역으로 한정하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  20. 제18항에 있어서, 상기 제3 내지 제5 영역은 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 및 상기 제3 패턴형성영역을 각각 제1 오버사이징하여 한정하되,
    상기 제1 패턴형성영역들 사이의 간격이 상기 제1 패턴형성영역들 각 영역의 제1 오버사이징에 의해 확장되는 거리의 1/2이하인 부분에서는 통합하고 그 이상인 부분에서는 그대로 확장하여 상기 제3 영역을 한정하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  21. 제18항에 있어서, 상기 제6 내지 제8 영역은 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 및 상기 제3 패턴형성영역을 각각 제2 오버사이징하여 한정하되,
    상기 제1 패턴형성영역들 사이의 간격이 상기 제1 패턴형성영역들 각 영역의 제2 오버사이징에 의해 확장되는 거리의 1/2이하인 부분에서는 통합하고 그 이상인 부분에서는 그대로 확장하여 상기 제6 영역을 한정하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  22. 제20항에 있어서, 상기 제1 오버사이징은 상기 제1 간격이 상기 제1 패턴형성영역들 사이의 최소간격의 1.5배 내지 2배가 되도록 실시하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  23. 제21항에 있어서, 상기 제2 오버사이징은 상기 제2 간격이 적어도 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 또는 상기 제3 패턴형성영역중 최소 폭을 갖는 영역의 폭보다는 크게 되도록 실시하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  24. 제17항에 있어서, 상기 제5 내지 제7 더미패턴 형성영역을 오버사이징 한 후 언더사이징(undersizing)하여 상기 상기 제5 내지 제7 더미패턴 형성영역을 이루는 상기 소 더미패턴 형성영역들중 영역간의 간격이 소정간격이하인 영역은 통합하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  25. (a) 칩에 대응하는 영역에 소정의 더미패턴 형성경계영역을 한정하는 단계;
    (b) 상기 더미패턴 형성경계영역 상에 소정의 크기로 제1 영역을 한정하고 아울러 상기 제1 영역으로부터 소정의 거리 만큼 이격된 소정의 영역에 제2 영역을 한정하는 단계;
    (c) 상기 제1 영역에는 제1 패턴군 형성영역과 함께 상기 제1 패턴군 형성영역으로부터 소정거리 이격된 소정의 영역에 제2 패턴 형성영역을 한정하고 상기 제1 패턴군 형성영역을 구성하는 제1 패턴 형성영역들간의 간격 및 상기 제1 패턴군 형성영역과 상기 제2 패턴 형성영역 사이의 간격에 비해 상기 제1 패턴군 형성영역으로부터 상대적으로 멀리 이격되어 있는 상기 제2 영역의 소정의 영역에 제3 패턴 형성영역을 한정하는 단계;
    (d) 상기 제1 패턴군 형성영역, 상기 제2 패턴 형성영역 및 상기 제3 패턴 형성영역 둘레의 각각에 상기 각 영역들로부터 제1 간격만큼 이격되는 거리에 제2 간격에 해당하는 폭을 갖는 제1, 제2 및 제3 더미패턴 형성영역을 한정하는 단계;
    (e) 상기 제1 더미패턴 형성영역으로부터 상기 칩 중심으로 제3 간격 만큼 이격되는 위치에 제4 간격에 해당하는 폭을 갖는 제9 더미패턴 형성영역과 상기 제3 더미패턴 형성영역으로부터 상기 칩 중심 및 칩 바깥쪽으로 상기 제3 간격 만큼 이격되는 위치에 상기 제4 간격에 해당하는 폭을 갖는 제10 더미패턴 형성영역을 각각 한정하는 단계;
    (f) 상기 제1 패턴형성영역들과 상기 제2 패턴 및 제3 패턴 형성영역과 상기 제1 내지 제3 더미패턴 형성영역들과 상기 제9 및 제10 더미패턴 형성영역에 대응하는 패턴을 포함하는 마스크 패턴을 형성하는 단계;
    (g) 상기 칩 상에 도전층을 형성하는 단계; 및
    (h) 상기 마스크 패턴을 이용, 상기 도전층을 패터닝하여 상기 칩 상에 상기 제1 내지 제3 패턴 형성영역에 대응하는 제1 내지 제3 도전층 패턴, 상기 제1 내지 제3 더미패턴 형성영역에 대응하는 제1 내지 제3 더미패턴 및 상기 제9 및 제10 더미패턴 형성영역에 대응하는 제9 및 제10 더미패턴을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  26. 제25항에 있어서, 상기 (d)단계는
    (d1) 상기 칩 영역에 상기 제1 패턴 형성영역들, 상기 제2 패턴 형성영역 및 상기 제3 패턴 형성영역보다 각각 상기 제1 간격 만큼 확장되어 상기 제1 패턴군 형성영역, 상기 제2 패턴 형성영역 및 상기 제3 패턴 형성영역을 각각 포함하는 제3 내지 제5 영역을 한정하는 단계;
    (d2) 상기 칩 영역에 상기 제3 내지 제5 영역을 포함하고 상기 제3 내지 제5 영역보다 각각 상기 제2 간격 만큼 확장된 제6 내지 제8 영역을 한정하는 단계; 및
    (d3) 상기 제6 내지 제8 영역으로부터 상기 제3 내지 제5 영역을 각각 제거하여 상기 제1 내지 제3 더미패턴 형성영역을 한정하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  27. 제26항에 있어서, 상기 (d3)단계에서 상기 제1 내지 제3 더미패턴 형성영역은 상기 더미패턴 형성 경계영역 안쪽영역으로 한정하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  28. 제26항에 있어서, 상기 제3 내지 제5 영역은 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 및 상기 제3 패턴형성영역을 각각 제1 오버사이징하여 한정하되,
    상기 제1 패턴형성영역들 사이의 간격이 상기 제1 패턴형성영역들 각 영역의 제1 오버사이징에 의해 확장되는 거리의 1/2이하인 부분에서는 통합하고 그 이상인 부분에서는 그대로 확장하여 상기 제3 영역을 한정하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  29. 제26항에 있어서, 상기 제6 내지 제8 영역은 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 및 상기 제3 패턴형성영역을 각각 제2 오버사이징하여 한정하되,
    상기 제1 패턴형성영역들 사이의 간격이 상기 제1 패턴형성영역들 각 영역의 제2 오버사이징에 의해 확장되는 거리의 1/2이하일 경우에는 통합하고 그 이상일 경우에는 그대로 확장하여 상기 제6 영역을 한정하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  30. 제28항에 있어서, 상기 제1 오버사이징은 상기 제1 간격이 상기 제1 패턴형성영역들 사이의 최소간격의 1.5배 내지 2배가 되도록 실시하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  31. 제29항에 있어서, 상기 제2 오버사이징은 상기 제2 간격이 적어도 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 또는 상기 제3 패턴형성영역중 최소 폭을 갖는 영역의 폭보다는 크게 되도록 실시하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  32. 제25항에 있어서, 상기 제9 및 제10 더미패턴 형성영역은 상기 제1 내지 제3 더미패턴 형성영역을 한정하는 과정을 반복실시하여 한정하되,
    상기 칩 영역에서 상기 더미패턴 형성 경계영역 안쪽영역으로 한정하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  33. 제26항에 있어서, 상기 (e)단계는
    (e1) 상기 칩 영역에 상기 제6, 제7 및 제8 영역보다 상기 제3 간격에 해당하는 거리 만큼 확장되어 상기 제6, 제7 및 제8 영역을 각각 포함하는 제9, 제10 및 제11 영역을 한정하는 단계;
    (e2) 상기 칩 영역에 각각 상기 제9 내지 제11 영역을 포함하고 상기 제9 내지 제11 영역보다 상기 제4 간격 만큼 확장된 제12 내지 제14 영역을 한정하는 단계; 및
    (e3) 상기 더미패턴 형성 경계영역안쪽 영역에서 상기 제12 내지 제14 영역으로부터 상기 제9 내지 제11 영역을 각각 제거하여 상기 제9 및 제10 더미패턴 형성영역을 한정하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  34. 제33항에 있어서, 상기 제1, 제2, 제3, 제9 및 제10 더미패턴 형성영역중 적어도 선택된 어느 한 더미패턴 형성영역이 복수개의 소 더미패턴 형성영역으로 분할되는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  35. 제34항에 있어서, 상기 제1, 제2, 제3, 제9 및 제10 더미패턴 형성영역중 적어도 선택된 어느 한 더미패턴 형성영역을 복수개의 소 더미패턴 형성영역으로 분할한 다음 그 결과물을 오버사이징 한 후 언더사이징하여 상기 소 더미패턴 형성영역들중 영역간의 간격이 소정간격이하인 부분은 통합하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  36. 제33항에 있어서, 상기 제9 내지 제11 영역은 각각 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 및 상기 제3 패턴형성영역을 각각 제3 오버사이징하여 한정하되,
    상기 제1 패턴형성영역들 사이의 간격이 상기 제1 패턴형성영역들 각 영역의 제1 오버사이징에 의해 확장되는 거리의 1/2이하인 부분에서는 통합하고 그 이상인 부분에서는 그대로 확장하여 상기 제9 영역을 한정하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  37. 제33항에 있어서, 상기 제12 내지 제14 영역은 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 및 상기 제3 패턴형성영역을 각각 제4 오버사이징하여 한정하되,
    상기 제1 패턴형성영역들 사이의 간격이 상기 제1 패턴형성영역들 각 영역의 제2 오버사이징에 의해 확장되는 거리의 1/2이하인 부분에서는 통합하고 그 이상인 부분에서는 그대로 확장하여 상기 제12 영역을 한정하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  38. 제36항에 있어서, 상기 제3 오버사이징은 상기 제3 간격이 상기 제1 패턴형성영역들 사이의 최소간격의 1.5배 내지 2배가 되도록 실시하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
  39. 제37항에 있어서, 상기 제4 오버사이징은 상기 제4 간격이 적어도 상기 제1 패턴형성영역들, 상기 제2 패턴형성영역 또는 상기 제3 패턴형성영역중 최소 폭을 갖는 영역의 폭보다는 크게 되도록 실시하는 것을 특징으로 하는 반도체장치의 더미패턴(dummy pattern) 형성방법.
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